KR100222455B1 - 반도체 장치 및 그의 제조방법 - Google Patents

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가네꼬 히사시
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Abstract

반도체 장치는 하부 전극의 표면을 증가시키는 조면화된 표면으로 텅스텐막을 가지는 뛰어난 누설 전류 특성의 용량 소자부를 가진다. DRAM 등과 같은 VLSI 메모리 회로에 사용되는 용량 소자부는, 박막이고, 조면화된 텅스텐 필름을 화학 기상 성장법에 의해서 폴리실리콘의 하부 전극의 표면상에 선택적으로 형성하고, 폴리실리콘의 하부 전극의 표면상에 용량 절연막을 형성함으로써 제조되여, 용량 절연막을 치밀화하고, 금속 소자의 상부 전극을 형성한다.

Description

반도체 장치 및 그의 제조 방법
제1(a) ∼ 1(c)도는 반도체 장치를 제조하는 종래의 공정의 연속 단계를 나타낸 부분 단면도.
제2도는 본 발명에 따른 반도체 장치인 DRAM 소자의 일부 구조를 나타낸 부분 단면도.
제3(a) ∼ 3(d)도는 제2도에 도시된 DRAM 소자를 제조하는 공정의 연속 단계를 나타낸 부분 단면도.
제4도는 DRAM 소자에서의 탄탈륨(tantalum) 산화막을 형성하는 장치를 나타낸 개략도.
제5도는 본 발명에 따라 텅스텐 필름이 용량 소자부에 형성되는 횟수에 따라 변화함에 따른, 단위 면적당 (0.1㎟) 용량값을 나타낸 도면.
제6도는 본 발명에 따른 용량소자부에서 산소플라즈마 어닐링 온도가 변화함에 따른, 10-8A/㎠의 누설 전류 밀도에서의 전압을 나타낸 도면.
제7도는 본 발명에 따른 1-Gbit DRAM 용량 소자부 (셀 영역 : 0.24(㎡))의 용량값을 나타낸 도면.
제8도는 본 발명에 따른 용량 소자부의 누설 전류 특성을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
11, 811 : 산화 탄탈륨막 14, 16 : 히터
15 : 기화실 18 : 반도체 웨이퍼
19 : 반응실 20 : 진공 펌프
23 : 캐리어가스 아르곤의 도입관 41 : P 형 실리콘 기판
45 : N+형 분리 영역 47, 48, 49 : 층간 절연막
55 : 게이트 전극 70 : 용량 소자부
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 좀더 상세하게는, 다이나믹 랜덤 엑세스 메모리(DRAM) 등과 같은 VLSI 메모리 회로에 사용하는 용량 소자부를 갖는 반도체 장치 및 그와 같은 반도체 장치를 제조하는 방법에 관한 것이다.
256-Mbit DRAM 또는 그 이상의 기억용량의 메모리 장치와 같은 VLSI 메모리 회로의 용량 소자부에, 단위 면적당 용량값을 높이기 위하여, 고-유전율의 용량성 절연막을 사용하고자 노력해왔다. 많은 연구활동들은 고-유전율 용량성 절연막을 제조하기 위한 화학 기상 성장법에 관심을 기울여 왔는데, 이는 이러한 공정이 우수한 스텝 커버리지 특성을 갖는 막을 제조하는 것이 가능하기 때문이다.
첨부도면의 제1(a) ∼ 1(c)도는 트랜지스터를 덮는 층간 절연막(848)에 형성된 관통구(857)를 통하여 비트 라인(856)을 구비하는 트랜지스터에 연결된 DRAM 셀에 스택형 용량 소자부를 제조하는 종래의 공정의 연속 단계를 단면으로 나타낸 것이다.
도시된 종래의 제조공정에서는, 산화 탄탈륨막(Ta2O5)이 고-유전율 용량성 절연막으로서 사용된다.
먼저, 제1(a)도에 도시된 바와 같이, 폴리실리콘으로 이루어진 저용량 전극(802)상에 스퍼터링시켜, 텅스텐(W) 막을 퇴적시킨다. 통상, 상기 W막은 웨이퍼에서 균일하게 성장될 수 있도록 위하여, 100nm 또는 그 이상의 두께로 성장된다.
그후, 제1(b)도에 도시된 바와 같이, 그 텅스텐막상에, 유기 재료인 펜타에톡시탄탈륨(Ta(OC2H5)5)가스를 이용한 저압 화학기상 공정에 의해 산화 탄탈륨막(811)을 형성한다. 이후, 누설전류 특성을 향상시키기 위하여, 그 퇴적된 산화 탄탈륨막(811)을 산소 분위기에서 열처리시킨다.
제1(c)도에 도시된 바와 같이, 그 탄탈륨 산화막(811) 상에, 상부 용량전극(803)을 형성한다. 통상, 이 상부 용량 전극(803)은 텅스텐막의 형태이다. 이러한 방식으로, 용량소자부가 제조된다.
이상 설명한 종래의 용량 구조는 다음의 문제점들을 갖고 있다.
폴리실리콘, 특히, 인이 도핑된 폴리실리콘으로 이루어진 저용량 전극(802)은 실제적으로 평탄한 표면을 갖고 있다. 최근에는, 이와 같은 인이 도핑된 폴리실리콘의 표면을, 그 표면이 2배가 될 때까지, HSG에 의해 조면화시키는 기술이, 개발되어 사용되고 있다.
그러나, 인이 도핑된 폴리실리콘의 조면화된 표면상에 텅스텐막이 적어도 100nm의 두께로 퇴적되게 되면, 그 인이 도핑된 폴리실리콘의 조면화된 표면이 평탄화되어, 그 표면의 증가를 감소시키게 될 것이다. 이는, 인이 도핑된 실리콘의 조면화된 표면상에 퇴적된 텅스텐막의 두께가, 통상 그 입경이 20-200nm 범위내로 제어되지만, 적어도 100nm 이상이 되어, 텅스텐이 인이 도핑된 폴리실리콘의 조화화된 표면의 입자 사이로 들어가기 때문이다. 따라서, 인이 도핑된 폴리실리콘의 표면이 더 이상 거칠지 않고 평탄하고 매끄럽게 되므로, 표면적이 증가되지 않게 된다.
또다른 문제점은, 텅스텐막을 스퍼터링에 의해 퇴적시킬 경우, 하부전극 형성시에 다수의 부가적인 제조단계들이 요구된다는 것이다.
따라서, 본 발명의 목적은, 텅스텐의 조면화된 표면에 의해 증대된 표면적을 갖도록 제조되어, 우수한 누설전류 특성의 용량 소자를 갖는 반도체 장치를 제조하는 방법을 제공하는데 있으며, 또한 이와 같은 반도체 장치를 제공하는데 있다.
본 발명에 따르면, 용량 소자부의 폴리실리콘 또는 비정질 실리콘의 하부 전극의 표면으로 부터 자연 산화막을 제거하는 단계; 자연 산화막이 제거된 상기 하부 전극을 고융점 금속의 할로겐 가스와 반응시켜, 그 하부 전극을 고융점 금속 또는 고융점 금속의 실리사이드로 선택적으로 치환하는 단계; 고융점 금속 또는 고융점 금속의 실리사이드로 선택적으로 치환된 하부 전극의 부분을 실란 가스에 노출시킨 후, 실란 가스 또는 수소로 고융점 금속의 할로겐 가스를 환원시켜, 하부 전극의 표면상에 거친 결정립을 선택적으로 퇴적시키는 단계; 상기 하부 전극상에 용량성 절연막을 형성하는 단계; 상기 용량성 절연막을 치밀화 및 질화(nitriding) 시키는 단계; 및 치밀화 및 질화된 상기 용량성 절연막상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치를 제조하는 방법이 제공된다.
상기 용량성 절연막은 산화 티타늄, 산화 니오븀, 산화 하프늄, 또는 산화 이트륨으로 형성된 고 유전체막일 수도 있다.
상기 자연 산화막은 무수 불화수소산 또는 희석된 불화수소산에 의해 제거될 수도 있다.
상기 용량성 절연막은 산화 탄탈륨으로 형성된 고 유전체막일 수도 있으며, 그 산화 탄탈륨으로 형성된 고 유전체막은 화학 기상성장법에 의해 탄탈륨의 유기물로 형성되어진다.
상기 용량성 절연막은 산화 탄탈륨으로 형성된 고 유전체막일 수도 있으며, 그 산화 탄탈륨으로 형성된 고 유전체막은, 전기로 또는 램프로, 산소, 아산화 질소, 또는 수분을 함유한 산소, 또는 이들 가스들의 혼합가스의 가스 분위기내의 플라즈마에 의해 급속 가열되어 치밀화되어진다.
산화 탄탈륨으로 형성된 고 유전체막은 200내지 600의 온도범위에서 치밀화될 수 있다.
상기 용량성 절연막은 산화 탄탈륨으로 형성된 고 유전체막일 수 있으며, 그 산화 탄탈륨으로 형성된 고 유전체막은 30 내지 300ppm의 수분을 함유하는 산소가스 분위기에서 가열되어 치밀화된다.
상기 고융점의 금속은 텅스텐, 몰리브덴, 또는 티타늄일 수도 있다.
상기 상부 전극은 질화 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 또는 이들 금속의 복합물들로 형성될 수도 있다.
상기 용량성 절연막은 산화 탄탈륨으로 형성된 고 유전체막일 수 있으며, 그 산화 탄탈륨으로 형성된 고 유전체막은 암모니아, 질소, 또는 아산화질소의 분위기에서의 플라즈마에 의해 질화된다.
또한, 본 발명에 따르면, 용량 소자부가 다이나믹 랜덤 액세스 메모리의 용량셀로서 사용되는, 상기 방법에 의해 제조된 반도체 장치가 제공된다.
상술한 구성에서는, 고융점 금속의 할로겐 가스와 하부전극의 다결정 실리콘 또는 비정질 실리콘이 서로 반응하여, 고융점 금속 또는 실리콘 분자를 치환한 그의 실리사이드가 퇴적된다.
이때, 상기 금속막이 퇴적된 막과 실리콘 사이의 밀도차에 기인하여 하부전극을 침식하는 방식으로 퇴적되므로, 하부전극은 초기에 형성되었을 때보다도 더 큰 간격을 갖게 된다. 하부전극이 침식되는 정도는 다결정 실리콘 또는 하부전극의 비정질 실리콘에서의 불순물 타입, 또는 불순물 농도와 할로겐 가스의 분압, 또는 반응온도에 의해 제어될 수 있다.
하부전극이 침식되는 양이 퇴적된 막의 핵생성 밀도에 의존하므로, 고융점 금속 또는 이의 실리사이드의 결정립의 크기 및 밀도는 다결정 실리콘 또는 하부전극의 비정질 실리콘이 형성되는 조건에 크게 의존한다. 이는, 치환의 비율이 기판으로부터의 실리콘 분자의 확산에 의해 제어되기 때문이다.
텅스텐막이 SiH4가스에 노출될 때, SiH4가스가 해리되어 텅스텐의 표면에 흡착된다. 그후, WF6가 도입될 때, SiH4와의 반응에 의해 핵이 생성되는 텅스텐의 밀도는 해리 흡착된 SiH4가스의 흡수 지점의 밀도에 의해서 결정된다. 따라서, 폴리실리콘상에 형성된 텅스텐의 핵생성 밀도를 쉽게 제어함으로써, 텅스텐막의 조면화가 가능하게 된다.
더욱이, 용량성 절연막이 치밀화된다. 그렇치 않으면 누설 전류문제가 야기되는, 상기 얇은 텅스텐막이, 치밀화되기 때문에 그와같은 문제점을 가지지 않게 된다.
본 발명의 상기 및 다른 목적들, 특징들 및 이점들은, 본 발명의 실시예를 도시한 첨부도면을 참조한 하기의 설명으로 부터 좀 더 명백하게 이해될 수 있을 것이다.
제2도는 본 발명에 따른 반도체 장치인 DRAM 소자의 일부 구조를 나타낸 부분 단면도이다.
제2도에 도시된 바와 같이, N 웰(42)은 P-형 실리콘 베이스(41) 상에 형성된다. 그 N 웰(42) 상에, 제1 P 웰(43')이 형성되며, P-형 실리콘 기판(41) 상에, N 웰(42) 상의 분리하는 N+형 분리영역(45)에 의해 분리되어, 제1 P웰(43')에 이격되게, 제2 P 웰(43")이 형성된다.
P-형 실리콘 기판(41) 및 웰(42, 43', 43") 및 N+형 분리 영역(45)은 합하여 실리콘 기판을 구성한다. 그 실리콘 기판의 주표면상의 실리콘 필드 산화막(46)에 의해 절연되고 분리된 활성화 영역에, 다양한 소자들이 형성된다.
제1 P 웰(43') 상에 각 메모리 셀의 트랜지스터들이 형성된다. 그러나, 제2도에는 이러한 한쌍의 메모리 셀만이 도시되어 있다. 좀 더 상세하게 설명하면, 제1 P 웰(43') 상에, 각각 트랜지스터(50)의 소오스 및 드레인으로서 기능하며 각 메모리셀 쌍을 구성하는, N-형 영역(51', 51")이 형성된다. 제1 P 웰(43') 상에, 폴리실리콘층(53) 및 실리사이드층(54)으로 각각 구성된 게이트 전극(55)이 게이트 절연막(52)을 통하여 형성된다. 그 트랜지스터(50)는 제1층간 절연막(47)에 의해서 그 전체가 덮여진다.
제1층간 절연막(47)은 콘택홀(58)을 가지며, 이를 통하여, 메모리셀의 트랜지스터에 공통인 소오스 및 드레인들중의 하나로서 비트라인(56)이 N-형 영역(51')에 접속된다. 비트라인(56)은, 점선(70)으로 에워싸인 본 발명에 따라 형성된 한쌍의 용량 소자부가 상부에 형성되어지는 제2층간 절연막(48)으로 덮여진다. 스택형의 용량 소자부는 각 하부 용량 전극(2), 용량 유전체막인 산화 탄탈륨막(11) 및 각 상부 용량전극(3)으로 구성된다. 하부 용량전극(2)은, 트랜지스터의 다른 소오스 및 드레인으로서, 제1 및 제2 층간 절연막(47, 48)에 한정된 각 콘택홀(57)를 통하여 N-형 영역(51")에 접속된다. 상부 용량전극(3)은 메모리 셀의 용량 소자부에 연속적으로 공동으로 형성되어, 제2 층간 절연막(48) 상의 알루미늄 전극(71)에, 제3 층간 절연막(49)에 한정된 관통구(67)를 통하여 접지전위와 같은 고정 전위로 전기 접속된 접속 단부(3') 내로 연장된다. 질화 티타늄막(72)은 알루미늄 전극(71)의 하부표면, 관통구(67)의 내벽표면 및 상부 용량전극(3)의 접속 단부(3')의 상부표면상에 각각 퇴적되며, 상기 관통구(67)가 텅스텐 층(73)으로 채워진다.
트랜지스터(60)의 소오스 및 드레인으로서의 역할을 하는 N-형 영역(51)은, 메모리의 주변회로로서, 제2 P웰(43")에 형성된다. 트랜지스터(60)는, 폴리실리콘 층(53), 실리사이드 층(54) 및 게이트 전극(55)이 상부에 형성된 게이트 절연막(52)을 갖는다. 알루미늄 상호 접속부(71)는 제1, 제2 및 제3층간 절연막(47, 48, 49)으로 한정된 콘택홀(68)을 통하여 N-형 영역(51)의 소오스 및 드레인들중의 하나에 질화 탄탈륨 막(72) 및 텅스텐 층(73)을 통과하여 접속된다. 이와 유사하게, 주변회로의 다른 트랜지스터의 게이트전극 구조는 알루미늄 상호접속부(71)에 접속된다.
제3(a) ∼ 3(d)도는 제2도에 도시된 DRAM 소자, 특히, 점선(70)으로 포위된 용량 소자부들중의 하나의 용량 소자부를 제조하는 공정의 연속 단계를 나타낸 부분 단면도이다.
제3(a)도에 도시된 바와 같이, 인이 도핑된 비정질 폴리실리콘층은 화학 기상성장 공정에 의해 제2층간 절연막(48) 상에 퇴적되며, 통상의 석판인쇄술/식각에 의해 하부 용량전극(2)으로 패턴된다.
그후, 그 어셈블리는 배기될 수 있는 화학 기상성장 장치에 위치된다. 어셈블리가 350에서 가열되는 동안, WF6가스가 100sccm의 속도로 도입되고, Ar 가스가 500sccm의 속도로 도입됨으로써, 하부 용량전극(2)의 인이 도핑된 비정질 폴리실리콘이 10m Torr의 압력하에서 WF6와, 하기식,
에 따라서 반응하여, 인이 도핑된 비정질 폴리실리콘의 표면층이 제3(b)도에 도시된 바와 같이 텅스텐 층(73a)으로 치환된다. 이때, 텅스텐의 핵생성 밀도는 WF6의 분압 및 인이 도핑된 비정질 폴리실리콘의 불순물 농도에 따라 변화된다. 좀더 상세하게 설명하면, 텅스텐의 핵생성 밀도는 다결정 실리콘의 불순물 농도가 낮아짐에 따라 감소되고, 상기 식에 의해 정의되는 WF6의 분압은 낮아져, 텅스텐의 결정입자들이 미세하고 거친 분포로 형성된다.
WF6및 Ar 가스가 방출된 후, 어셈블리는 10sccm의 속도로 공급된 SiH4가스와 200sccm의 속도로 공급된 Ar 가스의 혼합가스에 노출된다. 통상적으로, SiH4는 저온에서 쉽게 분해되지 않는다. 그러나, 이 SiH4는 텅스텐 표면상의 텅스텐의 낮은 일함수 때문에 해리되어지는 경향이 있다. 이후, 장치로부터 가스들이 진공하에서 방출된 후, WF6가스가 10sccm의 속도로 도입되고, SiH4가스가 6sccm의 속도로 도입되며, Ar 가스가 10sccm의 속도로 도입됨으로써, SiH4로 WF6가 환원되어, 제3(b)도에 도시된 바와 같이 텅스텐 층(73a)상에 텅스텐 층(73b)이 퇴적된다. 텅스텐의 표면에 흡착된 SiH4가 텅스텐의 핵생성 밀도를 지배하므로, 이 경우에는, 텅스텐의 핵들이 기존 텅스텐의 결정립들 보다 더 작은 결정립의 형태로, 텅스텐의 각 결정립들의 표면상에 선택적으로 생성되기 시작한다. 따라서, 텅스텐층(73a, 73b)에 의해 포위된 인이 도핑된 비정질 폴리실리콘으로 구성된, 하부 용량전극(2)의 표면적이 텅스텐층(73a, 73b)에 의해 증가되게 된다.
이 실시예에서는, 다수의 텅스텐층들이 하부 용량 전극(2)상에 퇴적된다. 그러나, 하부 전극의 표면적을 증가시킬 필요가 없는 경우에는, 인이 도핑된 비정질 폴리실리콘과 WF6의 반응에 의해 텅스텐층이 퇴적될 경우에 텅스텐 성장이 중단될 수도 있으며, 그 제조된 어셈블리는 전극으로서 사용될 수도 있다. 상기 공정에서는 인이 도핑된 비정질 폴리실리콘을 이용하였지만, 상술한 이점과 동일한 이점을 얻기 위하여 다결정 실리콘을 이용할 수도 있다.
이후, 제3(c)도에 도시된 바와 같이, 산화 탄탈륨막(11)이 화학 기상성장 공정에 의해 하부 용량전극(2)상에 퇴적된다.
산화 탄탈륨막(11)은 펜타에톡시탄탈륨의 유기재료 가스를 사용하여, 제4도에 도시된 장치에 의해 퇴적될 수도 있다. 좀더 상세하게 설명하면, 제4도에 도시된 바와 같이, 펜타에톡시탄탈륨의 재료가 히터(14)에 의해 기화실(15)에서 기화되어, 그 생산된 펜타에톡시탄탈륨 가스가 도입관(23)으로 부터 밸브(22c)를 통하여 공급된 캐리어 가스인 아르곤에 의해 도입되며, 밸브(22d)를 통하여, 반도체 웨이퍼(18)를 상부에 지지한 기판 홀더(17)가 위치된 반응실(19)내로 도입된다. 이와 동시에, 산화 가스가 도입관(12)으로 부터 밸브(22b)를 통하여 반응실(19)로 도입된다. 반응실(19)의 내부가 히터(16)에 의해서 가열되므로, 펜타에톡시탄탈륨의 유기 가스와 산화 가스가 서로 반응하여 반도체 웨이퍼(18) 상에 산화 탄탈륨막이 성장된다. 펜타에톡시탄탈륨의 재료를 히터(14)로 30도 ∼ 200범위의 온도까지 가열시키고, 반응실(19)의 내부를 히터(16)로 300∼ 600범위의 온도까지 가열시켜, 10sccm ∼ 1000sccm 범위의 속도로 캐리어 가스인 아르곤을 공급하고, 0.1slm ∼ 20slm 범위의 속도로 산화 가스를 공급하고, 그리고 반응실(19)의 내부를 0.1Torr ∼ 10Torr 범위의 압력하에서 유지시켜, 산화 탄탈륨막을 성장시키는 것은 바람직하다. 또한, 반응실(19)에는 도입관(13)으로부터 밸브(22a)를 통하여 아르곤 가스가 공급된다. 이 반응실(19)에, 배기구(21)를 갖는 진공 펌프(20)가 연결된다.
이 실시예에서는, 산화 탄탈륨막이 용량성 절연막으로서 사용된다. 그러나, 산화 탄탈륨막, 산화 니오븀막, 산화 하프늄막, 산화 이트륨막, 또는 이들 막의 복합물의 형태로 이루어진 고 유전체막이 본 발명에 따른 용량성 절연막으로서 사용될 수도 있다.
그후, 산화 탄탈륨막이, 산소(O2), 아산화 질소(N2O), 또는 1 ∼ 1000ppm의 수분(H2O)을 함유하는 산소, 또는 이들 가스들의 혼합 가스 분위기에서 200 ∼ 600의 온도 범위에서 산소 가스를 사용하여 플라즈마에 의해 치밀화된다.
그후, 제3(d)도에 도시된 바와 같이, 질화 탄탈륨의 상부 용량전극(3)이 형성된다. 이 실시예에서는, 상부 용량전극(3)이 질화 탄탈륨의 단일층으로 형성된다. 그러나, 이 상부 용량전극(3)은, 텅스텐, 몰리브덴, 또는 티타늄, 또는 이들 고융점 금속들중 어느 하나의 질화막, 또는 이들 고융점 금속들중의 어느 하나의 실리사이드막, 또는 이들 고융점 금속들중의 다층막과 같은 고융점 금속막으로서 형성될 수도 있다.
제5도는 위에서 설명한 바와 같이 제조된 용량 소자부의 용량값과 텅스텐의 핵성장이 반복되는 횟수 사이의 관계를 나타낸 것이다. 제5도로 부터, 텅스텐막의 두께가 증가할수록 용량값이 증가된 후, 텅스텐의 핵성장이 4회 또는 그 이상 반복될 경우에는, 표면의 조면화에 의한 표면적 증대의 이점을 달성하는데 성취하는데 실패하여 감소됨을 알수 있다.
제6도는 이 실시예에서 제조된 용량 소자부에서 산소 플라즈마 어닐링 온도가 변화함에 따른, 10-8A/㎠의 누설 전류 밀도에서의 전압을 나타낸 것이다. 제6도에 도시된 바와 같이, 전압의 양의 값과 음의 값이 산소 플라즈마 어닐링 온도가 증가함에 따라 증가한다. 이는, 산소 플라즈마 어닐링 온도가 증가함에 따라, 산화 탄탈륨막에 함유된 수분과 카본이 바깥쪽으로 확산되고, 산화 탄탈륨막에서의 산소 간격이 산소 플라즈마 어닐링의 이온 폭격(bombardment)에 의해 채워져, 산화 탄탈륨막이 치밀화되기 때문이다.
제7도는 인이 도핑된 비정질 폴리실리콘상에 조면화된 하부 금속 전극을 형성하는 공정이 적용된 1-G 비트 DRAM 용량 소자(셀면적 : 0.24㎡)의 용량값을 나타낸 것이다. 이 조면화된 텅스텐 필름은 2번 형성되어 50nm의 두께가 된다. 제7도에 도시된 그래프의 수평축은 용량 소자부의 스택의 높이를 나타내며, 수직축은 용량값을 나타낸다. 용량 소자부는 SiO2막으로 1.6nm의 두께를 갖는 용량성 절연막을 포함한다.
제7도로부터, 조면화된 텅스텐 표면의 사용으로 조면화되지않는 표면(no-HSG)의 표면적의 약 1.4배의 표면적이 얻어져, 약 0.6의 스택 높이와 30fF의 용량치를 가짐을 알 수 있다.
제8도는 이 실시예에서 제조된 용량 소자부의 누설전류 특성을 나타낸 것이다. 제8도에서, 실선 곡선은 비조면화 표면(no-HSG)에 대한 누설전류 특성을 나타내며, 점선 곡선은 조면화된 텅스텐 표면에 대한 누설전류 특성을 나타낸다. 제8도로부터, 조면화된 표면이 사용되는지의 여부에 관계없이 누설전류 특성이 실질적으로 동일함을 알 수 있다. 10-8A/㎠의 누설 전류 밀도에서, 양의 전압 (+)은 약 0.8 V이고 전압 (-)은 약 1.7 V이다. 이들 특성들은 1-G 비트 DRAM의 내부 전력 공급 전압(Vcc/2 = 0.75 V)에 충분하게 응용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, DRAM 등과 같은 VLSI 메모리 회로에 사용되는 용량 소자부가, 화학기상성장에 의해 폴리실리콘의 하부전극의 표면상에 선택적으로 얇게 조면화된 텅스텐막을 형성시켜, 그 폴리실리콘의 하부전극 표면상에 용량성 절연막을 형성시키고, 그 용량성 절연막을 치밀화시켜, 금속소자의 하부전극을 형성함으로써, 제조된다.
본 발명에 따라서, 폴리실리콘의 조면화된 표면에 의해 증가된 표면적을 계속적으로 유지하면서도, 종래의 용량 소자보다 더 좋은 누설전류 특성을 갖는 용량 소자를 제조하는 것이 가능하게 된다.
이상, 특정 용어를 사용하여 본 발명의 실시예를 설명하였지만, 이는 단지 설명을 하기 위한 것으로, 다음의 청구범위의 정신 또는 범주로부터 일탈함이 없이 변형 및 변화가 이루어질 수 있는 것으로 이해하여야 한다.

Claims (11)

  1. 용량 소자부를 구비한 반도체 장치의 제조방법으로서, 용량 소자부의 폴리실리콘 또는 비정질 실리콘의 하부전극 표면으로 부터 자연 산화막을 제거하는 단계, 자연 산화막이 제거된 상기 하부전극을 고융점 금속의 할로겐 가스와 반응시켜, 상기 하부전극을 고융점 금속 또는 고융점 금속의 실리사이드로 선택적으로 치환하는 단계, 고융점 금속 또는 고융점 금속의 실리사이드로 선택적으로 치환된 하부 전극의 부분을 실란 가스에 노출시키고, 고융점 금속의 할로겐 가스를 실란 가스 또는 수소로 환원시켜, 상기 하부전극의 표면상에 거친 결정립을 선택적으로 퇴적시키는 단계, 상기 하부전극상에 용량성 절연막을 형성하는 단계, 상기 용량성 절연막을 치밀화 및 질화시키는 단계, 및, 상기 치밀화 및 질화된 용량성 절연막상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 용량성 절연막은 산화 탄탈륨, 산화 티타늄, 산화 니오븀, 산화 하프늄, 또는 산화 이트륨의 어느 하나로 형성된 고 유전체막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 자연 산화막은 무수 불화수소산 또는 희석된 불화수소산에 의해 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 용량성 절연막은 산화 탄탈륨으로 형성된 고 유전체막이며, 산화 탄탈륨으로 형성된 상기 고유전체 막은 화학 기상성장에 의해 유기계의 탄탈륨 재료로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 용량성 절연막은 산화 탄탈륨으로 형성된 고유전체 막이며, 산화 탄탈륨으로 형성된 상기 고 유전체막은 산소, 아산화 질소 또는 수분을 함유한 산소, 또는 이들 혼합 가스 분위기에서 전기로 또는 램프로 급속 가열하거나 또는 플라즈마에 의해 치밀화되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 산화 탄탈륨으로 형성된 고 유전체막은 200∼ 600의 온도 범위에서 치밀화되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 용량성 절연막은 산화 탄탈륨으로 형성된 고 유전체막이며, 산화 탄탈륨으로 형성된 상기 고 유전체막은 30ppm ∼ 300ppm의 수분을 함유하는 산소 가스 분위기에서 가열되어 치밀화되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 고융점 금속은 텅스텐, 몰리브덴, 또는 티타늄으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 상부전극은 티타늄, 질화 티타늄, 텅스텐, 질화 텅스텐, 텅스텐 실리사이드, 몰리브덴, 질화 몰리브덴, 탄탈륨, 질화 탄탈륨, 폴리 크리스탈린 실리콘 또는 그들의 조합으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 용량성 절연막은 산화 탄탈륨으로 형성된 고 유전체막으로 이루어지고, 산화 탄탈륨으로 형성된 상기 고 유전체막은 암모니아, 질소, 또는 아산화 질소의 분위기에서 플라즈마에 의해 질화되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항 내지 제10항중 어느 한 항에 따른 방법에 의해 제조된 반도체 장치에 있어서, 상기 용량 소자부가 다이나믹 랜덤 액세스 메모리의 용량 셀로서 사용되는 것을 특징으로 하는 반도체 장치.
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