KR100319168B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 저장전극 및 유전체막을 형성하고, 상기 유전체막 상부에 플레이트전극을 형성한 다음, 상기 플레이트전극 표면에 HSG(hemi spherical glass)막을 형성하여 국부적으로 얇은 부분을 형성함으로써 후속 금속배선공정을 실시하고 어닐공정시 상기 얇은 부분으로 수소기가 침투하여 손상된 반도체기판의 실리콘격자를 보호하고, 그에 따른 반도체소자의 리프레쉬 특성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{A method for fabricating a semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 소자의 리프레쉬특성을 향상시키기 위한 어닐공정시 캐패시터의 플레이트전극을 반구형 다결정실리콘층(hemi spherical glass, HSG)으로 형성하여 수소기를 셀 내부로 침투시켜 셀 트렌지스터의 특성을 개선하는 반도체소자의 제조방법에 관한 것이다.

최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.

이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.

따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permitivity of vaccum), εr 은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 증가시키는 등의 방법이 있다.

상기와 같은 방법으로 반도체소자를 제조한 다음, 손상된 부분을 보상해주는어닐공정을 실시하게 된다.

그러나, 종래기술에 따른 반도체소자의 제조방법은, 모스전계효과 트랜지스터 및 웰의 형성공정시 반도체기판에 이온주입공정을 실시하게 되는데 이때, 이온의 질량이 크고, 이온 주입량이 많을수록 격자의 손상이 심해진다.

또한, 이온 주입량이 임계치 이상되면 결정의 결정성이 파괴되고, 비정질화되기도 한다.

따라서, 이온주입후에는 어닐공정을 통해 격자손상을 회복시켜주고 비정질화된 영역이 있다면 이를 재결정화시킴과 동시에 주입된 도펀트들을 실리콘 결정의 치환형 자리에 위치시켜 전기적으로 활성화시키게 된다.

이온주입공정 뿐만아니라 반도체기판에 영향을 주는 식각공정 역시 반도체기판의 격자를 손상시키기 때문에, 금속배선공정을 완료한 후 어닐공정을 실시하여 최종적으로 경계지역에 존재하는 격자결함등에 작용하여 누설전류를 줄여주는 역할을 하게 된다.

특히, 셀영역의 트랜지스터의 경우 저장전극에 연결된 실리콘계면 주위의 누설전류는 리프레쉬 특성에 절대적인 영향을 끼치게 되는데 종래의 기술로는 이 수소기가 저장전극의 한 저장전극의 플레이트전극을 침투하지 못하여 셀 트랜지스터 특성을 개선시키지 못한다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 저장전극 및 유전체막을 형성하고, 상기 유전체막 상부에 플레이트전극을 형성한 다음, 상기 플레이트전극 표면에 HSG막을 형성하여 국부적으로 얇은 부분을 형성함으로써 후속 금속배선공정을 실시하고 어닐공정시 상기 얇은 부분을 통해서 수소기를 침투시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.

도 2a 및 도 2b 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

10, 30 : 반도체기판 11, 31 : 소자분리절연막

12, 32 : 게이트전극 13, 33 : 소오스/드레인전극

14, 34 : 절연막 스페이서 15, 35 : 플러그폴리

16, 36 : 제1층간절연막 17, 37 : 비트라인

18, 38 : 제2층간절연막 19, 39 : 저장전극

20, 40 : 유전체막 21, 41a, 41b : 플레이트전극

22 : HSG막 23, 43 : 제3층간절연막

24, 44 : 금속배선 콘택 25, 45 : 금속배선

42 : 감광막 패턴

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,

소정의 하부구조물이 구비되어 있는 반도체기판 상부에 저장전극 콘택홀이 구비된 층간절연막을 형성하는 공정과,

상기 저장전극 콘택홀에 매립되는 저장전극을 형성하고, 유전체막 및 플레이트전극을 형성하는 공정과,

상기 플레이트전극의 내외로 반구형 다결정실리콘막을 성장시켜 국부적으로 얇은 부분을 형성하여 후속 어닐공정에서 수소기가 침투할 수 있는 경로를 형성하는 공정을 포함하는 것을 제1특징으로 한다.

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,

소정의 하부구조물이 구비되어 있는 반도체기판 상부에 저장전극 콘택홀이 구비된 층간절연막을 형성하는 공정과,

상기 저장전극 콘택홀에 매립되는 저장전극을 형성하고, 유전체막 및 플레이트전극을 형성하는 공정과,

전체표면 상부에 상기 반도체기판의 셀영역을 노출시키는 감광막 패턴을 형성하는 공정과,

상기 감광막 패턴을 식각마스크로 상기 플레이트전극을 소정 두께 식각하여후속 어닐공정에서 수소기가 침투할 수 있는 경로를 형성하는 공정과,

상기 감광막 패턴을 제거하는 공정을 포함하는 것을 제2특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1c 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.

먼저, 반도체기판(10) 상부에 소자분리절연막(11), 게이트전극(12) 및 소오스/드레인영역(14)으로 구성되는 모스 전계효과 트랜지스터 등 소정의 하부구조물을 형성하고, 상기 반도체기판(10)에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분과 접속되는 플러그폴리(15)가 구비된 제1층간절연막(16)을 형성한다.

다음, 비트라인 콘택으로 예정되는 부분과 접속되는 플러그폴리(15)와 접속되는 비트라인(17)을 형성한다.

그 다음, 전체표면 상부에 제2층간절연막(18)을 형성하고, 상기 플러그폴리(15)에서 저장전극으로 예정되는 부분을 노출시키는 저장전극 콘택홀(도시안됨)을 형성한다.

그 후, 상기 저장전극 콘택홀을 통해서 상기 플러그폴리(15)와 접속되는 저장전극(19)을 형성하고, 유전체막(20) 및 플레이트전극(21)을 형성한다. 상기 플레이트전극(21)은 다결정실리콘으로 형성한다.

그 다음, 상기 플레이트전극(21) 상부에 HSG막(22)을 형성한다. 이때, 상기 HSG막(22)은 저압화학기상증착 챔버에서 사일렌(SiH₄)가스를 반응기체로 사용하여 형성되고, 이때, 500 ∼ 650℃ 바람직하게는 580℃ 근처에서 상기플레이트전극(21)이 반구형을 갖는 HSG막(22)으로 된다.

상기 공정으로 플레이트전극(21)의 내외로 300 ∼ 400Å 두께의 HSG막(22)이 형성되어 국부적으로 얇은 부분이 형성되게 된다.

상기와 같은 공정온도는 실리콘의 구조가 비정질에서 다결정으로 변하는 천이구역이기 때문에 평탄한 표면을 갖는 저장전극을 굴곡있게 형성할 수 있으므로, 저장전극의 표면적을 증가시킬 수 있다.

다음, 제3층간절연막(23)을 형성하고, 상기 플레이트전극(21)에서 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택홀(도시안됨)을 형성한다.

그 다음, 상기 저장전극 콘택홀에 매립되는 금속배선 콘택플러그(24)를 형성한 후, 상기 금속배선 콘택플러그(24)와 접속되는 금속배선(25)을 형성한다.

그 후, 수소기를 포함하는 가스분위기에서 어닐공정을 실시하여 상기 플레이트전극(21) 상에 HSG막(22) 성장시 형성된 얇은 부분을 통하여 상기 수소기를 침투시켜 반도체기판(10)의 손상된 부분을 보상한다.

도 2a 및 도 2b 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 도 1a 의 플레이트전극(41a)을 형성하고, 전체표면 상부에 셀영역을 노출시키는 감광막 패턴(42)을 형성한 다음, 상기 감광막 패턴(42)을 식각마스크로 사용하여 상기 플레이트전극(41a)의 소정 두께를 식각하여 얇은 플레이트전극(41b)을 형성한다. 이때, 셀영역 상에 형성된 플레이트전극(41b)의 두께는 주변회로영역에 형성된 플레이트전극(41a)보다 얇다.

그 후, 상기 감광막 패턴(42)을 제거하고, 전체표면 상부에 제3층간절연막(43)을 형성한 다음, 제1실시예와 같은 후속공정을 실시한다.

한편, 상기 제2실시예에서 감광막 패턴(42)을 식각마스크로 사용하여 상기 플레이트전극(41a)을 식각하여 얇은 플레이트전극(41b)을 형성한 다음, 상기 얇은 플레이트전극(41b) 상에 HSG막(도시안됨)을 형성할 수도 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 저장전극 및 유전체막을 형성하고, 상기 유전체막 상부에 플레이트전극을 형성한 다음, 상기 플레이트전극 표면에 HSG막을 형성하여 국부적으로 얇은 부분을 형성함으로써 후속 금속배선공정을 실시하고 어닐공정시 상기 얇은 부분을 통해서 수소기가 침투하여 손상된 반도체기판의 실리콘격자를 보호하고, 그에 따른 반도체소자의 리프레쉬 특성을 향상시키는 이점이 있다.

Claims (4)

1. 소정의 하부구조물이 구비되어 있는 반도체기판 상부에 저장전극 콘택홀이 구비된 층간절연막을 형성하는 공정과,

   상기 저장전극 콘택홀에 매립되는 저장전극을 형성하고, 유전체막 및 플레이트전극을 형성하는 공정과,

   상기 플레이트전극의 내외로 반구형 다결정실리콘막을 성장시켜 국부적으로 얇은 부분을 형성하여 후속 어닐공정에서 수소기가 침투할 수 있는 경로를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 반구형다결정실리콘막은 저압화학기상증착 챔버 내에서 사일렌(SiH₄)가스를 반응가스로 사용하여 500 ∼ 650℃의 온도에서 300 ∼ 400Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 소정의 하부구조물이 구비되어 있는 반도체기판 상부에 저장전극 콘택홀이 구비된 층간절연막을 형성하는 공정과,

   상기 저장전극 콘택홀에 매립되는 저장전극을 형성하고, 유전체막 및 플레이트전극을 형성하는 공정과,

   전체표면 상부에 상기 반도체기판의 셀영역을 노출시키는 감광막 패턴을 형성하는 공정과,

   상기 감광막 패턴을 식각마스크로 상기 플레이트전극을 소정 두께 식각하여 후속 어닐공정에서 수소기가 침투할 수 있는 경로를 형성하는 공정과,

   상기 감광막 패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 3 항에 있어서,

   상기 플레이트전극을 소정 두께 식각한 다음, 반구형다결정실리콘막을 성장시켜 국부적으로 얇은 부분을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.