KR890003831B1 - 디램(dram)셀의 제조방법 - Google Patents

디램(dram)셀의 제조방법 Download PDF

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Abstract

내용 없음.

Description

디램(DRAM)셀의 제조방법
제1도는 본 발명의 1트랜지스터 메모리셀 어레이의 등가 회로도.
제2도는 본 발명의 1 트랜지스터 메모리셀 어레이에 대한 레이아웃의 평면도.
제3도는 본 발명의 1트랜지스터 메모리 셀의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 제1산화막
3 : 질화막 4, 7 : 포토레지스트
5, 8 : p+층 6 : 필드산화막
9 : n+층 10 : 제2산화막
11 : 제1폴리실리콘 12 : 제1폴리산화막
13 : 제3산화막 14 : 제2폴리실리콘
15 : 산화막 16 : 소오스 영역
17 : 드레인영역 18 : PSG층
19 : 알루미늄 비트라인
본 발명은 캐패시터에 축적된 전하량에 의해 동작하는 디램(Dymanic Random Access Memory)셀의 제조방법에 관한 것이다.
종래에는 캐패시터 및 트랜지스터의 특성을 향상시키기 위해 희생산화(Sacrifical oxidation)를 실시하였다.
즉, 셀의 캐패시터 및 트랜지스터의 주변부(Perimeter)에 생성된 화이트 리본(White ribborn)을 제거하기 위해 습식상태에서 300-1000Å 두께의 산화막을 형성한 후 희생산화(Sacrifical oxidation)를 2번 실시하였다.
또한, 게이트가 될 영역이 질화막으로 덮여있고 제1폴리실리콘 전극의 표면 농도가 낮을 경우에는 제1폴리실리콘과 제2폴리실리콘의 절연용으로 형성된 산화막에 의해 트랜지스터와 캐패시터 영역사이에 원치 않는 두꺼운 미니필드(Minifield)산화막층이 형성되었다.
따라서, 셀 공급전압이 마아진(Margain) 및 리푸레쉬 라임(Reflesh time)이 감소하는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 안출된 디램셀의 제조방법으로서, 캐패시터 및 트랜지스터의 산화막 형성전 인산처리를 하여 화이트 리본을 제거하고, 제1폴리실리콘 전극의 표면 불순물 농도를 높여 제1폴리실리콘 전극과 제2폴리실리콘 전극의 절연을 위한 산화막 생성시 제1폴리실리콘 전극위에는 두꺼운 산화막을 얻고 게이트 부위의 실리콘 표면에는 낮은 두께의 산화막을 얻어 트랜지스터와 캐패시터 사이에 미니필드 산화막이 생성되는 것을 방지하는 데 그 목적이 있다.
이하에 첨부된 도면에 의거하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 트랜지스터 메모리셀 어레이의 등가회로도를 나타낸 것이다. MOS트랜지스터의 게이트를 워드 라인 (Word line)에 연결하고, 드레인을 비트 라인(Bit line)에 연결하고, 소오스를 캐패시터에 연결하였다.
제2도는 본 발명의 1트랜지스터 메모리 셀 어레이에 대한 레이아웃을 나타낸 것이다.
제3도는 제2도의 a-a'선의 단면도를 나타낸 것으로, 제3(a)도-제3(i)도는 1트랜지스터 메모리셀의 제조공정도를 나타낸 것이다.
제3(a)도의 공정에서는, p형 기판(1)상에 스트레스 릴리프(Stress relief)계 제1산화막(2)을 900℃ 이상에서 드라이 분위기로 250-350Å의 두께로 성장시킨다.
제1산화막(2)위에 질화막(Si3N4)층(3)을 1000-1500Å의 두께로 증착시킨 후 활성(Active)영역과 필드(Field)영역을 분리하기 위해 포토레지스트(4)를 도포한다. 필드 영역을 개구한 후 질화학(3)을 애칭하고, 셀간(Cell-to-Cell)의 분리를 위해 p형 기판(2)과 도전형 불순물인 7×1012-1×1013/㎠양의 보론을 50keV로 이온 주입시키면 p+영역(5)이 형성된다.
제3(b)도의 공정에서는 황산(H2SO4)으로 포토레지스트(4)를 제거하고, 셀간의 분리를 위한 필드산화막(6)을 900℃습식 분위기에서 6000-6500Å의 두께로 성장시킨다.
제3(c)도는 캐패시터를 형성하기 위한 단계로, 질화막(3)을 제거한 후 포토레지스트(7)를 도포한다. 캐패시터부 위의 포토레지스트(7)를 개구한 후 제품 특성중 α-입자면역성을 주기 위해 기판(1)과 동일 도전형의 불순물인 2×1012-1×1013/㎠의 보론을 이온 주입시키면 전자에 대한 전위장벽이 형성되어 소프트 에러(Soft error)를 줄일 수 있다.
이어서, 캐패시터의 접합 용량(Junction capacitance) 및 캐패시터의 표면 용량(Surface capacitance)를 향상시키기 위해 실리콘 기판(1)과 반대 도전형이고 원자핵이 큰 비소(As)를 70-100KeV로 1×1013-2×1014/㎠양을 이온 주입시켜 n+형층(9)을 형성한 후 포토레지스트(7)를 제거한다.
제3(d)도의 공정에서는, 제1산화막(2)을 불산용액으로 20-30초 동안 실시하여 완전히 제거한다. 이때, 활성영역은 산화물이 없는 곳이 된다. 제1산화막(2)을 제거한 후 인산(H3PO4)용액으로 150-180℃에서 10-50분간 식각한다. 상기 인산용액으로 제3(b)도에서 필드산화막(6)성장시 질화막 패턴의 가장자리(Edge)부위에 생성된 질화막(SixNy)성분의 화이트 리본 결함을 완전히 제거할 수 있다. 인산처리 후 염산(HCl)과 부산화수소수(H2O2)의 혼합용액으로 실리콘기판(1)표면의 중금속이온을 게터링(Gettering)한다. 그 다음, 드라이 산소분위기에서 150-200Å 정도의 제2캐패시터 산화막(10)을 성장시킨다.
제3(e)도의 공정에서는, 축 적(Storage)캐패시터의 전극을 통상의 화학적증착법(CVD)법을 사용하여 2500-4000Å 정도의 두께로 형성한다.
제1폴리실리콘 전극을 30-45°의 경사로 식각하기 위해 제1폴리 실리콘(11)을 증착한 후 칩전면에 인(p) 또는 비소(As)를 40KeV로 2×1014-1×1015/㎠양을 주입한다.
제1폴리실리콘 전극(11)상에 제2폴리실리콘과의 절연을 위해 산화막(제1폴리산화막, 12)을 성장시킨다. 이때 제1폴리실리콘(11)위에는 1500-2500Å 정도 성장되고 실리콘기판(1)위에는 400-600Å 정도 성장되는데, 이는 각 막질의 표면 농도와 온도 함수로 나타나는 현상이다.
제1폴리실리콘전극(11)상에는 막질의 저항값을 낮추기 위해 POCl3를 첨가하고 경사에칭을 위해 비소 또는 인을 이온 주입하여, 제1폴리실리콘 전극(11)의 표면은 높은 농도를 유지하게 된다. 반면, 게이트가 될 부위의 농도가 낮은데, 이는 초기 웨이퍼 상태의 비저항(Resistivity)에 따른 농도이기 때문이다. 제1폴리실리콘 전극(11)의 표면과 게이트가 될 부위의 농도차를 이용하여 상기 제1폴리 산화막(12)을 성장시킨다.
제3(f)도의 공정에서는, 불산용액을 이용하여 게이트 부위의 산화막(12)을 에칭한 후, 드라이 산소 분위기에서 300-350Å 정도의 제3산화막인 게이트 산화막(13)을 형성한다.
제3(g)도의 공정에서는 워드라인과 트랜지스터의 게이트 전극이되는 제2폴리실리콘(14)을 형성한다.
제3(h)도의 공정에서는 트랜지스터의 드레인과 소오스영역을 형성하기 위한 공정으로 인과 비소를 각각 이온 주입한다. 인을 이온 주입하는 것은 드레인쪽의 전압강하를 유발시켜 강한 전계가 드레인 쪽에 걸리는 것을 방지하기 위한 것이다.
이어서, 제2폴리실리콘(14)상에 약 1000-2500Å의 산화막(15)을 형성시킨다. 산화막(15)성장시 상기 이온 주입된 인과 비소 이온이 기판(1)으로 확산되어 트랜지스터의 소오스영역(16)과 드레인영역(17)이 형성된다.
제3(i)공정에서는 산화막(15)위에 보호막인 PSG층(18)을 형성한 후 알루미늄 비트라인과 드레인의 창인 n+영역을 접속할 수 있도록 사진식각하여 개구를 형성한다.
개구형성후 에칭을 실시하고, 상기 보호막층(18)상부에 알루미늄 비트라인(19)을 형성한다. 이어서 알루미늄 비트라인(19)과 드레인창의 n+의 저 저항성 접촉(Ohmic contact)을 위해 어닐링을 400℃ 질소 분위기에서 30-40분 실시한다.
상기 본 발명에 의하면, 셀의 캐패시터 및 트랜지스터의 주변부에 생성된 화이트 리본 결함을 산화막 형성전에 실리콘 표면을 인산처리하여 제거할 수 있다. 또한, 인산처리후 HCl ; H2O2혼합용액으로 클리어시켜 실리콘 표면의 중금속 이온을 게터링하므로써 디램을 이용한 제품의 리프레쉬 타임을 크게 증가시킬 수 있다.
제1폴리실리콘 전극을 30-45°경사로 에칭한 후 제1폴리실리콘 전극과 제2폴리실리콘 전극의 절연을 위한 산화막 형성시, 제1폴리실리콘전극과 게이트 부위의 실리콘 표면 농도차를 이용하여 서로 다른 두께의 산화막을 얻을 수 있다.
따라서, 캐패시터 영역과 트랜지스터 영역 사이의 원하지 않는 두꺼운 미니필드 산화막층의 형성을 방지할 수 있다.

Claims (3)

  1. 캐패시터에 축적된 전하량에 의해 구동되는 디램셀 메모리를 제조하는 데 있어서, (a) p형 실리콘 기판(1)상에 제1산화막(2)과 질화막(3)을 형성하고, (b) 셀간의 분리를 위해 p형 기판(1)과 동일도전형의 불순물을 이온 주입시켜 p+층(5)을 형성한 후 필드산화막(6)을 성장시키며, (c)캐패시터를 형성하기 위해 p형 기판(1)과 동일 도전형의 불순물을 이온 주입하여 p+층(8)을 형성한후 기판(1)과 반대도전형인 불순물을 이온주입하여 n+층(9)을 형성하고, (d) 제1산화막(2)을 불산용액으로 제거한 후 인산용액으로 에칭하며, (e) 혼합용액으로 표면처리하여 실리콘 표면의 중금속을 게터링한 후 제2산화막(10)을 성장시키고, (f) 제1폴리실리콘(11)을 증착하여 n형 불순물을 이온 주입한 후 제1폴리실리콘과 제2폴리실리콘과의 절연용 산화막(12)을 성장시키며, (g) 불산용액을 이용하여 게이트 부위의 산화막(12)을 에칭한 후 게이트산화막(13)을 형성시키며, (h) 워드라인과 트랜지스터의 게이트전극용 제2폴리실리콘(14)을 형성하고, (i) n형 불순물을 이온 주입 후 산화막(15)을 형성하고, 산화막 형성시 상기 n형 불순물을 확산시켜 소오스영역(16) 및 드레인 영역(17)을 형성하며, (j) 보호막(18)을 형성한 후 알루미늄 비트라인(19)을 형성하는 것을 특징으로 하는 디램셀의 제조방법.
  2. 제1항에 있어서, 제1산화막(2)을 인산처리한 후 상기 제1폴리실리콘(11)과 게이트 영역의 실리콘표면 사이에 농도차를 이용하여 제1폴리산화막인 상기 산화막(12)을 성장시키는 것을 특징으로 하는 디램셀의 제조방법.
  3. 제1항에 있어서, 제1산화막(2)을 인산처리한 후 H2O2와 HCl의 혼합용액으로 표면처리를 하여 실리콘 표면의 중금속을 게터링하는 것을 특징으로 하는 디램셀의 제조방법.
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