KR100191685B1 - 축적 전극의 파형의 거친면을 가진 캐패시터 제조 방법 - Google Patents

축적 전극의 파형의 거친면을 가진 캐패시터 제조 방법 Download PDF

Info

Publication number
KR100191685B1
KR100191685B1 KR1019950041190A KR19950041190A KR100191685B1 KR 100191685 B1 KR100191685 B1 KR 100191685B1 KR 1019950041190 A KR1019950041190 A KR 1019950041190A KR 19950041190 A KR19950041190 A KR 19950041190A KR 100191685 B1 KR100191685 B1 KR 100191685B1
Authority
KR
South Korea
Prior art keywords
layer
polysilicon layer
silicon
doped
auxiliary step
Prior art date
Application number
KR1019950041190A
Other languages
English (en)
Inventor
마사노부 젠께
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Application granted granted Critical
Publication of KR100191685B1 publication Critical patent/KR100191685B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/964—Roughened surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

저부 폴리실리콘 층(13)의 결정 입자는 도프된 규소 부분(13a)내로 저부 폴리실리콘 층의 분리전에 어닐링 또는 이온 이식에 의해 성장되고, 작은 결정 입자를 가진 상부 폴리실리콘 층 (14)은 긴 간극 동안에 파형을 형성하기 위하여 상기 도프된 규소 부분(13a) 위에 침착되고, 상부 폴리실리콘 층(24)은 짧은 간극 동안에 파형을 형성하기 위하여 거칠게 되므로, 캐패시터(17)의 축적 전극(13a/14a)의 표면 영역을 증가시킨다.

Description

축적 전극의 파형의 거친면을 가진 캐패시터 제조 방법
제1a도 내지 제1c도는 저장 캐패시터를 제조하는 종래의 처리 시이컨스를 도시하는 단면도.
제2a도 내지 제2e도는 본 발명에 따르는 저장 캐패시터를 제조하는 처리 시이컨스를 도시하는 단면도.
제3a도 내지 제3g도는 본 발명에 따르는 저장 캐패시터를 제조하는 다른 처리 시이컨스를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 12, 21, 22 : 저부 구조체 23a : 제1의 도프된 폴리실리콘 층
13a, 14a, 23c, 24b : 축적 전극 14 : 제2의 도프된 폴리실리콘 층
13, 23b : 폴리실리콘 층 13a, 23c : 규소부분
[발명의 상세한 설명]
[발명의 분야]
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 특히 캐패시턴스를 증가시키기 위하여 축전 전극의 파형의 거친면을 캐패시터를 제조하는 방법에 관한 것이다.
[관련기술의 설명]
반도체의 다이나믹 랜덤 어세스 메모리 장치는 전극 충전 형태로 데이터 정보의 비트를 저장하고, 다수의 저장 캐패시터는 다른 회로 구성품과 함께 반도체 기판위에 형성된다. 상기 반도체의 다이나믹 랜덤 에서스 메모리 장치는 메모리 셀을 급속히 증가시켜 왔으며, 메모리 셀을 부여된 영역은 현재 매우 좁다. 상기 이유로 하여, 상기 적층 형태의 저장 캐패시터와 트랜취형 저장 캐패시터가 반도체 다이나믹 랜덤 어세스메모리 장치에 상업적으로 이용되고 있다.
상기 적층형 저장 캐패시터는 다음과 같이 제조된다. 필드 영향의 스위칭 트랜지스터가 반도체 기판위에 형성될 때, 절연층이 상기 구조체 위의 전체 표면위에 배치되고 절연층은 필드영향의 스위칭 트랜지수터를 피복한다. 상기적층형 캐패시터는 절연층 위에 형성된다.
보다 상세히 설명하면, 폴리실리콘이 절연층 위에 배치되고, 포스포러스(phosphorous)는 상기 폴리실리콘 층내로 도프된다. 적절한 포토레지스터 마스크가 리소그라픽 기술을 통하여 제공되고, 상기 도프된 폴리실리콘 층을 부분적으로 피복한다. 상기 도프된 폴리실리콘 층의 노출된 부분은 플라즈마 에칭을 통하여 제거되고, 상기 포토레지스터 마스크는 도프된 폴리실리콘으로부터 형성된 축적 전극으로부터 제거된다. 질화 규소막과 산화 규소막의 조합과 같은 유전체 막 구조는 축적 전극을 피복하고, 대응 전극이 상기 축적 전국과 유사 한 유전체 막 구조에 위에 제공된다.
그래서 상기 적층형 저장 캐패시터는 절연층 위에 형성되고, 상기 필드 영향 스위칭 트랜지스터는 적층형 저장 캐패시터와 중첩된다. 상기 이유로 인하여, 메모리 셀 즉 필드 영향의 스위칭 트랜지스터와 저장 캐패시터의 조합은 단순히 좁고 실질적인 상태로 점유된다.
상기 적층형 저장 캐패시터를 사용함으로써, 제조업자는 저장 캐패시터의 캐패시터를 감소기키지 않고 점유 영역을 감소시킨다. 그러나, 상술된 적층형 저장 캐패시턴는 한계에 도달하여, 불충한 캐패시턴스 때문에 64 메가비트 반도체의 다이나믹 랜덤 어세스 메모리 장치에 사용되기 어렵다.
상기 캐패시턴스는 대응 전극에 대향하는 축적 전극의 영역 크기에 비례하고, 거친 표면은 캐패시턴스의 감소에 효과적이다.
거친면을 가진 저장 캐패시터의 하나는 미심사된 일본 특허 공개 번호 제3-139882호에 기재되어 있고, 이것은 이후에 제1종래 기술로 언급된다. 상기 미심사된 일본 특허 공개 공보에 따라, 뜨거운 인산은 폴리실리콘의 축적 전극의 표면을 거칠게 만든다.
이와 유사한 기술은 미국 특허 제5,266,514호에 기재되어 있다. 상기 미국 특허는 뜨거운 인산이 폴리실리콘 층의 표면을 거칠게 만들 수 있도록 폴리실리콘의 경계부를 에칭한다.
이후의 제2종래 기술로 언급되는 미심사된 일본 특허 공개 번호 제4-242967호는 폴리실리콘의 축적 전극을 거칠게 하는 기술을 기재하고 있다. 상기 축적 전극에 침착된 폴리실리콘 층은 먼저 산화되고, 상기 산화 규소는 폴리실리콘 층으로부터 제거된다. 상기 산화 규소가 제거된 다음 작은 리세스가 폴리실리콘 층에서 발생되고, 측적 전극은 표면 영역에서 증가된다.
이후의 제3종래 기술로 언급되는 미심사된 일본 특허 공개 번호 제4-214666호는 축적 전극을 거칠게 하는 다른 기술을 기재하고 있다. 상기 일본특허 공개 공보는 테트라에톡시-실리콘-오존(TEOS-O3)을 사용하여 상압(normal-pressure) 화학 증착법을 통하여 산화 규소막을 침착시키기 위하여 제안된다. 상기 산화 규소는 파형의 상승 및 하강 면을 가지고, 상기 거칠게 된 면은 신화 규소층 위에 침착되는 폴리실리콘 층의 표면으로 이동된다.
상기 제1 내지 제3종래 기술은 펑면을 가진 축적 전극 보다 1.5배 내지 3배의 축적 전극의 표면 영역을 균일하게 증가시키고, 64 메가 비트 반도체 다이나믹랜덤 어세스 메모리 장치의 저장 개패시터에 사용된다. 그러나, 다음 세대의 메모리 셀 즉, 256 메가 비트의 반도체 다이나믹 랜던 어세스 메모리 장치는 64 메가 비트의 반도체 다이나믹 랜던 어세스 메모리장치의 영역보다 더 좁은 영역이 요구되고, 상기 제1 내지 제3의 종래 기술을 통하여 형성된 축적 전극은 256 메가 비트의 반도체 다이나믹 랜덤 어세스 메모리 장치에 불충분하다.
이후의 제4의 종래 기술로 언급되는 미심사된 일본 특허 공개 번호 제5-175450호는저장 캐패시터의 효과적인 제조방법을 기재하고 있는데, 거친면을 가진 축적 전극은 평면을 가진 축적 전극 보다 2 내지 4배가 더 넓다.
제1a도 내지 제1c도는 미심사된 일본 특허 공개 번호 제5-175450호에 기재된 처리 시이컨스를 도시한다.
산화 규소층(1)은 규소 기판(2)을 피복하고, 접촉 구멍(1a)은 리소그라픽 기술과 건식 에칭을 사용함으로써 산화규소층(1)에 형성된다. 결과적으로, 규소층(3)은 상압 화학증착법에 의하여 기판의 전체 표면을 피복한다. 즉, 실란가스(SiH4)는 저압의 화학 증착법의 반응기내로 도입되고, 상기 반응기는 0.2 torr 로 유지된다. 상기 실란은 575℃의 조건으로 되고, 무결정 규소는 상기 구조의 전체 표면에 걸쳐 100nm 두께로 침착된다. 상기 무결정 규소층은 15 분 동안에 진공으로 어닐되고, 무결정 규소층은 규소층(3)으로 변환된다. 상기 규소층(3)의 상부면은 제1a도에 도시된 바와같이 긴 간격 동안에 상승 및 하강하고, 피크와 저부는 2.5 미크론 정도가 된다.
상기 규소 기판(1A)은 반응기로부터 대기압으로 나가게 되고, 규소층(3)은 거친면을 가지고 다른 규소층(3)은 거친면을 가지고 다른 규소층에 의해 적층된다. 상부 규소층은 어닐링 다음에 저압의 화학 증착법에 의해 30nm 두계로 침착된다. 상기 실란 가스는 0.2torr 로 조정되고, 실란은 570℃로 된다. 무결정 규소는 침착되고, 무결정 규소층은 5분 동안 어닐된다. 상부 규소층의 표면은 짧은 간격 동안에 상승 및 하강하게 된다. 도펀트 불순물(a dopont impurity)이 하부 및 상부 규소층 내로 도입되고, 하부 및 상부 규소층은 제1b 도에 도시된 바와같이 하부 규소층(3a)과 상부 규소층(4a)으로 구성된 축적 전극(4)으로 형성된다.
결과적으로 유전체 층(5)은 축적 전극(4)위에 형성되고, 대응 전극 (6)은 유전체 층(5)위에 형성된다. 축적 전극의 거친면은 제1c도에 도시된 바와 같이 유전체 층(5)을 통하여 대응 전극(6)에 대향되고, 저장 캐패시터의 캐패시턴스를 축적 전극(4)의 거친면에 의하여 증가된다.
종래 기술의 방법은 축적 전극의 평면 보다 2배 내지 4배 더 넓은 축적 전극(2)용의 거친면을 가진다. 그러나, 제조 업자는 상기 방법을 직접 제어할 필요가 있는데, 왜냐하면 상부 규소층의 침착 조건이 저부 규소층의 침착 조건으로부터 5℃ 침착 온도가 틀리기 때문이다. 특히, 무결정 규소가 100 내지 150의 규소 웨이퍼 위에 동시에 참착될 때, 반응 챔버는 모든 규소 웨이퍼 위에서 무결정 규소를 균일하게 침착시키기 위하여 몇 ℃도 정도의 온도가 국부적으로 틀리게 된다. 그러나, 상기 온도의 차이는 하부 무결정 규소층과 상부 무결정 규소층 사이의 처리 조건의 차이내에 있고, 이것은 규소 웨이퍼의 거친면을 서로 다르게 만든다. 그래서 상기 제4의 종래 기술은 실험실에서는 이용 가능하지만 상업적인 공장에서는 적절하지 않다.
[발명의 요약]
그러므로 본 발명의 목적은 캐패시터를 제조하는데 높은 신뢰성과 상업적으로 이용가능한 캐패시턴스 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 폴리실리콘 층의 표면에 파형을 부가하기 위하여 작은 입자를 가진 폴리실리콘 층과 큰 입자의 층을 적층하는 것을 제안한다.
본 발명에 따라서,
a) 캐패시터가 제조되는 저부 구조체를 준비하는 단계와; b) 상기 저부 구조체 위에서 큰 결정 입자를 가진 제1의 도프된 폴리실리콘 층을 형성하는 단계와; c) 상기 제1도의 도프된 폴리실리콘 층을 다수의 도프된 규소 부분으로 분리하는 단계와; d) 작은 결정 입자를 가진 제2 도프된 폴리실리콘 층으로서 다수의 도프된 규소 부분을 피복하고, 상기 제2의 도프된 폴리실리콘 층에 긴 간극으로 파형을 부가하기 위하여 다수의 도프된 규소 부분을 피복하는 단계와; e) 짧은 간극에서 파형을 부가하기 위하여 제2 도프된 폴리실리콘 층의 표면부를 거칠게 하는 단계와; f) 다수의 도프된 규소 부분, 유전체 막 구조체 및 도전성 층을 피복하기 위하여 제2 폴리실리콘 층의 적층된 구조체를 형성하도록 제2의 도프된 폴리실리콘 층 위에서 유전체 막 구조체와 도전성 층을 연속적으로 형성하는 단계 및; g) 상기 적층된 구조체는 저장 캐패시터로 패팅화하는 단계를 포함하는 캐패시터 제조 방법을 제공한다.
본 발명에 따르는 방법의 특징 및 장점은 다음의 첨부도면과 함께 상세한 설명으로부터 보다 상세히 설명된다.
[발명의 상세한 설명]
[제1 실시예]
제2a도 내지 제2e도는 본 발명의 저장 캐패시터를 제조하는 방법을 도시한다.
상기 방법은 실리콘 기판 (11)의 준비로부터 시작하여, 필드 영향 트랜지스터(도시않음)가 먼저 규소 기탄(11)위에 형성된다. 상기 필드 영향 트랜지스터는 이후에 설명되는 저장 캐패시터와 함께 다이나믹 랜덤 어세스 메모리 셀과 함께 형성된다.
절연층(12)은 구조체의 전체 표면위에 침착되고, 따라서 상기 필드 영향 트랜지스터를 피복한다. 도면을 통하여 도시되지 않았지만, 포토레지스트 마스크는 절연층(12) 위에 제공되고, 필드 영향 트랜지스터의 소수 영역(도시 않음)위에 절연층(12)의 영역을 노출시킨다. 포토레지스터 마스크를 사용하여, 상기 노출된 절연층(12)은 건식 에칭 기술을 사용하여 에칭되고, 접촉 구멍(12a)은 필드 영향 트랜지스터의 소스 영역에 노출시키기 위하여 절연층(12)내에 형성된다.
상기 예에서, 규소 기판(11)과 절연층(12)은 전체적으로 하부 구조체를 형성한다.
결과적으로, 규소 기판(11)은 저압의 화학 증착 시스템(도시 않음)의 반응기내로 안착되고, 포스포스핀(PH3)과 혼합되는 실란 가스(SiH4) 또는 디실란(Si2H6)은 0.2 내지 1.0torr에서 반응기내로 도입된다. 무결정 규소와 결정 규소의 혼합물은 550 내지 600℃에서 상기 구조체의 전체 표면 위에 50 내지 200nm 로 침착된다. 포스포러스는 5 x 1019내지 1 x 1021atoms/㎠ 범위에서 상기 규소층내에 도프된다.
그래서 상기 저체 표면위에 침착된 규소층은 결정화를 위하여 10 내지 30 분 동안에 800 내지 900℃에서 어닐되고, 제1 폴리실리콘 층(31)은 제2a도에 도시된 바와같이 필드 영향 트랜지스터의 소스 영역과 접촉 구멍을 통하여 접촉된다. 상기 제1 폴리실리콘 층(13)의 입자는 30nm 내지 2000nm 범위이다. 상기 포스포러스는 입자 경계부를 따라 분리되는 경향이 있다. 상기 이유 때문에, 입자 경계부는 제1 폴리실리콘 층(13)의 다른 부분 보다 불순물 농도가 더 많게 된다.
예를들면, 상기 포스포러스는 도핑을 통하여 제1 폴리실리콘 층(13)내로 도입된다. 그러나, 상기 실란 또는 디실란은 비도프된 폴리실리콘을 침착시키기 위하여 반응기내로 도입된다. 비도프된 폴리실리콘의 경우에, 불순물은 확산되거나 이온은 어닐링 이후에 비도프된 폴리실리콘내로 이식된다. 또한, 불순물은 결정화를 위하여 어닐링 동안에 학산될 수 있다. 상기 경우에, PoCl3가스는 질소 가스내로 혼합될 수 있다.
상기 포스포러스는 어닐링 이전에 제1 폴리실리콘 층(13)내로 도입되고, 제1 폴리실리콘 층(13) 위에 분포된다. 상기 이유 때문에, 대부분의 입자 경계부는 열처리 동안에 포스포러스와 함께 크게 도프된다.
결과적으로, 상기 제1 폴리실리콘 층(13)은 30 내지 180 분 동안에 150 내지 170℃에서 집중된 인산내로 도프되고, 상기 제1 폴리실리콘 층(13)은 부분적으로 에칭된다. 크게 도프된 입자 경계부에 대한 에칭비는 제1 폴리실리콘 층(13)의 작게 도프된 다른 부분 보다 더 크게 되고, 상기 집중된 인산은 입다 경계부를 선택적으로 제거한다. 결과적으로, 큰 규소 부분(13a)은 제2b도에 도시된 바와같이 섬 형상으로 상기 구조체의 전체 표면 위에 남게 된다. 상기 입자는 큰 규소 부분(13a)으로부터 항상 형성된다. 몇몇 입자가 인접 입자에 연속되고 아무런 문제점이 없으며, 큰 규소 부분(13a)은 큰 규소 부분을 포함한다. 그러나 완전히 분리된 입자가 표면 영역을 증가시키기 때문에, 인접 입자로부터 결정 규소 입자를 분리하는 것이 양호하다. 또한 상기 에칭은 시간 측면에서 볼 때 쉽게 제어 가능하다.
이저에 보다 상세히 설명한 바와같이, 포스포러스는 대부부의 입자 경계부를 크게 도프하고, 다수의 큰 규소 부분(13a)이 절연층(12)의 표면 위에 발생된다.
결과적으로, 규소는 실란 가스의 저압 화학 증착을 사용하여 구조체의 전체 표면위에서 50 내지 100nm 두께로 증착된다. 상기 실란은 600 내지 650℃이며, 제2 폴리실리콘층(14)은 제2c도에 도시된 바와같이 결정질의 큰 규소 부분(13a)을 피복한다. 증착된 제1 폴리실리콘층(13) 보다 더 높은 온도에서 실행되기 때문에, 상기 제2 폴리실리콘층(14)은 입자를 포함한다. 그러나 상기 입자 크기는 제1 폴리실리콘층(13)의 입자 크기 보다 더 작은데, 왜냐하면 상기 제2 폴리실리콘층(14)은 침착 이후에 가열로 처리되지 않는다. 포스포러스는 제2 폴리실리콘층(14)내로 확산되고, 포스포러스의 평균 농도는 1020내지 1021atoms/㎠ 이다. 또한 상기 포스포러스는 제2 폴리실리콘층(14)의 입자 경계부를 따라 분리된다.
상기 제2 폴리실리콘층(14)은 30 내지 120분 동안에 150 내지 170℃로 상기 집중된 인산내로 도프되고, 상기 집중된 인산은 크게 도프된 입자 경계부를 선택적으로 에칭한다. 결과적으로, 상기 제2 폴리실리콘층(14)은 제2d도에 도시된 바와같이 거칠게 된다.
큰 규소 부분 (13a)은 제2 폴리실리콘층(14)은 긴 간극 동안에 파형으로 만들거나 상승 및 하강시키고, 집중된 인산은 제2 폴리실리콘층의 표면등을 주름형으로 거칠게 한다. 결과적으로, 상기 제2 폴리실리콘층(14)의 표면 영역은 종래의 캐패시터의 평탄한 축적 전극에 대하여 3 내지 4배로 증가된다.
또한, 질화 규소는 저압의 화학 증착을 사용하여 구조체의 전체 표면 위에 증착된다. 즉, 발생된 구조체는 저압의 화학 증착 시서템의 반응기에 위치되고, SiH2Cl2와 NH3의 가스 혼합물은 반응기내로 도입된다. 질화 규소층의 표면 부분은 산화 분위기에서 산화되고, 산화 규소층과 질화 규소층은 유전체 막 구조체의 조합내에 구성된다.
결과적으로, 폴리실리콘층은 표준의 저압 화학 증착을 통하여 100 내지 300nm 두께로 상기 유전체 막 구조체 위에 침착되고 상기 유전체는 제3 폴리실리콘층에 의해 중첩된다. 포스포러스는 상기 제3 폴리실리콘 층내로 도입된다.
적절한 포토레지스트 마스트는 리소그라픽 기술을 사용함으로써 제3 폴리실리콘층 위에 제공되고, 상기 제3 폴리실리콘 층, 유전체 막 구조체, 제2 폴리실리콘층(14) 및 큰 규소 부분(13a)은 건식 에칭에 의하여 부분적으로 제거된다. 결과적으로, 상기 폴리실리콘 층, 유전체 막 구조체, 제2 폴리실리콘층(14) 및 큰 규소 부분(13a)은 축적 전극(13a/14a)내로 패턴화 되고, 상기 유전체 막 구조체(15a)와 대응 전극(16a), 축적 전극(13a/14a), 유전체 막 구조체(15a)와 대응 전극(16a)은 전체적으로 본 발명에 따라 저장 캐패시터(17)를 구성한다.
본원 발명자는 저장 캐패시터(17)와 유전자 막 구조체의 가치를 높혔다. 상기 저장 캐패시터(17)를 폴리실리콘의 평면 축적 전극을 가진 종래 기술의 저장 캐패시터 보다 캐패시턴스에서 3배 내지 4배가 더 크고, 상기 유전체 막 구조체(15a)는 종래 기술의 저장 캐패시터의 유전체 막 구조체와 동일한 전류 누설과 저항 전압의 분포를 가진다.
상술된 바와같이, 제1 폴리실리콘 층(13)의 결정질 입자는 어닐링을 통하여 성장되고, 상기 큰 규소 부분(13a)은 제2 폴리실리콘 층(14)을 긴 간극에서 파형으로 만들거나 상승 및 하강시킨다. 상기 입자 크기는 어닐링이 실행되ㄱ나 실행되지 않던지 결정되고, 상기 이유로 하여 제조업자는 제1 폴리실리콘층(13)과 제2 폴리실리콘 층 (14) 사이의 침착 상태를 직접 제어하지 않는다.
또한, 표준의 저압 화학 증착 시스템과 표준의 확산로가 본 발명에 따르는 방법으로 사용되므로, 제조 가격은 증가되지 않는다.
[제2 실시예]
제3a도 내지 제3g도는 본 발명에 따른 저장 캐패시터를 제조하기위한 다른 제조 시이컨스를 도시한다. 또한 상기 저장 캐패시터는 필드 영향 트랜지스터(도시 않음)과 함께 다이나믹 랜덤 어세스 메모리 셀을 형성한다.
상기 제조 시이컨스는 규소 기판(12)의 준비로 시작하며, 필드 영향 트랜지스터는 규소 기판(21)위에 형성된다. 절연층(22)은 필드 영향 트랜지스터를 피복하고, 접촉 구멍(22a)은 제1실시예와 유사한 리소그라피와 에칭을 통하여 절연층 (22)에 형성된다. 도면에는 도시되지 않았지만, 필드 영향 트랜지스터의 소스 영역은 접촉 구멍(22a)에 노출도니다.
계속하여, 상기 규소 기판(11)은 표준의 저압 화학 증착 시스템의 반응기에 위치되고, 실란 가스(SiH4) 디실란 가스(Si2P6)가 반응기내로 도입된다. 상기 가스 압력은 0.2 내지 1.0 torr 이고, 상기 실란 또는 디실란은 제3a도에 도시된 바와같이 구조체의 전체 표면에 걸쳐 비도프된 폴리실리콘 층(23)을 50 내지 200nm 로 침착시키기 위하여 600 내지 650℃ 로 된다.
계속하여, 포스포러스는 제3b도에 도시된 바와같이 5 x 1019내지 1 x 1021atoms/㎠에서 비도프된 폴리실리콘 층(23)내로 이온 이식되고, 비도프된 폴리실리콘층(23)의 입자는 제1 폴리실리콘 층(13)의 입자로 성장된다. 결과적으로, 상기 비도프된 폴리실리콘 층(23)은 큰 결정 입자로서 도프된 폴리실리콘 층(23a)으로 변환되고, 상기 아인산 화합물은 입자 경계부를 따라 분리된다.
규소는 결정질 입자를 확대시키기 위하여 포스포러스 대신에 비도프된 폴리실리콘 층(23)내로 이온 이식될 수 있다. 예를들면, 상기 저항이 너무 커서 축적 전극으로서 사용될 수 없다면, 포스포러스와 같은 n 형 불순물이 규소의 이온 이식 이후에 확산을 통하여 도입된다. 상기 불순물은 입자 경계부를 따라 분리된다.
상기 도프된 폴리실리콘 층(23a)은 열처리 없이 사용한데, 왜냐하면 결정 입자가 긴 간극 동안에 상부 규소 층을 파형으ㄹ 만들기에 충분히 크기 때문이다. 그러나, 상기 도프된 폴리실리콘 층(23a)은 제3c도에 도시된 바와같이 규소를 완전히 결정화하기 위하여 10 내지 30 분 동안에 800 내지 900℃ 의 질소 분위기에서 어닐된다. 그래서 상기 도프된 폴리실리콘 층(23b)은 큰 결정질 입자를 포함한다.
상기 도프된 폴리실리콘 층(23b)은 30 내지 180 분 동안에 150 내지 170℃에서 집중된 인산으로 침지된다. 상기 집중된 인산은 입자 경계부를 선택적으로 제거하고, 다수의 도프된 규소 부분(23c)은 노출된 규소 기판 (21)위에 남게 되고, 제3d도에 도시된 바와같이 섬형으로 절연층(22)이 남게 된다.
발생된 구조체는 표준의 저압 화학 증착 시스템의 반응기내에 안착되고, 실란 가스는 반응기내로 도입된다. 상기 실란은 600 내지 650℃에 있으며, 폴리실리콘은 제3e도에 도시된 바와같이 구조체의 전체 표면위에 50 내지 100nm 두께로 침착된다. 상기 침착된 폴리실리콘은 제2 폴리실리콘 층(24)을 형성하고,제2 폴리실리콘 층(24)은 작은 결정질 입자를 포함한다. 상기 큰 입자(23c) 는 제2 폴리실리콘 층(24)을 긴 간극 동안에 파형으로 만든다. 포스포러스는 1020내지 1021atoms/㎠에서 제2 폴리실리콘 층(24)내로 확산되고, 제2 폴리실리콘 층(24)의 입자 경계부를 따라 분리된다.
상기 제2 폴리실리콘 층(24)은 30 내지 120 분 동안에 150 내지 170℃에서 상기 집중된 인산내로 침지된다. 그다음, 상기 집중된 인산은 입자 경계부를 에칭하고, 제3f도에 도시된 바와같이 제2 폴리실리콘 층(24a)의 표면을 거칠게 만든다. 제2 폴리실리콘 층(24a)의 표면은 주름형으로 짧은 간극에서 파형으로 제조되거나 상승 및 하강되고, 상기 긴 파형과 짧은 파형은 제2 폴리실리콘 층(24a)의 표면 영역을 증가시킨다.
계속하여, 질화 규소는 저압 화학 증착을 사용하여 상기 구조체의 전 표면위에 지형학적으로 침착된다. 즉, 상기 발생된 구조체는 저압의 화학 증착 시스템의 반응기내에 위치되고, SiH2Cl2와 NH3의 가스 혼합물은 반응기내로 도입된다. 질화 규소층의 표면부는 산화 분위기에서 열 산화되고, 산화 규소층과 질화 규소층은 유전체 막 구조체의 조합부로 형성된다.
계속하여, 폴리실리콘은 표준의 저압 화학 증착을 통하여 100 재지 300nm 두께로 상기 유전체 막 구조체 위에 침착되고, 상기 유전체 막 구조체는 제3 폴리실리콘 층에 의해 중첩된다. 포스포러스는 제2 폴리실리콘 층내로 도입된다.
적절한 포토레지스트 마스크는 리소그라픽 기술을 사용하여 제3 폴리실리콘 층위에 제공되고, 상기 제3 폴리실리콘 층과, 유전체 막 구조체와, 제2 폴리실리콘 층(24a) 및 큰 규소 부분(23c)은 건식 에칭에 의하여 부분적으로 제거된다. 결과적으로, 제3 폴리실리콘 층과, 유전체 막 구조체와의, 제2 폴리실리콘 층(24a) 및 큰 규소 부분(23c)은 전극(23c/24b)내로 패턴화 되고, 상기 유전체 막 구조체(25a)와 대응 전극(26a)및, 축적 전극(23c/24b)과, 유전체 막 구조체(25a) 및 대응 전극(26a)은 본 발명에 따라 전체적으로 저장 캐패시터(27)를 구성한다.
또한 본원 발명자는 저장 캐패시터(27)와 유전체 막 구조체(25a)의 가치를 높혔다. 상기 저장 캐패시터(27)은 폴리실리콘의 평탄한 축적 전극을 가진 종래 기술의 저장 캐패시터 보다 캐패시턴스에 있어서 3 내지 4배 더 크고, 상기 유전체 막 구조체(25a)는 종래 기술의 저장 캐패시터의 유전체 막 구조체에 애하여 동일한 누설 전류 와 저항 전압의 분포를 가진다.
상술된 바와같이, 제1 폴리실리콘 층(23b)의 결정질 입자는 이온 이식 또는 어닐링 다음에 따르는 이온 이식을 통하여 성장되고, 상기 큰 규소 부분(23c)은 긴 간극 동안에 제2 폴리실리콘 층(24a)을 파형으로 만들거나 상승 및 하강시킨다. 상기 입자 크기는 이온 이식 또는 어닐링 다음에 따르는 이온 이식이 실행되던지 않되든지 간에 결정되고, 상기 이유로 하여 제조업자는 제1 폴리실리콘층(23)과 제2 폴리실리콘 층 (24) 사이의 침착 상태를 직접 제어하지 못한다. 또한, 표준의 저압 화학 증착 시스템과 표준의 확산로가 본 발명에 따르는 방법으로 유용하고, 제조 가격은 증가된다.
본 발명의 특정 실시예가 도시되고 설명되었지만, 당업자는 본 발명의 정신 및 범위를 벗어나지 않고 다양한 변경 및 수정이 가능하다는 것을 이해할 것이다.
예를 들면 유전체 막 구조체는 절연 기판의 단일층에 의해 이식될 수 있고, 상기 절연 기판은 산화 규소와 질화 규소에 한정되지 않는다.
상기 불순물은 인에 한정되지 않는다. p 형 또는 n 형 불순물은 폴리실리콘 층내로 도입된다. 예르 들면 다른 불순물은 비소와 붕소이다. AsH3가스와 BCl3가스는 폴리실리콘의 소스 가스와 혼합된다. 상기 인과 붕소가 확산에 사용될지라도, 비소, 인 및 붕소는 이온 이식에 넓게 사용된다.
본 발명은 캐패시터를 가진 반도체 장치의 제조에서 어떠한 제조 시이퀀스에 적용 가능하다.

Claims (14)

  1. a) 캐패시터가 제조되는 저부 구조체(11/12 ; 21/22)를 준비하는 단계와; b) 상기 저부 구조체(11/12 ; 21/22)위에서 축적 전극 (13a/14a ; 23c/ 24b)용 제1도체층을 형성하는 단계와; c) 유전체 막 구조체와, 적층된 구조체를 형성하기 위하여 제1도체층 위에서 대응 전극(16a ; 26a)용 제2도체층을 연속적으로 형성하는 단계 및; d) 상기 저장 캐패시터(17 ; 27)내로 상기 적층 구조체를 패턴화 하는 단계를 포함하는 캐패시터 제조 방법에 있어서, 상기 b) 단계는,b-1) 상기 저부 구조체 위에서 큰 결정질 입자를 가지는 제1의 도프된 폴리실리콘 층(13 ; 23b)을 형성하는 보조단계와; b-2) 다수의 도프된 규소 부분 (13a ; 23c) 내로 제1의 도프된 폴리실리콘 층(13 ; 23b)을 분리하는 보조단계와; b-3) 상기 다수의 도프된 규소 부분 (13a ; 23c)을 작은 결정질 입자를 가진 제2의 도프된 폴리실리콘 층(24 ; 14)으로 피복하고, 상기 다수의 도프된 규소 부분 (13a ; 23c)은 제2의 도프된 폴리실리콘 층(14 ; 24)을 긴 간극 동안에 파형을 만드는 보조 단계 및; b-4) 짧은 간극 동안에 파형을 만들기 위하여 제2의 도프된 폴리실리콘 층(14 ; 24a)의 표면부를 거칠게 하는 보조 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  2. 제1항에 있어서, 상기 b-1) 단계는, b-1-1) 상기 저부 구조체(11/12) 위에서 무결정 규소 및 결정 규소의 층을 침착하고, 상기 제1도펀트 불순물(afirst dopont impurity)은 상기 층의 침착시 무결정 규소와 결정 규소의 상기 층내로 도입되는 보조단계와; b-1-2) 상기 층의 입자를 큰 결정질 입자로 성장시키기 위하여 무결정 규소 및 결정 규소의 층을 어닐링하는 보조 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  3. 제2항에 있어서, 상기 무결정 규소와 결정 실리콘의 층은 실란 및 디실란을 사용하여 저압 화학 증착에 의해 침착되고, 상기 베1도펀트 불순물은 실란 및 디실란중의 하나내로 불순물 가스를 혼합시킴으로써 상기 층내로 도프되는 것을 특징으로 하는 캐패서터 제조 방법.
  4. 제3항에 있어서, 상기 저압의 화학 증착은 0.2 내지 1.0 torr 하에서 550 내지 600℃에서 실행되는 것을 특징으로 하는 캐패시터 제조 방법.
  5. 제3항에 있어서, 상기 불순물 가스는 포스핀(phosphine)인 것을 특징으로 하는 캐패시터 제조 방법.
  6. 제2항에 있어서, 상기 b-1-2) 단계의 어닐링은 10 내지 30 분 동안에 800 내지 900℃ 의 질소 분위기에서 실행되는 것을 특징으로 하는 캐패시터 제조 방법,
  7. 제6항에 있어서, 상기 어닐링은 30 내지 2000nm 성장시키는 것을 특징으로 하는 캐패시터 제조 방법,
  8. 제5항에 있어서, 상기 포스핀은 제1의 도프된 폴리실리콘(13)내로 포스포러스를 도프하고, 상기 b-2) 단계에서의 분리는 30 내지 180분 동안에 150 내지 170℃에서 집중된 인산에서 실행되는 것을 특징으로 하는 캐패시터 제조 방법.
  9. 제1항에 있어서, 상기 b-1)단계는, b-1-1) 상기 저부 구조체 위에서 무결정 규소와 결정 규소의 층을 침착시키고, 제1도펀트 불순물은 상기 층의 참착 동안에 무결정 규소와 결정 규소의 상기 층내로 도입되는 보조 단계와; b-1-2) 상기 층의 입자를 큰 결정 입자로 성장시키기 위하여 무결정 규소와 결정 규소의 층을 어닐링하는 보조 단계를 포함하고, 상기 b-3) 단계는, b-3-1) 상기 다수의 도프된 규소 부분위에 폴리실리콘의 층(14)을 침착시키는 보조 단계 및; b-3-2) 상기 제2의 도프된 폴리실리콘 층 (14)을 형성하기 위하여 폴리실리콘 층내로 제2의 도펀트 불순물을 확산시키는 보조 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  10. 제1항에 있어서, 상기 b-1) 단계는, b-1-1)상기 저부 구조체(21/22) 위에서 비도프된 폴리실리콘의 층(23)을 침착시키는 보조 단계 및;b-1-2)제1의 도프된 폴리실리콘 층(23a)을 형성하기 위하여 비도프된 폴리시리콘 층(23)내로 불순물을 이식시키는 보조 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  11. 제10항에 있어서, 상기 불순물은 포스포러스, 규소, 붕소 및 비소로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 캐패시터 제조 방법.
  12. 제10항에 있어서, 상기 b-1) 단계는 상기 제1의 도프된 폴리시리콘 층(23a)을 어닐링하는 보조 단계(b-1-3)를 부가로 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  13. 제10항에 있어서, 상기 b-1) 단계는, b-1-3) 상기 제1의 도프된 폴리실리콘 층(23a)내로 도펀트 불순물을 확산시키는 보조 단계 및; 나-1-4) 상기 제1의 도프된 폴리실리콘 층(23a)을 어닐링시키는 보조 단계를 부가로 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  14. 제1항에 있어서, 상기 b-1) 단계는, b-1-1)상기 저부 구조체(21/22) 위에 비도프된 폴리실리콘 층(23)을 침착시키는 보조 단계와; b-2)상기 제1의 도프된 폴리실리콘 층(23)을 형성하기 위하여 비도프된 폴리실리콘 층(23)내로 제1 불순물을 이식시키는 보조 단계 및; b-3) 상기 입자를 큰 결정 입자로 성정시키기 위하여 제ㄴ1의 도프된 폴리실리콘 층(23)을 어닐링하는 보조 단계를 포함하고, 상기 b-3) 단계는, b-3-1) 상기 다수의 도프된 규소 부분(23c)위에 폴리실리콘 층(24)을 침착시키는 보조 단계 및; b-3-2) 상기 제2의 도프된 폴리실리콘 층(24)을 형성하기 위하여 폴리실리콘의 층(24)내로 제2 불순물을 확산시키는 보조 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
KR1019950041190A 1994-11-11 1995-11-10 축적 전극의 파형의 거친면을 가진 캐패시터 제조 방법 KR100191685B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-277778 1994-11-11
JP6277778A JP2671833B2 (ja) 1994-11-11 1994-11-11 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
KR100191685B1 true KR100191685B1 (ko) 1999-06-15

Family

ID=17588189

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950041190A KR100191685B1 (ko) 1994-11-11 1995-11-10 축적 전극의 파형의 거친면을 가진 캐패시터 제조 방법

Country Status (3)

Country Link
US (1) US5700710A (ko)
JP (1) JP2671833B2 (ko)
KR (1) KR100191685B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013555A (en) * 1996-08-30 2000-01-11 United Microelectronics Corp. Process for rounding an intersection between an HSG-SI grain and a polysilicon layer
US6069052A (en) * 1996-10-07 2000-05-30 Mosel Vitelic, Inc. Process and structure for increasing capacitance of stack capacitor
NL1004811C2 (nl) * 1996-12-18 1998-06-19 United Microelectronics Corp Werkwijze voor het verhogen van de capaciteit.
FR2758008B1 (fr) * 1996-12-30 1999-02-19 United Microelectronics Corp Procede pour augmenter la capacite dans des dispositifs a circuits integres
US6069053A (en) * 1997-02-28 2000-05-30 Micron Technology, Inc. Formation of conductive rugged silicon
US5937314A (en) 1997-02-28 1999-08-10 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
US6020248A (en) * 1997-06-26 2000-02-01 Nec Corporation Method for fabricating semiconductor device having capacitor increased in capacitance by using hemispherical grains without reduction of dopant concentration
US6188097B1 (en) 1997-07-02 2001-02-13 Micron Technology, Inc. Rough electrode (high surface area) from Ti and TiN
JP3630551B2 (ja) * 1998-04-02 2005-03-16 株式会社東芝 半導体記憶装置及びその製造方法
US6355536B1 (en) 1998-06-08 2002-03-12 Micron Technology, Inc. Selective method to form roughened silicon
US6303972B1 (en) 1998-11-25 2001-10-16 Micron Technology, Inc. Device including a conductive layer protected against oxidation
US7067861B1 (en) * 1998-11-25 2006-06-27 Micron Technology, Inc. Device and method for protecting against oxidation of a conductive layer in said device
KR100368893B1 (ko) * 1999-12-30 2003-01-24 주식회사 하이닉스반도체 캐패시터의 제조 방법
US6964901B2 (en) * 2003-06-03 2005-11-15 Micron Technology, Inc. Methods of forming rugged electrically conductive surfaces and layers
JP5648392B2 (ja) * 2010-09-22 2015-01-07 凸版印刷株式会社 反射型フォトマスクブランクおよびその製造方法
JP6174943B2 (ja) * 2013-08-22 2017-08-02 東京エレクトロン株式会社 凹部を充填する方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03139882A (ja) * 1989-10-26 1991-06-14 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
KR930004110B1 (ko) * 1990-10-25 1993-05-20 현대전자산업 주식회사 표면적이 극대화된 도전층 제조방법
JP2633395B2 (ja) * 1990-12-12 1997-07-23 シャープ株式会社 半導体メモリ素子の製造方法
JPH04242967A (ja) * 1990-12-28 1992-08-31 Fujitsu Ltd 半導体装置の製造方法
KR940009616B1 (ko) * 1991-09-09 1994-10-15 금성일렉트론 주식회사 홀 캐패시터 셀 및 그 제조방법
JP3071284B2 (ja) * 1991-12-20 2000-07-31 宮崎沖電気株式会社 半導体素子の製造方法
JP3075620B2 (ja) * 1991-12-20 2000-08-14 宮崎沖電気株式会社 半導体装置の製造方法
JP3159796B2 (ja) * 1992-07-24 2001-04-23 宮崎沖電気株式会社 半導体素子の製造方法
US5266514A (en) * 1992-12-21 1993-11-30 Industrial Technology Research Institute Method for producing a roughened surface capacitor
JP2636755B2 (ja) * 1994-11-09 1997-07-30 日本電気株式会社 半導体装置および半導体装置の製造方法
US5554557A (en) * 1996-02-02 1996-09-10 Vanguard International Semiconductor Corp. Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell

Also Published As

Publication number Publication date
JPH08139278A (ja) 1996-05-31
US5700710A (en) 1997-12-23
JP2671833B2 (ja) 1997-11-05

Similar Documents

Publication Publication Date Title
KR100191685B1 (ko) 축적 전극의 파형의 거친면을 가진 캐패시터 제조 방법
US4873205A (en) Method for providing silicide bridge contact between silicon regions separated by a thin dielectric
JP2761685B2 (ja) 半導体装置の製造方法
US5959326A (en) Capacitor incorporated in semiconductor device having a lower electrode composed of multi-layers or of graded impurity concentration
KR19990072884A (ko) 다결정실리콘구조물의제조방법
EP0051500B1 (en) Semiconductor devices
JP2564316B2 (ja) 半導体装置およびその製造方法
US20010025604A1 (en) Substrate processing apparatus
KR100217274B1 (ko) 누적 전극의 표면을 러프닝함으로써 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법
US4216574A (en) Charge coupled device
EP0058124A1 (en) Polycrystalline silicon Schottky diode array and method of manufacturing
KR0120547B1 (ko) 캐패시터 제조방법
GB2137019A (en) Semiconductor Device and Method for Manufacturing
US4612563A (en) High voltage integrated circuit
US4262299A (en) Semiconductor-on-insulator device and method for its manufacture
JPH03234051A (ja) 容量素子の製造方法
EP0321746B1 (en) Method for providing bridge contact between regions separated by a thin dielectric
KR930003859B1 (ko) 반도체장치의 제조방법
JPH10303207A (ja) 半導体ウエハおよびその製造方法、ならびに半導体集積回路装置
JP2998996B2 (ja) 半導体素子の製造方法
EP0454055B1 (en) Semiconductor device and method for manufacturing the same
KR890003831B1 (ko) 디램(dram)셀의 제조방법
JP3078109B2 (ja) 半導体装置の製造方法
KR100217913B1 (ko) 반도체 소자의 폴리실리콘층 형성방법
KR100246185B1 (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020116

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee