JP3630551B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、スタックト・キャパシタ構造を有する高密度な半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
データを保持するためのキャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ） の分野では、微細化に伴うセル面積の減少に対して、データの蓄積電荷量を確保するための種々の技術が開発されてきた。そのひとつとして、例えば文献「Ａｎ Ａｄｖａｎｃｅｄ Ｆａｂｒｉｃａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ（ＨＳＧ） Ｐｏｌｙ−Ｓｉ ｆｏｒ Ｈｉｇｈ Ｃａｐａｃｉｔａｎｃｅ Ｓｔｒａｇｅ Ｅｌｅｃｔｒｏｄｅｓ， Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９１ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＳＳＤＭ， ｐｐ．４７８−４８０， １９９１， Ｈ．Ｗａｔａｎａｂｅ ｅｔ ａｌ」に開示されているように、キャパシタの電極となるポリシリコンを真空中でアニールすることにより、その表面に微少な半球状の突起（Ｈｅｍｉｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ ）を形成するいわゆる粗面化技術（以下、「ＨＳＧ技術」と記す）がある。また、このＨＳＧ技術をＤＲＡＭに応用した例が、例えば文献「Ａ Ｃａｐａｃｉｔｏｒ−Ｏｖｅｒ−Ｂｉｔｌｉｎｅ（ＣＯＢ） Ｃｅｌｌ ｗｉｔｈ Ａ Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉｎ Ｓｔｒａｇｅ Ｎｏｄｅ ｆｏｒ ６４Ｍｂ ＤＲＡＭｓ， ＩＥＤＭ９０ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ．６５５−６５８， １９９０ 」や、「Ｍｅｔｈｏｄ ｏｆ Ｆｏｒｍｉｎｇ Ａ Ｃａｐａｃｉｔｏｒ， ＵＳＰ５，４４４，０１３ 」等に開示されている。
【０００３】
ＨＳＧ技術によれば、キャパシタの電極となるポリシリコンの表面積が増える結果、データを記憶する上で必要とされるキャパシタンスが増大し、蓄積電荷量を確保することができる。キャパシタの誘電体膜としてシリコン窒化膜を用いる場合、通常、ポリシリコンが電極材料として用いられる。ＨＳＧ技術は、ポリシリコンを電極材料とする場合に、キャパシタの電極面積を大きくするための技術として有用である。
【０００４】
ここで、ＨＧＳ技術を用いて、キャパシタの下部電極（ストレージ電極）を構成するポリシリコンの表面を凹凸状に加工する工程の一例を簡単に説明する。図３９に示すように、半導体基板（図示なし）上に層間絶縁膜２を形成した後、半導体基板上の素子領域に接続されるコンタクトプラグ３を形成しておく。続いて、例えば減圧ＣＶＤ法によりポリシリコンを５５０℃にて堆積した後、通常のリソグラフィ法およびＲＩＥ法によりパターニングして、キャパシタの下部電極となるポリシリコン６０１を形成する。続いて、図４０に示すように、希釈ＨＦ溶液で自然酸化膜を除去した後、真空中でアニールを施すと、表面が凹凸状に加工されたポリシリコン６０２を得る。これにより、キャパシタの電極面積が増大し、キャパシタンスが改善される。
【０００５】
一方、キャパシタンスを改善してデータの蓄積電荷量を確保するための他の技術として、例えば文献「Ｇｉｇａ−ｂｉｔ Ｓｃａｌｅ ＤＲＡＭ Ｃｅｌｌ ｗｉｔｈ Ｎｅｗ Ｓｉｍｐｌｅ Ｒｕ／（Ｂａ，Ｓｒ）ＴｉＯ３／Ｒｕ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒｓ Ｕｓｉｎｇ Ｘ−ｒａｙ Ｌｉｔｈｏｇｒａｐｈｙ， ＩＥＤＭ９５ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ．９０３−９０６， １９９５」に開示されているように、キャパシタの誘電体膜として、高い誘電率を有する（Ｂａ，Ｓｒ）ＴｉＯ３（以下、「ＢＳＴＯ」と記す）等の高誘電体膜を利用する技術も開発されている。今後、さらに微細化が進むと、キャパシタの電極面積と誘電体膜の誘電率の双方を改善する必要が生じ、表面が凹凸状の電極と高誘電体膜とを組み合わせてキャパシタを形成する必要が生じるようになる。
【０００６】
【発明が解決しようとする課題】
ところで、ＢＳＴＯ等の高誘電体膜は金属酸化膜であり、堆積中に活性な酸素を雰囲気中に含む。このため、例えばキャパシタの電極にポリシリコンを用い、誘電体膜としてＢＳＴＯを用いた場合、ＢＳＴＯの堆積中にポリシリコン表面が酸化されて低誘電率のＳｉＯ２膜等が形成される結果、キャパシタンスが低下する。したがって、ＢＳＴＯ等の金属酸化物をキャパシタの誘電体膜として使用する場合、プラチナ（Ｐｔ）やルテニウム（Ｒｕ）などの金属を電極材料として用いる必要がある。
【０００７】
しかし、上述のＨＳＧ技術によれば、ポリシリコン表面に凹凸を形成することはできても、金属表面に凹凸を直接形成することはできない。このため、プラチナやルテニウムなどの金属をキャパシタの電極材料として用いる場合、電極面積を改善することが困難となる。
【０００８】
この発明は、前記事情に鑑みてなされたものであり、キャパシタの電極となる金属の表面に凹凸を形成して、キャパシタの電極面積を増大することのできるキャパシタ構造を有する半導体記憶装置およびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の半導体記憶装置は、データ保持用のキャパシタを有する半導体記憶装置において、前記キャパシタが、上端が開放した筒型に加工され、その表面が凹凸状に加工された下部電極と、この下部電極の内外面を覆うように設けられた誘電体膜と、この誘電体膜上であって前記下部電極の内外面に対向するように設けられた上部電極と、を有することを特徴とする。
【００１０】
この半導体記憶装置によれば、下部電極が、互いに表裏関係にある一方の面の形状が他方の面の形状に沿うように凹凸状に加工されている。換言すれば、互いに表裏関係にある一面の凹部の裏側に他面の凸部が位置するように凹凸を有する。このため、キャパシタンスの下部電極と上部電極の表面積が増加し、これら下部電極と上部電極との対向面積が改善される。しかも、下部電極の両面にキャパシタが形成される。したがって、データを保持するためのキャパシタンスを改善することができ、セル面積を縮小することができる。
【００１１】
また、この発明の半導体記憶装置は、データ保持用のキャパシタを有する半導体記憶装置において、前記キャパシタは、凹凸形状に加工されたシリコン半導体膜の表面に金属膜を形成する工程により形成され前記シリコン半導体膜と同様の凹凸形状を有する下部電極と、この下部電極の表面を覆うように設けられた金属酸化物膜からなる誘電体膜と、この誘電体膜上であって前記下部電極に対向するように設けられた金属膜である上部電極と、を有することを特徴とする。
【００１２】
この半導体記憶装置によれば、下部電極が、その表面に凹凸を有するので、キャパシタの電極面積が大きくなる。したがって、そのキャパシタンスを改善することができ、セル面積を縮小することができる。
【００１３】
また、この発明の半導体記憶装置は、データ保持用のキャパシタを有する半導体記憶装置において、半導体基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースまたはドレインの一方に接続されたキャパシタと、を有し、前記キャパシタが、上端が開放した筒型に加工され、その表面が凹凸状に加工された下部電極と、この下部電極の内外面を覆うように設けられた誘電体膜と、この誘電体膜上であって前記下部電極の内外面に対向するように設けられた上部電極と、を有することを特徴とする。
【００１４】
また、この発明の半導体記憶装置は、データ保持用のキャパシタを有する半導体記憶装置において、半導体基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースまたはドレインの一方に接続されたキャパシタと、を有し、上記キャパシタが、上端が開放した筒型に加工され、内面が凹凸状に加工されたシリコン半導体膜と、このシリコン半導体膜の内面にその凹凸を表面に反映させて形成されて、前記シリコン半導体膜と共に下部電極として用いられる金属膜と、この金属膜の表面を覆うように設けられた金属酸化物膜からなる誘電体膜と、この誘電体膜上であって前記下部電極に対向するように設けられた金属膜である上部電極と、を有することを特徴とする。前記金属膜は、例えば、凹凸状に加工された前記シリコン半導体膜の表面にメッキにより形成される。
【００１５】
この半導体記憶装置によれば、下部電極と上部電極との対向面は、一方の面の形状が他方の面の形状に沿うように凹凸状に形成されている。このため、キャパシタの電極面積が大きくなり、そのキャパシタンスが改善される。したがって、セル面積を縮小することが可能となり、高密度に集積されたＤＲＡＭを得ることができる。
【００１６】
また、この発明の半導体記憶装置は、半導体基板上に、データ保持用のキャパシタが形成された半導体記憶装置において、前記キャパシタが、表面が金属でメッキされた下部電極と、この下部電極の表面を覆うように設けられた誘電体膜と、この誘電体膜上であって前記下部電極の内外面に対向するように設けられた上部電極と、を有することを特徴とする。この半導体記憶装置によれば、下部電極の表面がメッキされているので、この下部電極と誘電体膜との間の化学反応を抑制することが可能となり、この化学反応（例えば酸化反応）の生成物に起因したキャパシタンスの低下を防ぐことができる。
【００１７】
また、前記シリコン半導体膜と前記金属膜との間に、前記シリコン半導体膜と前記金属膜との間の化学反応（例えばシリサイド反応）を抑制するための反応バリアー層を設けてもよい。これにより、誘電体膜の品質を良好に維持することができ、高品質な半導体記憶装置を得ることができる。
【００１８】
次に、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程が、粗面化されたダミー膜を形成する工程と、前記ダミー膜の凹凸を表面に反映させるように金属膜である導電膜を堆積し、下部電極を形成する工程と、前記ダミー膜を除去する工程と、前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。前記ダミー膜は、例えばシリコン半導体膜からなる。
【００１９】
すなわち、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程は、シリコン半導体膜を堆積し、前記シリコン半導体膜に開孔部を形成する工程と、前記シリコン半導体膜の表面を凹凸状に加工した後、前記シリコン半導体膜の表面に絶縁膜を形成する工程と、酸化された前記シリコン半導体膜の表面と前記開孔部の底面とを覆うように前記シリコン半導体膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成し、前記シリコン半導体膜上部の前記第１の導電膜を除去して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記シリコン半導体膜の酸化部分および未酸化部分を除去する工程と、前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有する。
【００２０】
この半導体記憶装置の製造方法によれば、シリコン半導体膜の開孔部表面に凹凸を形成し、このシリコン半導体膜を鋳型として下部電極を形成するようにしたので、粗面化が困難な金属からなる下部電極の表面に凹凸を形成することが可能となる。また、この下部電極の表面は、外面の凹部および凸部に対応して内面に凸部および凹部が形成されるように凹凸状に加工され、キャパシタの電極面積が増大する。また、キャパシタの誘電体膜として金属酸化物を用いることが可能となる。したがって、データ保持用のキャパシタンスを大きくすることができ、セル面積が縮小されて高密度に集積された半導体記憶装置を得ることができる。
【００２１】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程が、第１および第２の絶縁層を順次積層し、前記第２の絶縁層に開孔部を形成する工程と、前記第２の絶縁層に形成された開孔部の側壁面にシリコン半導体膜を形成する工程と、前記シリコン半導体膜の表面を凹凸状に加工する工程と、前記シリコン半導体膜を酸化してシリコン酸化膜に変化させる工程と、前記開孔部の底面の前記第１の絶縁層を除去した後、前記シリコン酸化膜の表面と前記開口部の底面を覆うように前記シリコン酸化膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記第１および第２の絶縁層ならびに前記シリコン酸化膜を除去する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。
【００２２】
この半導体記憶装置の製造方法によれば、互いに表裏関係にある一方の面の形状が他方の面の形状に沿うように、下部電極の表面が凹凸状に加工される。このため、キャパシタンスの電極面積が大きくなり、キャパシタンスが改善される。したがって、セル面積が縮小されて高密度に集積された半導体記憶装置を得ることができる。また、第２の絶縁層と共にシリコン酸化膜が除去され、工程数を減らすことができる。さらに、第１の絶縁層と第２の絶縁層とのエッチングレートの違いにより、第２の絶縁層を除去する際のエッチングの深さを精度よく制御することができる。
【００２３】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程が、粗面化された第１の導電膜を形成する工程と、前記第１の導電膜の凹凸を表面に反映させるように金属膜である第２の導電膜を堆積し、下部電極を形成する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。前記第１の導電膜は、例えばシリコン半導体膜からなる。
【００２４】
すなわち、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程は、絶縁層を堆積し、前記絶縁層に開孔部を形成する工程と、前記絶縁層の表面と前記開孔部の底面を覆うように、表面が凹凸状に加工されたシリコン半導体膜を形成する工程と、前記シリコン半導体膜の表面に、前記シリコン半導体膜の凹凸をその表面に反映させた金属膜である第１の導電膜を形成した後、前記絶縁層上部の前記第１の導電膜と前記シリコン半導体膜とを除去し、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有する。
【００２５】
この半導体記憶装置の製造方法によれば、凹凸状に加工されたシリコン半導体膜の表面に第１の導電膜を形成してなる下部電極を得ることができる。これにより、キャパシタの電極面積が大きくなり、キャパシタンスが改善される。また、キャパシタが絶縁層に埋め込まれるように形成されるので、キャパシタ形成後の平坦化が容易になり、その後の工程での微細化が容易になる。したがって、セル面積が縮小されて高密度に集積された半導体記憶装置を得ることができる。
【００２６】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、を有し、前記複数のキャパシタの製造工程が、粗面化されたダミー膜を形成する工程と、前記ダミー膜の凹凸を表面に反映させるように金属膜である導電膜を堆積し、下部電極を形成する工程と、前記ダミー膜を除去する工程と、前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。前記ダミー膜は、例えばシリコン半導体膜からなる。
【００２７】
すなわち、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、を有し、前記複数のキャパシタの製造工程が、層間絶縁膜上にシリコン半導体膜を堆積し、前記コンタクトプラグ上に位置させて前記シリコン半導体膜に開孔部を形成する工程と、前記シリコン半導体膜の表面を凹凸状に加工した後、前記シリコン半導体膜の表面に絶縁膜を形成する工程と、前記シリコン半導体膜の表面と前記開孔部の底面とを覆うように前記シリコン半導体膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成し、前記シリコン半導体膜上部の前記第１の導電膜を除去して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記シリコン半導体膜および絶縁膜を除去する工程と、前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有する。
【００２８】
この半導体記憶装置の製造方法によれば、互いに表裏関係にある一方の面の形状が他方の面の形状に沿うように下部電極の表面が凹凸状に加工されたキャパシタを得ることができ、高密度に集積されたＤＲＡＭを得ることができる。
【００２９】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、を有し、前記複数のキャパシタの製造工程が、第１および第２の絶縁層を順次積層し、前記第２の絶縁層に開孔部を形成する工程と、前記第２の絶縁層に形成された開孔部の側壁面にシリコン半導体膜を形成する工程と、前記シリコン半導体膜の表面を凹凸状に加工する工程と、前記シリコン半導体膜を酸化してシリコン酸化膜に変化させる工程と、前記開孔部の底面の前記第１の絶縁層を除去した後、前記シリコン酸化膜の表面と前記開口部の底面を覆うように前記シリコン酸化膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記第１および第２の絶縁層ならびに前記シリコン酸化膜を除去する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。
【００３０】
この半導体記憶装置の製造方法によれば、互いに表裏関係にある一方の面の形状が他方の面の形状に沿うように、下部電極の表面が凹凸状に加工されたキャパシタが得られ、高密度に集積されたＤＲＡＭを得ることができる。
【００３１】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、を有し、前記複数のキャパシタの製造工程が、粗面化された第１の導電膜を形成する工程と、前記第１の導電膜の凹凸を表面に反映させるように金属膜である第２の導電膜を堆積し、下部電極を形成する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。前記第１の導電膜は、例えばシリコン半導体膜からなる。
【００３２】
すなわち、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、を有し、前記複数のキャパシタの製造工程が、絶縁層を堆積し、前記絶縁層に開孔部を形成する工程と、前記絶縁層の表面と前記開孔部の底面を覆うようにシリコン半導体膜を形成する工程と、前記シリコン半導体膜の表面を凹凸状に加工する工程と、前記シリコン半導体膜の表面に前記シリコン半導体膜の凹凸をその表面に反映させた金属膜である第１の導電膜を形成して、前記絶縁層上部の前記第１の導電膜と前記シリコン半導体膜とを除去し、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有する。
【００３３】
この半導体記憶装置の製造方法によれば、凹凸状に加工されたシリコン半導体膜の表面に第１の導電膜を形成してなる下部電極を有するキャパシタが得られ、高密度に集積されたＤＲＡＭを得ることができる。
【００３４】
また、この発明の半導体記憶装置の製造方法は、半導体基板上に、データ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程が、シリコン半導体膜を形成する工程と、前記シリコン半導体膜を覆うように金属をメッキし、下部電極を形成する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。
【００３５】
すなわち、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程は、下部電極となるシリコン半導体膜を形成し、その表面を凹凸状に加工した後、前記シリコン半導体膜の表面に第１の導電膜をメッキして下部電極を形成する工程と、前記第１の導電膜の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有する。
【００３６】
この半導体記憶装置の製造方法によれば、凹凸状に加工されたシリコン半導体膜の表面に第１の導電膜がメッキされた下部電極を得ることができる。これにより、キャパシタの電極面積を大きくすることができ、しかも、第１の導電膜によりシリコン半導体膜と誘電体膜との酸化反応を回避できる。したがって、データを保持するためのキャパシタンスを改善することができ、セル面積が縮小されて高密度に集積された半導体記憶装置を得ることができる。
【００３７】
また、前記シリコン半導体膜の表面を凹凸状に加工する工程と第１の導電膜を形成する工程との間に、前記シリコン半導体膜の表面に、前記シリコン半導体膜と前記第１の導電膜との化学反応を抑制するための反応バリアー層を形成する工程をさらに設けてもよい。これにより、誘電体膜の品質を良好に維持することができ、高品質な半導体記憶装置を得ることができる。前記第１の導電膜は、電気メッキ法または無電解メッキ法などにより形成される。また、前記誘電体膜として、例えば金属酸化物などの高誘電体材料を用いることが可能となる。これにより、キャパシタンスを一層改善でき、蓄積電荷量を改善できる。
【００３８】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
なお、各図において、共通する要素には同一符号を付し、重複する説明を適宜省略する。また、各図において、適宜、半導体基板を省略し、データ保持用のキャパシタに関連する部分を抽出して表示する。
【００３９】
実施の形態１．
実施の形態１について、クラウン型と呼ばれるスタックト・キャパシタ構造を有するＤＲＡＭを例として説明する。
【００４０】
この実施の形態１にかかる半導体記憶装置が有するデータ保持用のキャパシタＣは、図６に示すように、例えば半導体基板（図示なし）上に形成された層間絶縁膜２上に形成され、層間絶縁膜２にはコンタクトプラグ３が埋め込み形成されている。各キャパシタＣは、コンタクトプラグ３に底部が接続された上端開放の筒型（円筒型）の下部電極７と、この下部電極７の内外面に形成された高誘電体膜８と、この高誘電体膜８上であって下部電極７に対向するように設けられた上部電極９とからなる。
【００４１】
下部電極７は、内外面に凹凸を有し、かつほぼ均一な厚みを有する筒型に加工されており、コンタクトプラグ３を介して半導体基板上に形成されたセルトランジスタと接続される。高誘電体膜８は、ほぼ均一な厚みで下部電極７を覆うように設けられ、上部電極９は、この高誘電体膜８上であって下部電極７に対向するように設けられる。この上部電極９は、複数のキャパシタに共通のプレート電極とされ、所定のプレート電圧が印加される。下部電極７に対向する上部電極９の表面形状は、下部電極７の表面形状に沿うように形成され、下部電極７と上部電極９との対向距離がほぼ均一に保たれる。
【００４２】
以下、このクラウン型のキャパシタ構造に着目して、実施の形態１にかかる半導体記憶装置の製造方法を説明する。まず、図１に示すように、半導体基板（図示なし）上に、例えばシリコン酸化膜などの層間絶縁膜２を堆積した後、この層間絶縁膜２を開孔して、後述するキャパシタと半導体基板上のトランジスタ（図示なし）とを電気的に接続するためのコンタクトプラグ３を形成しておく。
【００４３】
次に、図２に示すように、層間絶縁膜２上に、例えば減圧ＣＶＤ法を用いて５５０℃にてダミー膜としてのポリシリコン４（シリコン半導体膜）を堆積した後、例えばフォトリソグラフィー技術とエッチング技術を用いて、コンタクトプラグ３上に位置するようにポリシリコン４に開孔部５を形成し、例えば希釈ＨＦ溶液を用いて自然酸化膜（図示なし）を除去する。
【００４４】
次に、図３に示すように、例えばＨＳＧ技術を用いて、真空中でポリシリコン４をアニールすることにより、このポリシリコン４の表面を凹凸状に加工する。続いて、酸素雰囲気中でアニールすることにより、ポリシリコン４の表面を酸化し、薄いシリコン酸化膜６を形成する。
【００４５】
次に、図４に示すように、シリコン酸化膜６が形成されたポリシリコン４と開口部５の底面とを覆うように、例えばＣＶＤ法を用いて下部電極７となる例えばルテニウム（Ｒｕ）等の金属膜（第１の導電膜）を堆積した後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ） 法を用いて、下部電極７と共にシリコン酸化膜６が形成されたポリシリコン４の上部を除去して平坦化する。これにより、下部電極７は、コンタクトプラグ３に底部が接続され、開孔部５に埋め込まれた状態で互いに分離される。
【００４６】
次に、図５に示すように、例えばＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法を用いて、ポリシリコン４（未酸化部分）を除去した後、シリコン酸化膜６（ポリシリコン４の酸化部分）を除去して、内外面を露出させたクラウン状の下部電極を得る。すなわち、この実施の形態では、図３および図４に示す凹凸加工面を持つポリシリコン４を鋳型として、内外面が凹凸加工された下部電極７を形成する。
【００４７】
次に、図６に示すように、例えばＢＳＴＯ等の金属酸化膜からなる高誘電体膜８（誘電体膜）を下部電極７の内外面に堆積する。この後、例えばＣＶＤ法を用いてルテニウム（Ｒｕ）等の金属膜（第２の導電膜）を堆積し、高誘電体膜８上であって下部電極７の内外面に対向するように上部電極９を形成する。
【００４８】
以上により、内外面が凹凸状に加工された円筒型の下部電極７を有し、これに高誘電体膜８を介して上部電極９を対向させたクラウン型のスタックト・キャパシタ構造を得る。
【００４９】
ところで、ルテニウムなどの金属は、比較的低温でポリシリコンと反応してシリサイドを形成し、誘電体膜の品質に影響を与えることが知られている。しかし、この実施の形態１によれば、ルテニウムなどを堆積して下部電極７を形成する際、ポリシリコン４の表面がシリコン酸化膜６で覆われているので、シリサイド反応が抑制される。したがって、高誘電体膜８の品質に及ぼす影響を排除することができ、高誘電体膜８の膜質の低下に起因したリーク電流などを抑えることができる。
【００５０】
また、この実施の形態１によれば、プラチナやルテニウム等の金属からなる下部電極７の内外両面に凹凸を形成する。したがって、下部電極７を有効に活用でき、キャパシタの電極面積を改善することができる。しかも、キャパシタの誘電体膜としてＢＳＴＯ等の高誘電体膜を用いることが可能となり、小さいセル面積で大きなキャパシタンスを得ることができる。
【００５１】
さらに、この実施の形態１によれば、下部電極７を形成する過程において、鋳型としてポリシリコン４を用いるため、ポリシリコン４を除去する際に、この下層をなす層間絶縁膜２（シリコン酸化膜等）に対して選択的にエッチングすることが容易となる。
【００５２】
さらにまた、図７に示す参考例のように、筒型のポリシリコンの表面を凹凸状に加工して下部電極７００を形成した場合、この下部電極７００の側壁部の内外面にそれぞれ独立に凹凸が形成される。このため、下部電極７００の厚み７０１が増し、下部電極７００の配置ピッチ７０２が大きくなり、集積度が低下する。
【００５３】
これに対して、この実施の形態１によれば、例えば図４に示すように、下部電極７の厚みは、下部電極７をなす金属膜の膜厚で定まる。このため、上述の図７に示す下部電極７００と同じ表面積を得ることを条件として比較すれば、図８に示すように、下部電極７の厚み７１および配置ピッチ７２を抑えることができる。したがって、キャパシタの誘電体膜としてＢＳＴＯなどの高誘電体膜を使用する場合に限らず、例えばシリコン窒化膜を使用する場合にも、セル面積を縮小することが可能となり、集積度を向上させることができる。
【００５４】
実施の形態２．
この発明の実施の形態２について、内堀型と呼ばれるスタックト・キャパシタ構造を有する半導体記憶装置を例として説明する。
【００５５】
この実施の形態２にかかるキャパシタは、図１３に示すように、半導体基板（図示なし）上に、コンタクトプラグ３が埋め込み形成された層間絶縁膜２を介して形成される。各キャパシタは、凹凸面を有するポリシリコン膜１２と、このポリシリコン膜１２の凹凸面に設けられた金属膜１３と、この金属膜１３の表面を覆うように設けられた誘電体膜１４と、この誘電体膜１４上であって金属膜１３に対向するように設けられた上部電極１５とからなる。
【００５６】
ポリシリコン膜１２は、コンタクトプラグ３に底部が接続されていて、上端開放の筒型の形態を有し、その内面が凹凸状に加工されている。金属膜１３は、ポリシリコン膜１２の内面（凹凸面）に設けられ、その表面にはポリシリコン膜１２の凹凸が反映されている。金属膜１３は、ポリシリコン１２と共に下部電極（符号なし）として用いられる。
【００５７】
以下、この内堀型のキャパシタ構造に着目して、実施の形態２にかかる半導体記憶装置の製造方法を説明する。上述の実施の形態１と同様にして、半導体基板上にシリコン酸化膜等の層間絶縁膜２を形成し、必要箇所にコンタクトプラグ３を埋め込み形成した後、図９に示すように、例えばシリコン酸化膜等の絶縁層１０を堆積し、例えばフォトソリグラフィー法とエッチング法を用いて、コンタクトプラグ３上に位置するように、絶縁層１０に開孔部１１を形成する。
【００５８】
次に、図１０に示すように、絶縁層１０と開孔部１１の底面を覆うようにポリシリコン膜１２を薄く堆積する。続いて、図１１に示すように、例えば真空中でアニールすることにより、ポリシリコン膜１２の表面を凹凸状に加工し、その表面に半球状の凹凸を形成する。
【００５９】
次に、図１２に示すように、ポリシリコン膜１２の表面に、例えばルテニウム等の金属膜１３（第１の導電膜）を形成した後、例えばＣＭＰ法を用いて、絶縁層１０上部の金属膜１３及びポリシリコン膜１２を除去して平坦化する。これにより、筒型をなして互いに分離された複数のポリシリコン膜１２と、ポリシリコン膜１２の凹凸を表面に反映させた金属膜１３とからなる下部電極を得る。続いて、図１３に示すように、例えばＢＳＴＯ等の高誘電体膜１４を堆積してキャパシタの誘電体膜１４を形成した後、例えばルテニウム等を順次堆積して上部電極１５を形成し、内堀型のスタックト・キャパシタ構造を得る。
【００６０】
この実施の形態２によれば、以下のような効果を得ることができる。
すなわち、上述の実施の形態１によれば、下部電極を形成する際の鋳型として使用されたポリシリコンは除去されるのに対し、この実施の形態２によれば、ポリシリコン膜１２は、金属膜１３と共に下部電極を構成する。このため、ポリシリコン膜１２を除去する工程を設ける必要がない。
【００６１】
また、上述の実施の形態１によれば、ポリシリコン４を厚く堆積する必要があるのに対し、この実施の形態２によれば、ポリシリコン膜１２は、半球状の凹凸を形成するのに必要な最小限の量を堆積すれば足り、厚く堆積する必要がない。
【００６２】
また、上述の実施の形態１によれば、ポリシリコン４と下部電極７とのシリサイド反応を回避するための酸化膜６を形成する工程を必要としたが、この実施の形態２によれば、シリサイド反応を回避するための工程が不要になる。すなわち、この実施の形態２にかかる内堀型のキャパシタでは、その構造上、ポリシリコン膜１２と金属膜１３の外面側との間でシリサイド反応が起こる。しかし、金属膜１３の内面側に高誘電体膜１４が形成されるため、この高誘電体膜１４の膜質にシリサイド反応の影響が及ばないようにすることも可能である。したがって、必ずしもシリサイド反応を回避する必要はなく、このシリサイド反応を回避するための酸化膜を形成する工程が不要となる。これにより、高温工程数を減らすことができ、良好な素子特性を保つことが容易になる。
【００６３】
さらに、この実施の形態２によれば、キャパシタ構造を内堀型とすることにより、キャパシタ形成後において、メモリーセル部と周辺回路部とを略同一面に仕上げることができ、平坦化が容易になる。これにより、以後のフォトソリグラフィー工程での微細化が容易になる。
【００６４】
実施の形態３．
この発明の実施の形態３について説明する。この実施の形態３では、上述の図１３に示す実施の形態２にかかるキャパシタ構造において、ポリシリコン膜１２と金属膜１３との間に、シリサイド反応を抑制するための反応バリアー層をさらに形成する。
【００６５】
以下、この内堀型のキャパシタ構造に着目して、実施の形態３にかかる半導体記憶装置の製造方法を説明する。上述の実施の形態２と同様にして、図１１の構造を形成した後、図１４に示すように、例えばＴｉＮや、ＴｉとＴｉＮとの積層膜（導電膜）等からなる反応バリアー層１７を堆積する。続いて、図１５に示すように、反応バリアー層１７の表面に、例えばルテニウム等の金属膜１３（第１の導電膜）を堆積した後、例えばＣＭＰ法を用いて層間絶縁膜１０上部の金属膜１３、反応バリアー層１７およびポリシリコン膜１２を除去して平坦化する。これにより、筒型をなして互いに分離された複数のポリシリコン膜１２と、反応バリアー層１７を介してポリシリコン膜１２の凹凸を表面に反映させた金属膜１３とからなる下部電極（符号なし）を得る。続いて、図１６に示すように、例えばＢＳＴＯを堆積して高誘電体膜１４を形成した後、例えばルテニウムを堆積して上部電極１５を形成し、内堀型のスタックト・キャパシタ構造を得る。
【００６６】
この実施の形態３によれば、以下のような効果を得ることができる。すなわち、ＴｉＮなどの反応バリアー層１７がバリアメタルとして作用し、下部電極をなす金属膜１３がポリシリコン膜１２と反応してシリサイド化することを防ぐことができる。これにより、さらに信頼性と歩留まりの高い半導体記憶装置を得ることができる。
【００６７】
また、ＴｉＮなどの反応バリアー層１７を設けることにより、ポリシリコン膜１２と金属膜１３との密着度を高めることができる。この実施の形態３のように、ＣＭＰ法を用いて絶縁層１０の上部を平坦化する場合、ポリシリコン膜１２と金属膜１３との密着度が低いと、この金属膜１３が剥がれて歩留まりを低下させるおそれがある。しかし、反応バリアー層１７により、ポリシリコン膜１２と金属膜１３との密着度が高まる結果、金属膜１３が剥がれにくくなる。したがって、より確実にしかも容易に下部電極を形成することができ、歩留まりの低下を防ぐことができる。
【００６８】
さらに、反応バリアー層１７を設けることにより、金属膜１３の堆積が容易になる。すなわち、金属膜１３の堆積方法として例えばＣＶＤ法を用いる場合、プロセス条件によっては、堆積速度や膜質が下地材料に依存する。これに対し、この実施の形態３によれば、反応バリアー層１７によって、下地のバラツキの影響が低減され、金属膜１３の膜質を最適化することができる。また、金属膜１３の堆積方法として例えばメッキ法を用いる場合、あらかじめ導電性を有する反応バリアー層１７でウェハ全面を覆うことにより、電界分布が改善され、より低欠陥密度で信頼性の高いキャパシタ電極を形成することが可能になる。
【００６９】
実施の形態４．
この発明の実施の形態４について、前述の実施の形態１と同様のクラウン型のキャパシタ構造を有する半導体記憶装置を例とし、その製造方法を説明する。まず、前述の実施の形態１と同様にして、半導体基板（図示なし）上にシリコン酸化膜等の層間絶縁膜２を形成し、必要箇所を開孔してコンタクトプラグ３を形成しておく。
【００７０】
次に、図１７に示すように、コンタクトプラグ３が形成された層間絶縁膜２上に、エッチングストッパ層として例えばシリコン窒化膜等の層間絶縁膜２０（第１の絶縁層）を薄く堆積した後、例えばシリコン酸化膜等の層間絶縁膜２１（第２の絶縁層）を堆積する。続いて、図１８に示すように、例えばフォトソリグラフィー法と異方性エッチング法を用いて、コンタクトプラグ３の上方に位置するように、層間絶縁膜２１にキャパシタを形成するための開孔部２２を形成する。
【００７１】
次に、図１９に示すように、層間絶縁膜２１に形成された開孔部２２の側壁面にポリシリコン膜２３を形成する。具体的には、ウェハ全面にポリシリコン膜を堆積した後、例えばＲＩＥ法を用いて、このポリシリコン膜２３を異方的にエッチングすることにより、開孔部２２の側壁面にのみポリシリコン膜２３を残す。
【００７２】
次に、図２０に示すように、例えば真空中でアニールすることにより、ポリシリコン膜２３の表面を凹凸状に加工し、このポリシリコン膜２３の表面に半球状の凹凸を形成する。続いて、酸素雰囲気中でアニールすることにより、ポリシリコン膜２３を酸化して、図２１に示すように、半球状の凹凸を有するシリコン酸化膜２３Ａに変化させる。
【００７３】
次に、図２２に示すように、開孔部２２の底面の薄い層間絶縁膜２０を除去した後、シリコン酸化膜２３Ａの表面と開孔部２２の底面を覆うように、例えばルテニウム等の金属膜（第１の導電膜）を堆積して、実施の形態１と同様の処理を行って、各キャパシタごとに分離された筒型の下部電極２４を形成する。
【００７４】
次に、図２３に示すように、例えばＣＤＥ法を用いて層間絶縁膜２１およびシリコン酸化膜２３Ａを除去した後、例えばＣＤＥ法を用いて層間絶縁膜２０を除去し、内外面を露出させたクラウン状の下部電極２４を得る。ただし、層間絶縁膜２０は、必要に応じて除去すればよく、そのまま残してもよい。
【００７５】
最後に、図２４に示すように、下部電極２４を覆うように、例えばＢＳＴＯ等を堆積して高誘電体膜２６を形成した後、例えばルテニウム等の金属膜（第２の導電膜）を堆積して上部電極２７を形成する。以上により、前述の図６に示す実施の形態１と同様のクラウン型のスタックト・キャパシタ構造を得る。
【００７６】
この実施の形態４によれば、以下の効果を得ることができる。すなわち、ポリシリコン膜２３を酸化してシリコン酸化膜２３Ａに変化させることにより、下部電極２４とポリシリコン膜２３とのシリサイド反応が阻止される。また、層間絶縁膜２１を除去する際にシリコン酸化膜２３Ａを同時に除去することができ、ポリシリコン膜２３を除去するための工程を省くことができる。
【００７７】
また、ポリシリコン膜２３は、シリコン酸化膜２３Ａに変化するときに体積が増える。このため、シリコン酸化膜２３Ａ上の凹凸が顕著となって、その表面積がより大きくなる。したがって、キャパシタの電極面積が一層大きくなり、キャパシタンスが大きくなる。
【００７８】
さらに、厚い層間絶縁膜２１の下に、エッチングレートの異なる層間絶縁膜２０をエッチングストッパ層として薄く堆積しておくことにより、層間絶縁膜２１をエッチングして除去する際に、エッチングの深さを精度よく制御することが可能になる。また、コンタクトプラグ３の表面が、下部電極２４を形成する直前まで層間絶縁膜２０により覆われているので、層間絶縁膜２１を堆積する工程やポリシリコン膜２３を酸化する工程において、コンタクトプラグ３の表面が酸化されることがない。したがって、下部電極２４と半導体基板上の素子領域との電気的な接続状態を均一かつ良好に保つことが可能となる。
【００７９】
実施の形態５．
この発明の実施の形態５について、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ−ｌｉｎｅ） 構造を有するＤＲＡＭに対し、上述の実施の形態４にかかるキャパシタ構造を適用した場合を例として、メモリセルのＭＯＳトランジスタおよび周辺回路を含めた製造方法を説明する。
【００８０】
まず、例えば文献「Ａ Ｎｅｗ Ｐｌａｎａｒ Ｓｔａｃｋｅｄ Ｔｅｃｈｎｏｌｏｇｙ（ＰＳＴ） ｆｏｒ Ｓｃａｌｅｄ ａｎｄ Ｅｍｂｅｄｄｅｄ ＤＲＡＭｓ ： Ｓ．Ｐ．Ｓｉｍ ｅｔ ａｌ． １９９６ ＩＥＥＥ， ＩＥＤＭ ９６−５９７」に示された方法を用いて、図２５に示すように、半導体基板１上にＣＯＢ構造を形成する。ただし、図２５は、メモリセル部と周辺回路部の断面構造を表すが、説明の便宜上、断面位置から奥の構造の一部を併せて表している。
【００８１】
すなわち、図２５に示すように、半導体基板１上に、ＭＯＳトランジスタを形成する。メモリセル部では、複数のＭＯＳトランジスタが行列状に配列される。具体的には、半導体基板１上の素子領域以外の領域に、例えばシリコン酸化膜からなる素子分離領域３０を形成する。半導体基板１の素子領域には、ゲート酸化膜（符号なし）を介して、例えばポリシリコンとタングステンとの積層構造を有するゲート電極３１を形成し、このゲート電極３１に対して自己整合されたソース・ドレイン領域３２を形成する。このソース・ドレイン領域３２に電気的に接続されるように、第１のコンタクトプラグ３９が形成される。ゲート電極３０は、例えばシリコン窒化膜からなる絶縁膜３３で覆われる。行方向（図２５の紙面垂直方向）に並ぶ複数のＭＯＳトランジスタのゲート電極３１は、連続するようにパターニングされて、ワード線を構成する。
【００８２】
次に、半導体基板１上に形成された複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向（図２５の紙面左右方向）に連結するようにビット線を形成する。具体的には、絶縁膜３３と略同一面をなすように、例えばシリコン酸化膜からなる層間絶縁膜３４を形成した後、例えばシリコン酸化膜からなる層間絶縁膜３５を全面に形成する。この層間絶縁膜３５上には、例えばダマシーン法を用いて、例えば窒化チタンとタングステンとの積層構造を有する配線層３６（ビット線）が、埋め込まれるように形成される。配線層３６は、コンタクトプラグ３９を介して、トランジスタのソースまたはドレインの一方をなすソース・ドレイン領域３２に電気的に接続される。
【００８３】
一方、周辺回路部の層間絶縁膜３５上には、メモリセルアレイの配線層３６と同じ工程で、窒化チタンとタングステンとの積層構造を有する配線層３７を形成し、この配線層３７は周辺回路の素子領域に接続される。配線層３６，３７が形成された層間絶縁膜３５上には、例えばシリコン酸化膜からなる層間絶縁膜３８が形成される。
【００８４】
次に、層間絶縁膜３４、３５，３８等の複数の層間絶縁膜を貫通するように、キャパシタ接続用の例えばポリシリコンからなる第２のコンタクトプラグ４０を形成する。このコンタクトプラグ４０は、ビット線が接続されないコンタクトプラグ３９に接続される。
【００８５】
なお、図２５では、配線層３６が、コンタクトプラグ４０により分断されているように表されているが、コンタクトプラグ４０は、配線層３６に対して紙面手前側に形成されている。また、配線層３６からなるビット線は、コンタクトプラグ４０とは電気的に絶縁されて、紙面左右方向に連続するように配設されている。
【００８６】
次に、上述の実施の形態４にかかる図１７ないし図２７に示す各工程を経て、図２６に示すように、層間絶縁膜３８の上に、データ保持用の複数のスタックト・キャパシタＣを形成する。このキャパシタＣの下部電極２６はコンタクトプラグ４０を介して、半導体基板１上に形成されたＭＯＳランジスタのソース・ドレイン領域３２（ビット線が接続されないノード）に電気的に接続される。上部電極をなす導電膜２７は、例えばフォトソリグラフィー法とエッチング法によりパターニングされる。
【００８７】
なお、上述の実施の形態４では、層間絶縁膜２０を除去したが、この実施の形態５では、これを残すことにより工程数を減らしている。
次に、図２７に示すように、キャパシタＣが形成された層間絶縁膜２０の上に、例えばシリコン酸化膜からなる層間絶縁膜４１を堆積する。続いて、図２８に示すように、例えばリフロー法とＣＭＰ法により、層間絶縁膜４１を平坦化する。続いて、通常のリソグラフィー法とエッチング法を用いて周辺回路部の配線層３７の上部に接続孔を開孔し、例えば窒化チタンとタングステンとの積層膜から成る導電膜を堆積して、第３のコンタクトプラグ４２を形成する。
【００８８】
次に、図２９に示すように、コンタクトプラグ４２が形成された層間絶縁膜４１の上に、例えばアルミニウム（Ａｌ）等の導電膜を堆積し、例えばソリグラフィー法とエッチング法によりパターニングして金属配線層４３を形成する。この後、パッシベーション工程などを経て、ＤＲＡＭが完成する。
【００８９】
この実施の形態５によれば、以下の効果を得ることができる。すなわち、薄いシリコン窒化膜２０により、コンタクトプラグ４０表面の酸化が防止され、キャパシタの下部電極と素子領域との電気的な接続状態を良好に保つことができる。したがって、高速で安定したＤＲＡＭ動作を実現できる。
【００９０】
また、キャパシタの電極材料として、例えばルテニウムやプラチナを使用することにより、キャパシタの誘電体膜として、ＢＳＴＯなどの金属酸化膜（高誘電体膜）を用いることができる。しかも、キャパシタの電極表面に凹凸を形成することにより、キャパシタの電極面積を改善することができる。したがって、キャパシタンスを増大させることができる。
【００９１】
また、キャパシタンスが増大することにより、クラウン型のキャパシタの高さを低く抑えることができ、図２７に示す層間絶縁膜４１を容易に平坦化することができる。したがって、この後のフォトソリグラフィー工程が容易になり、コンタクトプラグ４２や金属配線層４３をより高密度に配置することが可能になる。さらに、キャパシタの蓄積電荷量を減少させずにＤＲＡＭのセル面積を縮小することができ、さらなる高密度化と、ＤＲＡＭ動作の高速化を実現できる。
【００９２】
なお、この実施の形態５では、上述の実施の形態４にかかるキャパシタ構造をＤＲＡＭに適用した場合を例としたが、前述の実施の形態１ないし４にかかるキャパシタ構造をＤＲＡＭに適用してもよい。また、この発明にかかるキャパシタ構造が適用されるＤＲＡＭは、ＣＯＢ構造を有するものに限られることなく、スタックト・キャパシタ構造を有するものであればよい。
【００９３】
実施の形態６．
この発明の実施の形態６について、内堀型と呼ばれるスタックト・キャパシタ構造を有する半導体記憶装置を例として説明する。
【００９４】
この実施の形態６にかかるキャパシタは、凹凸状に加工されたポリシリコンの表面にルテニウムなどの金属膜をメッキしてなる下部電極を有し、この下部電極上に誘電体膜を介して上部電極が形成された構造を有する。
【００９５】
以下、この実施の形態６にかかる半導体記憶装置の製造方法について、キャパシタ構造に着目して説明する。まず、図３０に示すように、半導体基板（図示なし）上に、例えばシリコン酸化膜からなる層間絶縁膜２を形成した後、この層間絶縁膜２を開孔して、半導体基板上にあらかじめ形成された素子領域（図示なし）に接続されるコンタクトプラグ３を形成しておく。
【００９６】
続いて、層間絶縁膜２上に層間絶縁膜１０を積層し、コンタクトプラグ３上に位置するように、層間絶縁膜１０に開孔部５０を形成する。続いて、開孔部５０の内壁面にポリシリコン膜５１を形成した後、真空中（例えば１０の−７乗［Ｔｏｒｒ］の減圧下）でアニールして、表面が凹凸状に加工されたポリシシコン膜５１（ＨＳＧ−Ｐｏｌｙ）を得る。このポリシリコン膜５１は、キャパシタの下部電極の一部となり、コンタクトプラグ３を介して半導体基板上の素子領域に接続される。
【００９７】
次に、図３１に示すように、例えば無電解メッキ法を用いて、ポリシリコン膜５１の表面に、ルテニウム（Ｒｕ）やプラチナ（Ｐｔ）などの金属膜５２（第１の導電膜）をメッキする。ルテニウムをメッキする場合、還元剤として、例えばＮａＢＨ４を用いる。また、プラチナをメッキする場合には、還元剤として、例えばＮＨ２やＮａＢＨ４を用いる。無電解メッキ法に限らず、電気メッキ法に分類される電析法を用いて、ＲｕＯ２等の金属酸化膜をメッキすることにより導電膜５３を形成してもよい。以上により、凹凸状に加工されたポリシリコン膜５１の表面に、このポリシリコン膜の凹凸を反映した凹凸面を持つ金属膜５２が形成された下部電極を得る。
【００９８】
次に、図３２に示すように、金属膜５２を覆うように、例えばペロブスカイト金属酸化物である（Ｂａ，Ｓｒ）ＴｉＯ３を堆積して、高誘電体膜５３（誘電体膜）を形成する。続いて、図３３に示すように、高誘電体膜５３を介して金属膜５２を覆うように、例えばルテニウムやプラチナなどの金属膜（第２の導電膜）を堆積して上部電極５４を形成する。以上により、金属膜５２がメッキされたポリシリコン５１を下部電極とし、この下部電極表面に高誘電体膜５３を介して上部電極５４が形成された内堀型のスタックト・キャパシタ構造を得る。
【００９９】
この実施の形態６によれば、下部電極を構成するポリシリコン５１の表面は、ルテニウムやプラチナなどの金属膜５２でメッキされる。そして、キャパシタの誘電体膜として金属酸化物を用いた場合、その表面に導電性を有する酸化物が形成される。このため、キャパシタの電極と誘電体膜（金属酸化物）との接触部に酸化物が生成されても、この酸化物に起因してキャパシタンスが低下することはない。
【０１００】
なお、この実施の形態６では、凹状に形成されたポリシリコン５１の内壁面にキャパシタを形成するものとしたが、前述の図４０に示すように、ポリシリコンの外壁面にキャパシタを形成するように構成してもよく、下部電極となるポリシリコンの形状はどのようであってもよい。
【０１０１】
実施の形態７．
上述の実施の形態６では、ポリシリコン５１の表面に、金属膜（導電膜）５２を直接メッキしたが、この実施の形態７では、ポリシリコン５１の表面を凹凸状に加工する工程と金属膜５２を形成する工程との間に反応バリアー層を形成する工程を追加し、ポリシリコン５１と金属膜５２との間のシリサイド反応を抑制する。
【０１０２】
以下、この実施の形態７にかかる半導体記憶装置の製造方法について、キャパシタ構造に着目して説明する。
上述の実施の形態６と同様の工程を経て、半導体基板上に、層間絶縁膜２、コンタクトプラグ３、層間絶縁膜１０、ポリシリコン５１を順次形成する。
【０１０３】
次に、図３４に示すように、例えばＲＴＮやプラズマ窒化等の方法を用いて、ポリシリコン５１ の表面に、例えば極薄のＳｉＮ膜からなる反応バリアー層５５を形成する。この後、上述の実施の形態６と同様に、金属膜５２をメッキし、高誘電体膜５３、上部電極５４を順次形成する。
【０１０４】
反応バリアー層５５は、ポリシリコン５１と金属膜５２との間のシリサイド反応を抑制するように作用する。反応バリアー層５５として使用されるＳｉＮ膜自体は絶縁体であるが、極めて薄く形成されるために、わずかの電界でトンネル電流が流れる。このため、電気メッキ法を用いて、反応バリアー層５５上に金属膜５２をメッキすることが可能となる。また、金属膜５２と高誘電膜５３と金属膜５４とからなる正規のキャパシタに対して、ポリシリコン５１と反応バリアー層５５と金属膜５２とからなる寄生キャパシタが直列に接続されるが、反応バリアー層５５が極めて薄いため、事実上、この寄生キャパシタが顕在化してキャパシタンスの低下を招くことはない。
【０１０５】
反応バリアー層５５の他の形成方法として、例えばＣＶＤ法によりポリシリコン５０の上にＴｉを堆積して窒化してもよく、また、例えばＣＶＤ法によりＴｉＮまたはＴｉ／ＴｉＮの積層膜を形成してもよい。ただし、この場合、例えばＣＭＰ法により、ポリシリコン５１（ＨＳＧ−Ｐｏｌｙ）以外の部分に形成された反応バリアー層を除去する必要がある。
【０１０６】
実施の形態８．
実施の形態８にかかる半導体記憶装置について、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ−ｌｉｎｅ） 構造を有するＤＲＡＭに対し、上述の実施の形態６にかかるスタックト・キャパシタ構造を適用した場合を例として、その製造方法を説明する。
【０１０７】
まず、図３５（トランジスタとキャパシタとの接続位置での断面図）に示すように、半導体基板６０上に、ゲート電極６２とソース・ドレイン６３とを有するトランジスタを形成する。具体的には、半導体基板６０上にＳＴＩ素子分離膜６１を形成し、ゲート酸化膜を介してワード線となるゲート電極６２を形成する。続いて、このゲート電極６２に対して自己整合されたソース・ドレイン領域６３を形成した後、絶縁膜６４でゲート電極６２を覆い、例えば文献「Ａ Ｆｕｌｌｙ Ｐｒｉｎｔａｂｌｅ Ｓｅｌｆ−ａｌｉｇｎｅｄ ａｎｄ Ｐｌａｎｅｒｉｚｅｄ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ ＤＲＡＭ Ｃｅｌｌ Ｔｅｃｎｏｌｏｇｙ ｆｏｒ １Ｇｂｉｔ ＤＲＡＭ ａｎｄ Ｂｅｙｏｎｄ， ９７ ＶＬＳＩ Ｓｙｍｐ． Ｔｅｃｈ．， ｐｐ．１７−１８， １９９７， Ｙ．Ｋｏｈｙａｍａ ｅｔ ａｌ．」に開示された技術（Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｐｏｌｙ Ｐｌｕｇ技術）を用いて、トランジスタのソース・ドレイン領域６３と接続されるポリプラグ６５を形成する。
【０１０８】
次に、トランジスタが形成された半導体基板上に、層間絶縁膜を介してビット線となる配線層を形成する。具体的には、図３６（トランジスタとビット線との接続位置での断面図）に示すように、トランジスタやポリプラグ６５が形成された半導体基板上に、層間絶縁膜６６を形成する。続いて、ポリプラグ６５上に位置するように、ビット線用コンタクト孔６７を開孔し、例えばダマシーン（Ｄａｍａｓｃｅｎｅ ）法を用いて、例えば窒化チタンとタングステンとの積層構造を有するビット線６８を形成する。このビット線６８は、ポリプラグ６５を介して、半導体基板上に形成されたトランジスタのソース・ドレイン領域に接続される。続いて、ビット線６８が形成された層間絶縁膜６６上に、キャップＳｉＮ膜６９を形成する。
【０１０９】
次に、図３７（トランジスタとキャパシタとの接続位置での断面図）に示すように、キャップＳｉＮ膜６９や層間絶縁膜６６を貫通して、ソース・ドレイン領域６３に接続されたコンタクトプラグ７０を形成する。このコンタクトプラグ７０は、例えば上述の文献に記載された「Ｃｒｏｓｓ Ｐｏｉｎｔ Ｃｏｎｔａｃｔ 技術」を用いて形成される。
【０１１０】
次に、前述の実施の形態６にかかる図３０ないし図３３に示す各工程を経て、図３８に示すように、層間絶縁膜６６上に、表面が金属膜５２でメッキされたポリシリコン５１（下部電極）と、高誘電体膜５３と、金属膜５４（上部電極）とからなるスタックト・キャパシタＣｍを形成する。この後、金属配線層などの工程を経て、ＤＲＡＭが完成する。
【０１１１】
なお、上述の各実施の形態では、キャパシタの誘電体膜として、ＢＳＴＯを例として挙げたが、この他の膜を用いることもできる。また、キャパシタの電極材料として、ルテニウムとプラチナを例として挙げたが、他の導電膜であってもよい。また、この発明は、データ保持用のキャパシタに限らず、例えば信号遅延用やチャージポンプ用などの他の用途のキャパシタにも適用することができる。
【０１１２】
【発明の効果】
以上説明したように、この発明によれば、キャパシタの電極が凹凸状に加工されているので、キャパシタの電極面積を増大することができる。また、外面の凸部と内面の凹部とが対応するように、キャパシタの下部電極の内外面を凹凸状に形成することが可能になり、従来の粗面化技術に比べて、下部電極となる導電体の膜厚を薄くすることが可能になる。これにより、メモリセルの面積を縮小して集積度を向上させることができる。
【０１１３】
また、シリコン半導体膜の表面に形成した凹凸をあたかも“鋳型”のように用いて、キャパシタ下部電極となる導電膜を形成することにより、従来技術では困難であった金属電極の粗面化が可能になる。これにより、キャパシタの誘電体膜として、例えばＢＳＴＯなどの金属酸化物や他の高誘電体膜・強誘電体膜を使用することができる。
【０１１４】
さらに、従来より一般的な手法であるメッキ法を利用してキャパシタ電極を形成することも可能となり、製造工程を簡略化することができる。
したがって、この発明によれば、限られたセル面積でデータ保持用のキャパシタンスを改善することができ、より高密度化された半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】実施の形態１のコンタクトプラグを形成する工程を説明するための図である。
【図２】実施の形態１のポリシリコンに開孔部を形成する工程を説明するための図である。
【図３】実施の形態１のポリシリコン表面を凹凸状に加工する工程を説明するための図である。
【図４】実施の形態１の下部電極となる導電膜を形成する工程を説明するための図である。
【図５】実施の形態１のポリシリコンを除去する工程を説明するための図である。
【図６】実施の形態１の下部電極に誘電体膜を介して上部電極を形成する工程を説明するための図である。
【図７】下部電極の参考例を示す図である。
【図８】参考例の下部電極と比較説明するための実施の形態１の下部電極を示す図である。
【図９】実施の形態２の層間絶縁膜に開孔部を形成する工程を説明するための図である。
【図１０】実施の形態２のポリシリコン膜を形成する工程を説明するための図である。
【図１１】実施の形態２のポリシリコン膜を凹凸状に加工する工程を説明するための図である。
【図１２】実施の形態２のポリシリコン膜上に下部電極を形成する工程を説明するための図である。
【図１３】実施の形態２の下部電極に誘電体膜を介して上部電極を形成する工程を説明するための図である。
【図１４】実施の形態３の反応バリアー層を形成する工程を説明するための図である。
【図１５】実施の形態３の反応バリアー層上に下部電極を形成する工程を説明するための図である。
【図１６】実施の形態３の下部電極に誘電体膜を介して上部電極を形成する工程を説明するための図である。
【図１７】実施の形態４の層間絶縁膜を形成する工程を説明するための図である。
【図１８】実施の形態４の層間絶縁膜に開孔部を形成する工程を説明するための図である。
【図１９】実施の形態４の開孔部内壁面にポリシリコン膜を形成する工程を説明するための図である。
【図２０】実施の形態４のポリシリコン膜を凹凸状に加工する工程を説明するための図である。
【図２１】実施の形態４のポリシリコン膜をシリコン酸化膜に変化させる工程を説明するための図である。
【図２２】実施の形態４のシリコン酸化膜上に下部電極を形成する工程を説明するための図である。
【図２３】実施の形態４の層間絶縁膜等を除去する工程を説明するための図である。
【図２４】実施の形態４の下部電極に誘電体膜を介して上部電極を形成する工程を説明するための図である。
【図２５】実施の形態５のキャパシタ形成前のＤＲＡＭの製造工程を説明するための図である。
【図２６】実施の形態５のキャパシタの製造工程を説明するための図である。
【図２７】実施の形態５のキャパシタ形成後のＤＲＡＭの製造工程（層間絶縁膜）を説明するための図である。
【図２８】実施の形態５のキャパシタ形成後のＤＲＡＭの製造工程（コンタクトプラグ）を説明するための図である。
【図２９】実施の形態５のキャパシタ形成後のＤＲＡＭの製造工程（金属配線層）を説明するための図である。
【図３０】実施の形態６の下部電極をなすポリシリコン膜を形成するまでの工程を説明するための図である。
【図３１】実施の形態６の下部電極をなす導電膜を形成する工程を説明するための図である。
【図３２】実施の形態６の下部電極をなす導電膜上に誘電体膜を形成する工程を説明するための図である。
【図３３】実施の形態６の下部電極に誘電体膜を介して上部電極を形成する工程を説明するための図である。
【図３４】実施の形態７の反応バリアー層を有するキャパシタ構造を示す図である。
【図３５】実施の形態８のＤＲＡＭの製造工程（ＭＯＳトランジスタ）を説明するための図である。
【図３６】実施の形態８のＤＲＡＭの製造工程（ビット線）を説明するための図である。
【図３７】実施の形態８のＤＲＡＭの製造工程（コンタクトプラグ）を説明するための図である。
【図３８】実施の形態８のＤＲＡＭの製造工程（キャパシタ）を説明するための図である。
【図３９】ＨＳＧ技術を用いて従来の半導体記憶装置が備えるキャパシタの下部電極を形成する工程（粗面化前）を説明するための図である。
【図４０】ＨＳＧ技術を用いて従来の半導体記憶装置が備えるキャパシタの下部電極を形成する工程（粗面化後）を説明するための図である。
【符号の説明】
１，６０…半導体基板、２…層間絶縁膜、３…コンタクトプラグ、４…ポリシリコン、５，１１，２２，５０…開孔部、６…酸化膜、７，２４…下部電極、８，１４，２６，５３…誘電体膜（高誘電体膜）、９，１５，２７，５４…上部電極、１０…絶縁膜、１２，２３，５１…ポリシリコン膜、１３，５２…金属膜（導電膜）、１７，５５…反応バリアー層、２０，２１…層間絶縁膜、２３Ａ…シリコン酸化膜。
【発明の属する技術分野】
この発明は、スタックト・キャパシタ構造を有する高密度な半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
データを保持するためのキャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ） の分野では、微細化に伴うセル面積の減少に対して、データの蓄積電荷量を確保するための種々の技術が開発されてきた。そのひとつとして、例えば文献「Ａｎ Ａｄｖａｎｃｅｄ Ｆａｂｒｉｃａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ（ＨＳＧ） Ｐｏｌｙ−Ｓｉ ｆｏｒ Ｈｉｇｈ Ｃａｐａｃｉｔａｎｃｅ Ｓｔｒａｇｅ Ｅｌｅｃｔｒｏｄｅｓ， Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９１ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＳＳＤＭ， ｐｐ．４７８−４８０， １９９１， Ｈ．Ｗａｔａｎａｂｅ ｅｔ ａｌ」に開示されているように、キャパシタの電極となるポリシリコンを真空中でアニールすることにより、その表面に微少な半球状の突起（Ｈｅｍｉｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ ）を形成するいわゆる粗面化技術（以下、「ＨＳＧ技術」と記す）がある。また、このＨＳＧ技術をＤＲＡＭに応用した例が、例えば文献「Ａ Ｃａｐａｃｉｔｏｒ−Ｏｖｅｒ−Ｂｉｔｌｉｎｅ（ＣＯＢ） Ｃｅｌｌ ｗｉｔｈ Ａ Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉｎ Ｓｔｒａｇｅ Ｎｏｄｅ ｆｏｒ ６４Ｍｂ ＤＲＡＭｓ， ＩＥＤＭ９０ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ．６５５−６５８， １９９０ 」や、「Ｍｅｔｈｏｄ ｏｆ Ｆｏｒｍｉｎｇ Ａ Ｃａｐａｃｉｔｏｒ， ＵＳＰ５，４４４，０１３ 」等に開示されている。
【０００３】
ＨＳＧ技術によれば、キャパシタの電極となるポリシリコンの表面積が増える結果、データを記憶する上で必要とされるキャパシタンスが増大し、蓄積電荷量を確保することができる。キャパシタの誘電体膜としてシリコン窒化膜を用いる場合、通常、ポリシリコンが電極材料として用いられる。ＨＳＧ技術は、ポリシリコンを電極材料とする場合に、キャパシタの電極面積を大きくするための技術として有用である。
【０００４】
ここで、ＨＧＳ技術を用いて、キャパシタの下部電極（ストレージ電極）を構成するポリシリコンの表面を凹凸状に加工する工程の一例を簡単に説明する。図３９に示すように、半導体基板（図示なし）上に層間絶縁膜２を形成した後、半導体基板上の素子領域に接続されるコンタクトプラグ３を形成しておく。続いて、例えば減圧ＣＶＤ法によりポリシリコンを５５０℃にて堆積した後、通常のリソグラフィ法およびＲＩＥ法によりパターニングして、キャパシタの下部電極となるポリシリコン６０１を形成する。続いて、図４０に示すように、希釈ＨＦ溶液で自然酸化膜を除去した後、真空中でアニールを施すと、表面が凹凸状に加工されたポリシリコン６０２を得る。これにより、キャパシタの電極面積が増大し、キャパシタンスが改善される。
【０００５】
一方、キャパシタンスを改善してデータの蓄積電荷量を確保するための他の技術として、例えば文献「Ｇｉｇａ−ｂｉｔ Ｓｃａｌｅ ＤＲＡＭ Ｃｅｌｌ ｗｉｔｈ Ｎｅｗ Ｓｉｍｐｌｅ Ｒｕ／（Ｂａ，Ｓｒ）ＴｉＯ３／Ｒｕ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒｓ Ｕｓｉｎｇ Ｘ−ｒａｙ Ｌｉｔｈｏｇｒａｐｈｙ， ＩＥＤＭ９５ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ．９０３−９０６， １９９５」に開示されているように、キャパシタの誘電体膜として、高い誘電率を有する（Ｂａ，Ｓｒ）ＴｉＯ３（以下、「ＢＳＴＯ」と記す）等の高誘電体膜を利用する技術も開発されている。今後、さらに微細化が進むと、キャパシタの電極面積と誘電体膜の誘電率の双方を改善する必要が生じ、表面が凹凸状の電極と高誘電体膜とを組み合わせてキャパシタを形成する必要が生じるようになる。
【０００６】
【発明が解決しようとする課題】
ところで、ＢＳＴＯ等の高誘電体膜は金属酸化膜であり、堆積中に活性な酸素を雰囲気中に含む。このため、例えばキャパシタの電極にポリシリコンを用い、誘電体膜としてＢＳＴＯを用いた場合、ＢＳＴＯの堆積中にポリシリコン表面が酸化されて低誘電率のＳｉＯ２膜等が形成される結果、キャパシタンスが低下する。したがって、ＢＳＴＯ等の金属酸化物をキャパシタの誘電体膜として使用する場合、プラチナ（Ｐｔ）やルテニウム（Ｒｕ）などの金属を電極材料として用いる必要がある。
【０００７】
しかし、上述のＨＳＧ技術によれば、ポリシリコン表面に凹凸を形成することはできても、金属表面に凹凸を直接形成することはできない。このため、プラチナやルテニウムなどの金属をキャパシタの電極材料として用いる場合、電極面積を改善することが困難となる。
【０００８】
この発明は、前記事情に鑑みてなされたものであり、キャパシタの電極となる金属の表面に凹凸を形成して、キャパシタの電極面積を増大することのできるキャパシタ構造を有する半導体記憶装置およびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の半導体記憶装置は、データ保持用のキャパシタを有する半導体記憶装置において、前記キャパシタが、上端が開放した筒型に加工され、その表面が凹凸状に加工された下部電極と、この下部電極の内外面を覆うように設けられた誘電体膜と、この誘電体膜上であって前記下部電極の内外面に対向するように設けられた上部電極と、を有することを特徴とする。
【００１０】
この半導体記憶装置によれば、下部電極が、互いに表裏関係にある一方の面の形状が他方の面の形状に沿うように凹凸状に加工されている。換言すれば、互いに表裏関係にある一面の凹部の裏側に他面の凸部が位置するように凹凸を有する。このため、キャパシタンスの下部電極と上部電極の表面積が増加し、これら下部電極と上部電極との対向面積が改善される。しかも、下部電極の両面にキャパシタが形成される。したがって、データを保持するためのキャパシタンスを改善することができ、セル面積を縮小することができる。
【００１１】
また、この発明の半導体記憶装置は、データ保持用のキャパシタを有する半導体記憶装置において、前記キャパシタは、凹凸形状に加工されたシリコン半導体膜の表面に金属膜を形成する工程により形成され前記シリコン半導体膜と同様の凹凸形状を有する下部電極と、この下部電極の表面を覆うように設けられた金属酸化物膜からなる誘電体膜と、この誘電体膜上であって前記下部電極に対向するように設けられた金属膜である上部電極と、を有することを特徴とする。
【００１２】
この半導体記憶装置によれば、下部電極が、その表面に凹凸を有するので、キャパシタの電極面積が大きくなる。したがって、そのキャパシタンスを改善することができ、セル面積を縮小することができる。
【００１３】
また、この発明の半導体記憶装置は、データ保持用のキャパシタを有する半導体記憶装置において、半導体基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースまたはドレインの一方に接続されたキャパシタと、を有し、前記キャパシタが、上端が開放した筒型に加工され、その表面が凹凸状に加工された下部電極と、この下部電極の内外面を覆うように設けられた誘電体膜と、この誘電体膜上であって前記下部電極の内外面に対向するように設けられた上部電極と、を有することを特徴とする。
【００１４】
また、この発明の半導体記憶装置は、データ保持用のキャパシタを有する半導体記憶装置において、半導体基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースまたはドレインの一方に接続されたキャパシタと、を有し、上記キャパシタが、上端が開放した筒型に加工され、内面が凹凸状に加工されたシリコン半導体膜と、このシリコン半導体膜の内面にその凹凸を表面に反映させて形成されて、前記シリコン半導体膜と共に下部電極として用いられる金属膜と、この金属膜の表面を覆うように設けられた金属酸化物膜からなる誘電体膜と、この誘電体膜上であって前記下部電極に対向するように設けられた金属膜である上部電極と、を有することを特徴とする。前記金属膜は、例えば、凹凸状に加工された前記シリコン半導体膜の表面にメッキにより形成される。
【００１５】
この半導体記憶装置によれば、下部電極と上部電極との対向面は、一方の面の形状が他方の面の形状に沿うように凹凸状に形成されている。このため、キャパシタの電極面積が大きくなり、そのキャパシタンスが改善される。したがって、セル面積を縮小することが可能となり、高密度に集積されたＤＲＡＭを得ることができる。
【００１６】
また、この発明の半導体記憶装置は、半導体基板上に、データ保持用のキャパシタが形成された半導体記憶装置において、前記キャパシタが、表面が金属でメッキされた下部電極と、この下部電極の表面を覆うように設けられた誘電体膜と、この誘電体膜上であって前記下部電極の内外面に対向するように設けられた上部電極と、を有することを特徴とする。この半導体記憶装置によれば、下部電極の表面がメッキされているので、この下部電極と誘電体膜との間の化学反応を抑制することが可能となり、この化学反応（例えば酸化反応）の生成物に起因したキャパシタンスの低下を防ぐことができる。
【００１７】
また、前記シリコン半導体膜と前記金属膜との間に、前記シリコン半導体膜と前記金属膜との間の化学反応（例えばシリサイド反応）を抑制するための反応バリアー層を設けてもよい。これにより、誘電体膜の品質を良好に維持することができ、高品質な半導体記憶装置を得ることができる。
【００１８】
次に、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程が、粗面化されたダミー膜を形成する工程と、前記ダミー膜の凹凸を表面に反映させるように金属膜である導電膜を堆積し、下部電極を形成する工程と、前記ダミー膜を除去する工程と、前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。前記ダミー膜は、例えばシリコン半導体膜からなる。
【００１９】
すなわち、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程は、シリコン半導体膜を堆積し、前記シリコン半導体膜に開孔部を形成する工程と、前記シリコン半導体膜の表面を凹凸状に加工した後、前記シリコン半導体膜の表面に絶縁膜を形成する工程と、酸化された前記シリコン半導体膜の表面と前記開孔部の底面とを覆うように前記シリコン半導体膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成し、前記シリコン半導体膜上部の前記第１の導電膜を除去して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記シリコン半導体膜の酸化部分および未酸化部分を除去する工程と、前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有する。
【００２０】
この半導体記憶装置の製造方法によれば、シリコン半導体膜の開孔部表面に凹凸を形成し、このシリコン半導体膜を鋳型として下部電極を形成するようにしたので、粗面化が困難な金属からなる下部電極の表面に凹凸を形成することが可能となる。また、この下部電極の表面は、外面の凹部および凸部に対応して内面に凸部および凹部が形成されるように凹凸状に加工され、キャパシタの電極面積が増大する。また、キャパシタの誘電体膜として金属酸化物を用いることが可能となる。したがって、データ保持用のキャパシタンスを大きくすることができ、セル面積が縮小されて高密度に集積された半導体記憶装置を得ることができる。
【００２１】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程が、第１および第２の絶縁層を順次積層し、前記第２の絶縁層に開孔部を形成する工程と、前記第２の絶縁層に形成された開孔部の側壁面にシリコン半導体膜を形成する工程と、前記シリコン半導体膜の表面を凹凸状に加工する工程と、前記シリコン半導体膜を酸化してシリコン酸化膜に変化させる工程と、前記開孔部の底面の前記第１の絶縁層を除去した後、前記シリコン酸化膜の表面と前記開口部の底面を覆うように前記シリコン酸化膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記第１および第２の絶縁層ならびに前記シリコン酸化膜を除去する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。
【００２２】
この半導体記憶装置の製造方法によれば、互いに表裏関係にある一方の面の形状が他方の面の形状に沿うように、下部電極の表面が凹凸状に加工される。このため、キャパシタンスの電極面積が大きくなり、キャパシタンスが改善される。したがって、セル面積が縮小されて高密度に集積された半導体記憶装置を得ることができる。また、第２の絶縁層と共にシリコン酸化膜が除去され、工程数を減らすことができる。さらに、第１の絶縁層と第２の絶縁層とのエッチングレートの違いにより、第２の絶縁層を除去する際のエッチングの深さを精度よく制御することができる。
【００２３】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程が、粗面化された第１の導電膜を形成する工程と、前記第１の導電膜の凹凸を表面に反映させるように金属膜である第２の導電膜を堆積し、下部電極を形成する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。前記第１の導電膜は、例えばシリコン半導体膜からなる。
【００２４】
すなわち、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程は、絶縁層を堆積し、前記絶縁層に開孔部を形成する工程と、前記絶縁層の表面と前記開孔部の底面を覆うように、表面が凹凸状に加工されたシリコン半導体膜を形成する工程と、前記シリコン半導体膜の表面に、前記シリコン半導体膜の凹凸をその表面に反映させた金属膜である第１の導電膜を形成した後、前記絶縁層上部の前記第１の導電膜と前記シリコン半導体膜とを除去し、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有する。
【００２５】
この半導体記憶装置の製造方法によれば、凹凸状に加工されたシリコン半導体膜の表面に第１の導電膜を形成してなる下部電極を得ることができる。これにより、キャパシタの電極面積が大きくなり、キャパシタンスが改善される。また、キャパシタが絶縁層に埋め込まれるように形成されるので、キャパシタ形成後の平坦化が容易になり、その後の工程での微細化が容易になる。したがって、セル面積が縮小されて高密度に集積された半導体記憶装置を得ることができる。
【００２６】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、を有し、前記複数のキャパシタの製造工程が、粗面化されたダミー膜を形成する工程と、前記ダミー膜の凹凸を表面に反映させるように金属膜である導電膜を堆積し、下部電極を形成する工程と、前記ダミー膜を除去する工程と、前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。前記ダミー膜は、例えばシリコン半導体膜からなる。
【００２７】
すなわち、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、を有し、前記複数のキャパシタの製造工程が、層間絶縁膜上にシリコン半導体膜を堆積し、前記コンタクトプラグ上に位置させて前記シリコン半導体膜に開孔部を形成する工程と、前記シリコン半導体膜の表面を凹凸状に加工した後、前記シリコン半導体膜の表面に絶縁膜を形成する工程と、前記シリコン半導体膜の表面と前記開孔部の底面とを覆うように前記シリコン半導体膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成し、前記シリコン半導体膜上部の前記第１の導電膜を除去して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記シリコン半導体膜および絶縁膜を除去する工程と、前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有する。
【００２８】
この半導体記憶装置の製造方法によれば、互いに表裏関係にある一方の面の形状が他方の面の形状に沿うように下部電極の表面が凹凸状に加工されたキャパシタを得ることができ、高密度に集積されたＤＲＡＭを得ることができる。
【００２９】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、を有し、前記複数のキャパシタの製造工程が、第１および第２の絶縁層を順次積層し、前記第２の絶縁層に開孔部を形成する工程と、前記第２の絶縁層に形成された開孔部の側壁面にシリコン半導体膜を形成する工程と、前記シリコン半導体膜の表面を凹凸状に加工する工程と、前記シリコン半導体膜を酸化してシリコン酸化膜に変化させる工程と、前記開孔部の底面の前記第１の絶縁層を除去した後、前記シリコン酸化膜の表面と前記開口部の底面を覆うように前記シリコン酸化膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記第１および第２の絶縁層ならびに前記シリコン酸化膜を除去する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。
【００３０】
この半導体記憶装置の製造方法によれば、互いに表裏関係にある一方の面の形状が他方の面の形状に沿うように、下部電極の表面が凹凸状に加工されたキャパシタが得られ、高密度に集積されたＤＲＡＭを得ることができる。
【００３１】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、を有し、前記複数のキャパシタの製造工程が、粗面化された第１の導電膜を形成する工程と、前記第１の導電膜の凹凸を表面に反映させるように金属膜である第２の導電膜を堆積し、下部電極を形成する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。前記第１の導電膜は、例えばシリコン半導体膜からなる。
【００３２】
すなわち、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、を有し、前記複数のキャパシタの製造工程が、絶縁層を堆積し、前記絶縁層に開孔部を形成する工程と、前記絶縁層の表面と前記開孔部の底面を覆うようにシリコン半導体膜を形成する工程と、前記シリコン半導体膜の表面を凹凸状に加工する工程と、前記シリコン半導体膜の表面に前記シリコン半導体膜の凹凸をその表面に反映させた金属膜である第１の導電膜を形成して、前記絶縁層上部の前記第１の導電膜と前記シリコン半導体膜とを除去し、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有する。
【００３３】
この半導体記憶装置の製造方法によれば、凹凸状に加工されたシリコン半導体膜の表面に第１の導電膜を形成してなる下部電極を有するキャパシタが得られ、高密度に集積されたＤＲＡＭを得ることができる。
【００３４】
また、この発明の半導体記憶装置の製造方法は、半導体基板上に、データ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程が、シリコン半導体膜を形成する工程と、前記シリコン半導体膜を覆うように金属をメッキし、下部電極を形成する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする。
【００３５】
すなわち、半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、前記キャパシタの製造工程は、下部電極となるシリコン半導体膜を形成し、その表面を凹凸状に加工した後、前記シリコン半導体膜の表面に第１の導電膜をメッキして下部電極を形成する工程と、前記第１の導電膜の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有する。
【００３６】
この半導体記憶装置の製造方法によれば、凹凸状に加工されたシリコン半導体膜の表面に第１の導電膜がメッキされた下部電極を得ることができる。これにより、キャパシタの電極面積を大きくすることができ、しかも、第１の導電膜によりシリコン半導体膜と誘電体膜との酸化反応を回避できる。したがって、データを保持するためのキャパシタンスを改善することができ、セル面積が縮小されて高密度に集積された半導体記憶装置を得ることができる。
【００３７】
また、前記シリコン半導体膜の表面を凹凸状に加工する工程と第１の導電膜を形成する工程との間に、前記シリコン半導体膜の表面に、前記シリコン半導体膜と前記第１の導電膜との化学反応を抑制するための反応バリアー層を形成する工程をさらに設けてもよい。これにより、誘電体膜の品質を良好に維持することができ、高品質な半導体記憶装置を得ることができる。前記第１の導電膜は、電気メッキ法または無電解メッキ法などにより形成される。また、前記誘電体膜として、例えば金属酸化物などの高誘電体材料を用いることが可能となる。これにより、キャパシタンスを一層改善でき、蓄積電荷量を改善できる。
【００３８】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
なお、各図において、共通する要素には同一符号を付し、重複する説明を適宜省略する。また、各図において、適宜、半導体基板を省略し、データ保持用のキャパシタに関連する部分を抽出して表示する。
【００３９】
実施の形態１．
実施の形態１について、クラウン型と呼ばれるスタックト・キャパシタ構造を有するＤＲＡＭを例として説明する。
【００４０】
この実施の形態１にかかる半導体記憶装置が有するデータ保持用のキャパシタＣは、図６に示すように、例えば半導体基板（図示なし）上に形成された層間絶縁膜２上に形成され、層間絶縁膜２にはコンタクトプラグ３が埋め込み形成されている。各キャパシタＣは、コンタクトプラグ３に底部が接続された上端開放の筒型（円筒型）の下部電極７と、この下部電極７の内外面に形成された高誘電体膜８と、この高誘電体膜８上であって下部電極７に対向するように設けられた上部電極９とからなる。
【００４１】
下部電極７は、内外面に凹凸を有し、かつほぼ均一な厚みを有する筒型に加工されており、コンタクトプラグ３を介して半導体基板上に形成されたセルトランジスタと接続される。高誘電体膜８は、ほぼ均一な厚みで下部電極７を覆うように設けられ、上部電極９は、この高誘電体膜８上であって下部電極７に対向するように設けられる。この上部電極９は、複数のキャパシタに共通のプレート電極とされ、所定のプレート電圧が印加される。下部電極７に対向する上部電極９の表面形状は、下部電極７の表面形状に沿うように形成され、下部電極７と上部電極９との対向距離がほぼ均一に保たれる。
【００４２】
以下、このクラウン型のキャパシタ構造に着目して、実施の形態１にかかる半導体記憶装置の製造方法を説明する。まず、図１に示すように、半導体基板（図示なし）上に、例えばシリコン酸化膜などの層間絶縁膜２を堆積した後、この層間絶縁膜２を開孔して、後述するキャパシタと半導体基板上のトランジスタ（図示なし）とを電気的に接続するためのコンタクトプラグ３を形成しておく。
【００４３】
次に、図２に示すように、層間絶縁膜２上に、例えば減圧ＣＶＤ法を用いて５５０℃にてダミー膜としてのポリシリコン４（シリコン半導体膜）を堆積した後、例えばフォトリソグラフィー技術とエッチング技術を用いて、コンタクトプラグ３上に位置するようにポリシリコン４に開孔部５を形成し、例えば希釈ＨＦ溶液を用いて自然酸化膜（図示なし）を除去する。
【００４４】
次に、図３に示すように、例えばＨＳＧ技術を用いて、真空中でポリシリコン４をアニールすることにより、このポリシリコン４の表面を凹凸状に加工する。続いて、酸素雰囲気中でアニールすることにより、ポリシリコン４の表面を酸化し、薄いシリコン酸化膜６を形成する。
【００４５】
次に、図４に示すように、シリコン酸化膜６が形成されたポリシリコン４と開口部５の底面とを覆うように、例えばＣＶＤ法を用いて下部電極７となる例えばルテニウム（Ｒｕ）等の金属膜（第１の導電膜）を堆積した後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ） 法を用いて、下部電極７と共にシリコン酸化膜６が形成されたポリシリコン４の上部を除去して平坦化する。これにより、下部電極７は、コンタクトプラグ３に底部が接続され、開孔部５に埋め込まれた状態で互いに分離される。
【００４６】
次に、図５に示すように、例えばＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法を用いて、ポリシリコン４（未酸化部分）を除去した後、シリコン酸化膜６（ポリシリコン４の酸化部分）を除去して、内外面を露出させたクラウン状の下部電極を得る。すなわち、この実施の形態では、図３および図４に示す凹凸加工面を持つポリシリコン４を鋳型として、内外面が凹凸加工された下部電極７を形成する。
【００４７】
次に、図６に示すように、例えばＢＳＴＯ等の金属酸化膜からなる高誘電体膜８（誘電体膜）を下部電極７の内外面に堆積する。この後、例えばＣＶＤ法を用いてルテニウム（Ｒｕ）等の金属膜（第２の導電膜）を堆積し、高誘電体膜８上であって下部電極７の内外面に対向するように上部電極９を形成する。
【００４８】
以上により、内外面が凹凸状に加工された円筒型の下部電極７を有し、これに高誘電体膜８を介して上部電極９を対向させたクラウン型のスタックト・キャパシタ構造を得る。
【００４９】
ところで、ルテニウムなどの金属は、比較的低温でポリシリコンと反応してシリサイドを形成し、誘電体膜の品質に影響を与えることが知られている。しかし、この実施の形態１によれば、ルテニウムなどを堆積して下部電極７を形成する際、ポリシリコン４の表面がシリコン酸化膜６で覆われているので、シリサイド反応が抑制される。したがって、高誘電体膜８の品質に及ぼす影響を排除することができ、高誘電体膜８の膜質の低下に起因したリーク電流などを抑えることができる。
【００５０】
また、この実施の形態１によれば、プラチナやルテニウム等の金属からなる下部電極７の内外両面に凹凸を形成する。したがって、下部電極７を有効に活用でき、キャパシタの電極面積を改善することができる。しかも、キャパシタの誘電体膜としてＢＳＴＯ等の高誘電体膜を用いることが可能となり、小さいセル面積で大きなキャパシタンスを得ることができる。
【００５１】
さらに、この実施の形態１によれば、下部電極７を形成する過程において、鋳型としてポリシリコン４を用いるため、ポリシリコン４を除去する際に、この下層をなす層間絶縁膜２（シリコン酸化膜等）に対して選択的にエッチングすることが容易となる。
【００５２】
さらにまた、図７に示す参考例のように、筒型のポリシリコンの表面を凹凸状に加工して下部電極７００を形成した場合、この下部電極７００の側壁部の内外面にそれぞれ独立に凹凸が形成される。このため、下部電極７００の厚み７０１が増し、下部電極７００の配置ピッチ７０２が大きくなり、集積度が低下する。
【００５３】
これに対して、この実施の形態１によれば、例えば図４に示すように、下部電極７の厚みは、下部電極７をなす金属膜の膜厚で定まる。このため、上述の図７に示す下部電極７００と同じ表面積を得ることを条件として比較すれば、図８に示すように、下部電極７の厚み７１および配置ピッチ７２を抑えることができる。したがって、キャパシタの誘電体膜としてＢＳＴＯなどの高誘電体膜を使用する場合に限らず、例えばシリコン窒化膜を使用する場合にも、セル面積を縮小することが可能となり、集積度を向上させることができる。
【００５４】
実施の形態２．
この発明の実施の形態２について、内堀型と呼ばれるスタックト・キャパシタ構造を有する半導体記憶装置を例として説明する。
【００５５】
この実施の形態２にかかるキャパシタは、図１３に示すように、半導体基板（図示なし）上に、コンタクトプラグ３が埋め込み形成された層間絶縁膜２を介して形成される。各キャパシタは、凹凸面を有するポリシリコン膜１２と、このポリシリコン膜１２の凹凸面に設けられた金属膜１３と、この金属膜１３の表面を覆うように設けられた誘電体膜１４と、この誘電体膜１４上であって金属膜１３に対向するように設けられた上部電極１５とからなる。
【００５６】
ポリシリコン膜１２は、コンタクトプラグ３に底部が接続されていて、上端開放の筒型の形態を有し、その内面が凹凸状に加工されている。金属膜１３は、ポリシリコン膜１２の内面（凹凸面）に設けられ、その表面にはポリシリコン膜１２の凹凸が反映されている。金属膜１３は、ポリシリコン１２と共に下部電極（符号なし）として用いられる。
【００５７】
以下、この内堀型のキャパシタ構造に着目して、実施の形態２にかかる半導体記憶装置の製造方法を説明する。上述の実施の形態１と同様にして、半導体基板上にシリコン酸化膜等の層間絶縁膜２を形成し、必要箇所にコンタクトプラグ３を埋め込み形成した後、図９に示すように、例えばシリコン酸化膜等の絶縁層１０を堆積し、例えばフォトソリグラフィー法とエッチング法を用いて、コンタクトプラグ３上に位置するように、絶縁層１０に開孔部１１を形成する。
【００５８】
次に、図１０に示すように、絶縁層１０と開孔部１１の底面を覆うようにポリシリコン膜１２を薄く堆積する。続いて、図１１に示すように、例えば真空中でアニールすることにより、ポリシリコン膜１２の表面を凹凸状に加工し、その表面に半球状の凹凸を形成する。
【００５９】
次に、図１２に示すように、ポリシリコン膜１２の表面に、例えばルテニウム等の金属膜１３（第１の導電膜）を形成した後、例えばＣＭＰ法を用いて、絶縁層１０上部の金属膜１３及びポリシリコン膜１２を除去して平坦化する。これにより、筒型をなして互いに分離された複数のポリシリコン膜１２と、ポリシリコン膜１２の凹凸を表面に反映させた金属膜１３とからなる下部電極を得る。続いて、図１３に示すように、例えばＢＳＴＯ等の高誘電体膜１４を堆積してキャパシタの誘電体膜１４を形成した後、例えばルテニウム等を順次堆積して上部電極１５を形成し、内堀型のスタックト・キャパシタ構造を得る。
【００６０】
この実施の形態２によれば、以下のような効果を得ることができる。
すなわち、上述の実施の形態１によれば、下部電極を形成する際の鋳型として使用されたポリシリコンは除去されるのに対し、この実施の形態２によれば、ポリシリコン膜１２は、金属膜１３と共に下部電極を構成する。このため、ポリシリコン膜１２を除去する工程を設ける必要がない。
【００６１】
また、上述の実施の形態１によれば、ポリシリコン４を厚く堆積する必要があるのに対し、この実施の形態２によれば、ポリシリコン膜１２は、半球状の凹凸を形成するのに必要な最小限の量を堆積すれば足り、厚く堆積する必要がない。
【００６２】
また、上述の実施の形態１によれば、ポリシリコン４と下部電極７とのシリサイド反応を回避するための酸化膜６を形成する工程を必要としたが、この実施の形態２によれば、シリサイド反応を回避するための工程が不要になる。すなわち、この実施の形態２にかかる内堀型のキャパシタでは、その構造上、ポリシリコン膜１２と金属膜１３の外面側との間でシリサイド反応が起こる。しかし、金属膜１３の内面側に高誘電体膜１４が形成されるため、この高誘電体膜１４の膜質にシリサイド反応の影響が及ばないようにすることも可能である。したがって、必ずしもシリサイド反応を回避する必要はなく、このシリサイド反応を回避するための酸化膜を形成する工程が不要となる。これにより、高温工程数を減らすことができ、良好な素子特性を保つことが容易になる。
【００６３】
さらに、この実施の形態２によれば、キャパシタ構造を内堀型とすることにより、キャパシタ形成後において、メモリーセル部と周辺回路部とを略同一面に仕上げることができ、平坦化が容易になる。これにより、以後のフォトソリグラフィー工程での微細化が容易になる。
【００６４】
実施の形態３．
この発明の実施の形態３について説明する。この実施の形態３では、上述の図１３に示す実施の形態２にかかるキャパシタ構造において、ポリシリコン膜１２と金属膜１３との間に、シリサイド反応を抑制するための反応バリアー層をさらに形成する。
【００６５】
以下、この内堀型のキャパシタ構造に着目して、実施の形態３にかかる半導体記憶装置の製造方法を説明する。上述の実施の形態２と同様にして、図１１の構造を形成した後、図１４に示すように、例えばＴｉＮや、ＴｉとＴｉＮとの積層膜（導電膜）等からなる反応バリアー層１７を堆積する。続いて、図１５に示すように、反応バリアー層１７の表面に、例えばルテニウム等の金属膜１３（第１の導電膜）を堆積した後、例えばＣＭＰ法を用いて層間絶縁膜１０上部の金属膜１３、反応バリアー層１７およびポリシリコン膜１２を除去して平坦化する。これにより、筒型をなして互いに分離された複数のポリシリコン膜１２と、反応バリアー層１７を介してポリシリコン膜１２の凹凸を表面に反映させた金属膜１３とからなる下部電極（符号なし）を得る。続いて、図１６に示すように、例えばＢＳＴＯを堆積して高誘電体膜１４を形成した後、例えばルテニウムを堆積して上部電極１５を形成し、内堀型のスタックト・キャパシタ構造を得る。
【００６６】
この実施の形態３によれば、以下のような効果を得ることができる。すなわち、ＴｉＮなどの反応バリアー層１７がバリアメタルとして作用し、下部電極をなす金属膜１３がポリシリコン膜１２と反応してシリサイド化することを防ぐことができる。これにより、さらに信頼性と歩留まりの高い半導体記憶装置を得ることができる。
【００６７】
また、ＴｉＮなどの反応バリアー層１７を設けることにより、ポリシリコン膜１２と金属膜１３との密着度を高めることができる。この実施の形態３のように、ＣＭＰ法を用いて絶縁層１０の上部を平坦化する場合、ポリシリコン膜１２と金属膜１３との密着度が低いと、この金属膜１３が剥がれて歩留まりを低下させるおそれがある。しかし、反応バリアー層１７により、ポリシリコン膜１２と金属膜１３との密着度が高まる結果、金属膜１３が剥がれにくくなる。したがって、より確実にしかも容易に下部電極を形成することができ、歩留まりの低下を防ぐことができる。
【００６８】
さらに、反応バリアー層１７を設けることにより、金属膜１３の堆積が容易になる。すなわち、金属膜１３の堆積方法として例えばＣＶＤ法を用いる場合、プロセス条件によっては、堆積速度や膜質が下地材料に依存する。これに対し、この実施の形態３によれば、反応バリアー層１７によって、下地のバラツキの影響が低減され、金属膜１３の膜質を最適化することができる。また、金属膜１３の堆積方法として例えばメッキ法を用いる場合、あらかじめ導電性を有する反応バリアー層１７でウェハ全面を覆うことにより、電界分布が改善され、より低欠陥密度で信頼性の高いキャパシタ電極を形成することが可能になる。
【００６９】
実施の形態４．
この発明の実施の形態４について、前述の実施の形態１と同様のクラウン型のキャパシタ構造を有する半導体記憶装置を例とし、その製造方法を説明する。まず、前述の実施の形態１と同様にして、半導体基板（図示なし）上にシリコン酸化膜等の層間絶縁膜２を形成し、必要箇所を開孔してコンタクトプラグ３を形成しておく。
【００７０】
次に、図１７に示すように、コンタクトプラグ３が形成された層間絶縁膜２上に、エッチングストッパ層として例えばシリコン窒化膜等の層間絶縁膜２０（第１の絶縁層）を薄く堆積した後、例えばシリコン酸化膜等の層間絶縁膜２１（第２の絶縁層）を堆積する。続いて、図１８に示すように、例えばフォトソリグラフィー法と異方性エッチング法を用いて、コンタクトプラグ３の上方に位置するように、層間絶縁膜２１にキャパシタを形成するための開孔部２２を形成する。
【００７１】
次に、図１９に示すように、層間絶縁膜２１に形成された開孔部２２の側壁面にポリシリコン膜２３を形成する。具体的には、ウェハ全面にポリシリコン膜を堆積した後、例えばＲＩＥ法を用いて、このポリシリコン膜２３を異方的にエッチングすることにより、開孔部２２の側壁面にのみポリシリコン膜２３を残す。
【００７２】
次に、図２０に示すように、例えば真空中でアニールすることにより、ポリシリコン膜２３の表面を凹凸状に加工し、このポリシリコン膜２３の表面に半球状の凹凸を形成する。続いて、酸素雰囲気中でアニールすることにより、ポリシリコン膜２３を酸化して、図２１に示すように、半球状の凹凸を有するシリコン酸化膜２３Ａに変化させる。
【００７３】
次に、図２２に示すように、開孔部２２の底面の薄い層間絶縁膜２０を除去した後、シリコン酸化膜２３Ａの表面と開孔部２２の底面を覆うように、例えばルテニウム等の金属膜（第１の導電膜）を堆積して、実施の形態１と同様の処理を行って、各キャパシタごとに分離された筒型の下部電極２４を形成する。
【００７４】
次に、図２３に示すように、例えばＣＤＥ法を用いて層間絶縁膜２１およびシリコン酸化膜２３Ａを除去した後、例えばＣＤＥ法を用いて層間絶縁膜２０を除去し、内外面を露出させたクラウン状の下部電極２４を得る。ただし、層間絶縁膜２０は、必要に応じて除去すればよく、そのまま残してもよい。
【００７５】
最後に、図２４に示すように、下部電極２４を覆うように、例えばＢＳＴＯ等を堆積して高誘電体膜２６を形成した後、例えばルテニウム等の金属膜（第２の導電膜）を堆積して上部電極２７を形成する。以上により、前述の図６に示す実施の形態１と同様のクラウン型のスタックト・キャパシタ構造を得る。
【００７６】
この実施の形態４によれば、以下の効果を得ることができる。すなわち、ポリシリコン膜２３を酸化してシリコン酸化膜２３Ａに変化させることにより、下部電極２４とポリシリコン膜２３とのシリサイド反応が阻止される。また、層間絶縁膜２１を除去する際にシリコン酸化膜２３Ａを同時に除去することができ、ポリシリコン膜２３を除去するための工程を省くことができる。
【００７７】
また、ポリシリコン膜２３は、シリコン酸化膜２３Ａに変化するときに体積が増える。このため、シリコン酸化膜２３Ａ上の凹凸が顕著となって、その表面積がより大きくなる。したがって、キャパシタの電極面積が一層大きくなり、キャパシタンスが大きくなる。
【００７８】
さらに、厚い層間絶縁膜２１の下に、エッチングレートの異なる層間絶縁膜２０をエッチングストッパ層として薄く堆積しておくことにより、層間絶縁膜２１をエッチングして除去する際に、エッチングの深さを精度よく制御することが可能になる。また、コンタクトプラグ３の表面が、下部電極２４を形成する直前まで層間絶縁膜２０により覆われているので、層間絶縁膜２１を堆積する工程やポリシリコン膜２３を酸化する工程において、コンタクトプラグ３の表面が酸化されることがない。したがって、下部電極２４と半導体基板上の素子領域との電気的な接続状態を均一かつ良好に保つことが可能となる。
【００７９】
実施の形態５．
この発明の実施の形態５について、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ−ｌｉｎｅ） 構造を有するＤＲＡＭに対し、上述の実施の形態４にかかるキャパシタ構造を適用した場合を例として、メモリセルのＭＯＳトランジスタおよび周辺回路を含めた製造方法を説明する。
【００８０】
まず、例えば文献「Ａ Ｎｅｗ Ｐｌａｎａｒ Ｓｔａｃｋｅｄ Ｔｅｃｈｎｏｌｏｇｙ（ＰＳＴ） ｆｏｒ Ｓｃａｌｅｄ ａｎｄ Ｅｍｂｅｄｄｅｄ ＤＲＡＭｓ ： Ｓ．Ｐ．Ｓｉｍ ｅｔ ａｌ． １９９６ ＩＥＥＥ， ＩＥＤＭ ９６−５９７」に示された方法を用いて、図２５に示すように、半導体基板１上にＣＯＢ構造を形成する。ただし、図２５は、メモリセル部と周辺回路部の断面構造を表すが、説明の便宜上、断面位置から奥の構造の一部を併せて表している。
【００８１】
すなわち、図２５に示すように、半導体基板１上に、ＭＯＳトランジスタを形成する。メモリセル部では、複数のＭＯＳトランジスタが行列状に配列される。具体的には、半導体基板１上の素子領域以外の領域に、例えばシリコン酸化膜からなる素子分離領域３０を形成する。半導体基板１の素子領域には、ゲート酸化膜（符号なし）を介して、例えばポリシリコンとタングステンとの積層構造を有するゲート電極３１を形成し、このゲート電極３１に対して自己整合されたソース・ドレイン領域３２を形成する。このソース・ドレイン領域３２に電気的に接続されるように、第１のコンタクトプラグ３９が形成される。ゲート電極３０は、例えばシリコン窒化膜からなる絶縁膜３３で覆われる。行方向（図２５の紙面垂直方向）に並ぶ複数のＭＯＳトランジスタのゲート電極３１は、連続するようにパターニングされて、ワード線を構成する。
【００８２】
次に、半導体基板１上に形成された複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向（図２５の紙面左右方向）に連結するようにビット線を形成する。具体的には、絶縁膜３３と略同一面をなすように、例えばシリコン酸化膜からなる層間絶縁膜３４を形成した後、例えばシリコン酸化膜からなる層間絶縁膜３５を全面に形成する。この層間絶縁膜３５上には、例えばダマシーン法を用いて、例えば窒化チタンとタングステンとの積層構造を有する配線層３６（ビット線）が、埋め込まれるように形成される。配線層３６は、コンタクトプラグ３９を介して、トランジスタのソースまたはドレインの一方をなすソース・ドレイン領域３２に電気的に接続される。
【００８３】
一方、周辺回路部の層間絶縁膜３５上には、メモリセルアレイの配線層３６と同じ工程で、窒化チタンとタングステンとの積層構造を有する配線層３７を形成し、この配線層３７は周辺回路の素子領域に接続される。配線層３６，３７が形成された層間絶縁膜３５上には、例えばシリコン酸化膜からなる層間絶縁膜３８が形成される。
【００８４】
次に、層間絶縁膜３４、３５，３８等の複数の層間絶縁膜を貫通するように、キャパシタ接続用の例えばポリシリコンからなる第２のコンタクトプラグ４０を形成する。このコンタクトプラグ４０は、ビット線が接続されないコンタクトプラグ３９に接続される。
【００８５】
なお、図２５では、配線層３６が、コンタクトプラグ４０により分断されているように表されているが、コンタクトプラグ４０は、配線層３６に対して紙面手前側に形成されている。また、配線層３６からなるビット線は、コンタクトプラグ４０とは電気的に絶縁されて、紙面左右方向に連続するように配設されている。
【００８６】
次に、上述の実施の形態４にかかる図１７ないし図２７に示す各工程を経て、図２６に示すように、層間絶縁膜３８の上に、データ保持用の複数のスタックト・キャパシタＣを形成する。このキャパシタＣの下部電極２６はコンタクトプラグ４０を介して、半導体基板１上に形成されたＭＯＳランジスタのソース・ドレイン領域３２（ビット線が接続されないノード）に電気的に接続される。上部電極をなす導電膜２７は、例えばフォトソリグラフィー法とエッチング法によりパターニングされる。
【００８７】
なお、上述の実施の形態４では、層間絶縁膜２０を除去したが、この実施の形態５では、これを残すことにより工程数を減らしている。
次に、図２７に示すように、キャパシタＣが形成された層間絶縁膜２０の上に、例えばシリコン酸化膜からなる層間絶縁膜４１を堆積する。続いて、図２８に示すように、例えばリフロー法とＣＭＰ法により、層間絶縁膜４１を平坦化する。続いて、通常のリソグラフィー法とエッチング法を用いて周辺回路部の配線層３７の上部に接続孔を開孔し、例えば窒化チタンとタングステンとの積層膜から成る導電膜を堆積して、第３のコンタクトプラグ４２を形成する。
【００８８】
次に、図２９に示すように、コンタクトプラグ４２が形成された層間絶縁膜４１の上に、例えばアルミニウム（Ａｌ）等の導電膜を堆積し、例えばソリグラフィー法とエッチング法によりパターニングして金属配線層４３を形成する。この後、パッシベーション工程などを経て、ＤＲＡＭが完成する。
【００８９】
この実施の形態５によれば、以下の効果を得ることができる。すなわち、薄いシリコン窒化膜２０により、コンタクトプラグ４０表面の酸化が防止され、キャパシタの下部電極と素子領域との電気的な接続状態を良好に保つことができる。したがって、高速で安定したＤＲＡＭ動作を実現できる。
【００９０】
また、キャパシタの電極材料として、例えばルテニウムやプラチナを使用することにより、キャパシタの誘電体膜として、ＢＳＴＯなどの金属酸化膜（高誘電体膜）を用いることができる。しかも、キャパシタの電極表面に凹凸を形成することにより、キャパシタの電極面積を改善することができる。したがって、キャパシタンスを増大させることができる。
【００９１】
また、キャパシタンスが増大することにより、クラウン型のキャパシタの高さを低く抑えることができ、図２７に示す層間絶縁膜４１を容易に平坦化することができる。したがって、この後のフォトソリグラフィー工程が容易になり、コンタクトプラグ４２や金属配線層４３をより高密度に配置することが可能になる。さらに、キャパシタの蓄積電荷量を減少させずにＤＲＡＭのセル面積を縮小することができ、さらなる高密度化と、ＤＲＡＭ動作の高速化を実現できる。
【００９２】
なお、この実施の形態５では、上述の実施の形態４にかかるキャパシタ構造をＤＲＡＭに適用した場合を例としたが、前述の実施の形態１ないし４にかかるキャパシタ構造をＤＲＡＭに適用してもよい。また、この発明にかかるキャパシタ構造が適用されるＤＲＡＭは、ＣＯＢ構造を有するものに限られることなく、スタックト・キャパシタ構造を有するものであればよい。
【００９３】
実施の形態６．
この発明の実施の形態６について、内堀型と呼ばれるスタックト・キャパシタ構造を有する半導体記憶装置を例として説明する。
【００９４】
この実施の形態６にかかるキャパシタは、凹凸状に加工されたポリシリコンの表面にルテニウムなどの金属膜をメッキしてなる下部電極を有し、この下部電極上に誘電体膜を介して上部電極が形成された構造を有する。
【００９５】
以下、この実施の形態６にかかる半導体記憶装置の製造方法について、キャパシタ構造に着目して説明する。まず、図３０に示すように、半導体基板（図示なし）上に、例えばシリコン酸化膜からなる層間絶縁膜２を形成した後、この層間絶縁膜２を開孔して、半導体基板上にあらかじめ形成された素子領域（図示なし）に接続されるコンタクトプラグ３を形成しておく。
【００９６】
続いて、層間絶縁膜２上に層間絶縁膜１０を積層し、コンタクトプラグ３上に位置するように、層間絶縁膜１０に開孔部５０を形成する。続いて、開孔部５０の内壁面にポリシリコン膜５１を形成した後、真空中（例えば１０の−７乗［Ｔｏｒｒ］の減圧下）でアニールして、表面が凹凸状に加工されたポリシシコン膜５１（ＨＳＧ−Ｐｏｌｙ）を得る。このポリシリコン膜５１は、キャパシタの下部電極の一部となり、コンタクトプラグ３を介して半導体基板上の素子領域に接続される。
【００９７】
次に、図３１に示すように、例えば無電解メッキ法を用いて、ポリシリコン膜５１の表面に、ルテニウム（Ｒｕ）やプラチナ（Ｐｔ）などの金属膜５２（第１の導電膜）をメッキする。ルテニウムをメッキする場合、還元剤として、例えばＮａＢＨ４を用いる。また、プラチナをメッキする場合には、還元剤として、例えばＮＨ２やＮａＢＨ４を用いる。無電解メッキ法に限らず、電気メッキ法に分類される電析法を用いて、ＲｕＯ２等の金属酸化膜をメッキすることにより導電膜５３を形成してもよい。以上により、凹凸状に加工されたポリシリコン膜５１の表面に、このポリシリコン膜の凹凸を反映した凹凸面を持つ金属膜５２が形成された下部電極を得る。
【００９８】
次に、図３２に示すように、金属膜５２を覆うように、例えばペロブスカイト金属酸化物である（Ｂａ，Ｓｒ）ＴｉＯ３を堆積して、高誘電体膜５３（誘電体膜）を形成する。続いて、図３３に示すように、高誘電体膜５３を介して金属膜５２を覆うように、例えばルテニウムやプラチナなどの金属膜（第２の導電膜）を堆積して上部電極５４を形成する。以上により、金属膜５２がメッキされたポリシリコン５１を下部電極とし、この下部電極表面に高誘電体膜５３を介して上部電極５４が形成された内堀型のスタックト・キャパシタ構造を得る。
【００９９】
この実施の形態６によれば、下部電極を構成するポリシリコン５１の表面は、ルテニウムやプラチナなどの金属膜５２でメッキされる。そして、キャパシタの誘電体膜として金属酸化物を用いた場合、その表面に導電性を有する酸化物が形成される。このため、キャパシタの電極と誘電体膜（金属酸化物）との接触部に酸化物が生成されても、この酸化物に起因してキャパシタンスが低下することはない。
【０１００】
なお、この実施の形態６では、凹状に形成されたポリシリコン５１の内壁面にキャパシタを形成するものとしたが、前述の図４０に示すように、ポリシリコンの外壁面にキャパシタを形成するように構成してもよく、下部電極となるポリシリコンの形状はどのようであってもよい。
【０１０１】
実施の形態７．
上述の実施の形態６では、ポリシリコン５１の表面に、金属膜（導電膜）５２を直接メッキしたが、この実施の形態７では、ポリシリコン５１の表面を凹凸状に加工する工程と金属膜５２を形成する工程との間に反応バリアー層を形成する工程を追加し、ポリシリコン５１と金属膜５２との間のシリサイド反応を抑制する。
【０１０２】
以下、この実施の形態７にかかる半導体記憶装置の製造方法について、キャパシタ構造に着目して説明する。
上述の実施の形態６と同様の工程を経て、半導体基板上に、層間絶縁膜２、コンタクトプラグ３、層間絶縁膜１０、ポリシリコン５１を順次形成する。
【０１０３】
次に、図３４に示すように、例えばＲＴＮやプラズマ窒化等の方法を用いて、ポリシリコン５１ の表面に、例えば極薄のＳｉＮ膜からなる反応バリアー層５５を形成する。この後、上述の実施の形態６と同様に、金属膜５２をメッキし、高誘電体膜５３、上部電極５４を順次形成する。
【０１０４】
反応バリアー層５５は、ポリシリコン５１と金属膜５２との間のシリサイド反応を抑制するように作用する。反応バリアー層５５として使用されるＳｉＮ膜自体は絶縁体であるが、極めて薄く形成されるために、わずかの電界でトンネル電流が流れる。このため、電気メッキ法を用いて、反応バリアー層５５上に金属膜５２をメッキすることが可能となる。また、金属膜５２と高誘電膜５３と金属膜５４とからなる正規のキャパシタに対して、ポリシリコン５１と反応バリアー層５５と金属膜５２とからなる寄生キャパシタが直列に接続されるが、反応バリアー層５５が極めて薄いため、事実上、この寄生キャパシタが顕在化してキャパシタンスの低下を招くことはない。
【０１０５】
反応バリアー層５５の他の形成方法として、例えばＣＶＤ法によりポリシリコン５０の上にＴｉを堆積して窒化してもよく、また、例えばＣＶＤ法によりＴｉＮまたはＴｉ／ＴｉＮの積層膜を形成してもよい。ただし、この場合、例えばＣＭＰ法により、ポリシリコン５１（ＨＳＧ−Ｐｏｌｙ）以外の部分に形成された反応バリアー層を除去する必要がある。
【０１０６】
実施の形態８．
実施の形態８にかかる半導体記憶装置について、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ−ｌｉｎｅ） 構造を有するＤＲＡＭに対し、上述の実施の形態６にかかるスタックト・キャパシタ構造を適用した場合を例として、その製造方法を説明する。
【０１０７】
まず、図３５（トランジスタとキャパシタとの接続位置での断面図）に示すように、半導体基板６０上に、ゲート電極６２とソース・ドレイン６３とを有するトランジスタを形成する。具体的には、半導体基板６０上にＳＴＩ素子分離膜６１を形成し、ゲート酸化膜を介してワード線となるゲート電極６２を形成する。続いて、このゲート電極６２に対して自己整合されたソース・ドレイン領域６３を形成した後、絶縁膜６４でゲート電極６２を覆い、例えば文献「Ａ Ｆｕｌｌｙ Ｐｒｉｎｔａｂｌｅ Ｓｅｌｆ−ａｌｉｇｎｅｄ ａｎｄ Ｐｌａｎｅｒｉｚｅｄ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ ＤＲＡＭ Ｃｅｌｌ Ｔｅｃｎｏｌｏｇｙ ｆｏｒ １Ｇｂｉｔ ＤＲＡＭ ａｎｄ Ｂｅｙｏｎｄ， ９７ ＶＬＳＩ Ｓｙｍｐ． Ｔｅｃｈ．， ｐｐ．１７−１８， １９９７， Ｙ．Ｋｏｈｙａｍａ ｅｔ ａｌ．」に開示された技術（Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｐｏｌｙ Ｐｌｕｇ技術）を用いて、トランジスタのソース・ドレイン領域６３と接続されるポリプラグ６５を形成する。
【０１０８】
次に、トランジスタが形成された半導体基板上に、層間絶縁膜を介してビット線となる配線層を形成する。具体的には、図３６（トランジスタとビット線との接続位置での断面図）に示すように、トランジスタやポリプラグ６５が形成された半導体基板上に、層間絶縁膜６６を形成する。続いて、ポリプラグ６５上に位置するように、ビット線用コンタクト孔６７を開孔し、例えばダマシーン（Ｄａｍａｓｃｅｎｅ ）法を用いて、例えば窒化チタンとタングステンとの積層構造を有するビット線６８を形成する。このビット線６８は、ポリプラグ６５を介して、半導体基板上に形成されたトランジスタのソース・ドレイン領域に接続される。続いて、ビット線６８が形成された層間絶縁膜６６上に、キャップＳｉＮ膜６９を形成する。
【０１０９】
次に、図３７（トランジスタとキャパシタとの接続位置での断面図）に示すように、キャップＳｉＮ膜６９や層間絶縁膜６６を貫通して、ソース・ドレイン領域６３に接続されたコンタクトプラグ７０を形成する。このコンタクトプラグ７０は、例えば上述の文献に記載された「Ｃｒｏｓｓ Ｐｏｉｎｔ Ｃｏｎｔａｃｔ 技術」を用いて形成される。
【０１１０】
次に、前述の実施の形態６にかかる図３０ないし図３３に示す各工程を経て、図３８に示すように、層間絶縁膜６６上に、表面が金属膜５２でメッキされたポリシリコン５１（下部電極）と、高誘電体膜５３と、金属膜５４（上部電極）とからなるスタックト・キャパシタＣｍを形成する。この後、金属配線層などの工程を経て、ＤＲＡＭが完成する。
【０１１１】
なお、上述の各実施の形態では、キャパシタの誘電体膜として、ＢＳＴＯを例として挙げたが、この他の膜を用いることもできる。また、キャパシタの電極材料として、ルテニウムとプラチナを例として挙げたが、他の導電膜であってもよい。また、この発明は、データ保持用のキャパシタに限らず、例えば信号遅延用やチャージポンプ用などの他の用途のキャパシタにも適用することができる。
【０１１２】
【発明の効果】
以上説明したように、この発明によれば、キャパシタの電極が凹凸状に加工されているので、キャパシタの電極面積を増大することができる。また、外面の凸部と内面の凹部とが対応するように、キャパシタの下部電極の内外面を凹凸状に形成することが可能になり、従来の粗面化技術に比べて、下部電極となる導電体の膜厚を薄くすることが可能になる。これにより、メモリセルの面積を縮小して集積度を向上させることができる。
【０１１３】
また、シリコン半導体膜の表面に形成した凹凸をあたかも“鋳型”のように用いて、キャパシタ下部電極となる導電膜を形成することにより、従来技術では困難であった金属電極の粗面化が可能になる。これにより、キャパシタの誘電体膜として、例えばＢＳＴＯなどの金属酸化物や他の高誘電体膜・強誘電体膜を使用することができる。
【０１１４】
さらに、従来より一般的な手法であるメッキ法を利用してキャパシタ電極を形成することも可能となり、製造工程を簡略化することができる。
したがって、この発明によれば、限られたセル面積でデータ保持用のキャパシタンスを改善することができ、より高密度化された半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】実施の形態１のコンタクトプラグを形成する工程を説明するための図である。
【図２】実施の形態１のポリシリコンに開孔部を形成する工程を説明するための図である。
【図３】実施の形態１のポリシリコン表面を凹凸状に加工する工程を説明するための図である。
【図４】実施の形態１の下部電極となる導電膜を形成する工程を説明するための図である。
【図５】実施の形態１のポリシリコンを除去する工程を説明するための図である。
【図６】実施の形態１の下部電極に誘電体膜を介して上部電極を形成する工程を説明するための図である。
【図７】下部電極の参考例を示す図である。
【図８】参考例の下部電極と比較説明するための実施の形態１の下部電極を示す図である。
【図９】実施の形態２の層間絶縁膜に開孔部を形成する工程を説明するための図である。
【図１０】実施の形態２のポリシリコン膜を形成する工程を説明するための図である。
【図１１】実施の形態２のポリシリコン膜を凹凸状に加工する工程を説明するための図である。
【図１２】実施の形態２のポリシリコン膜上に下部電極を形成する工程を説明するための図である。
【図１３】実施の形態２の下部電極に誘電体膜を介して上部電極を形成する工程を説明するための図である。
【図１４】実施の形態３の反応バリアー層を形成する工程を説明するための図である。
【図１５】実施の形態３の反応バリアー層上に下部電極を形成する工程を説明するための図である。
【図１６】実施の形態３の下部電極に誘電体膜を介して上部電極を形成する工程を説明するための図である。
【図１７】実施の形態４の層間絶縁膜を形成する工程を説明するための図である。
【図１８】実施の形態４の層間絶縁膜に開孔部を形成する工程を説明するための図である。
【図１９】実施の形態４の開孔部内壁面にポリシリコン膜を形成する工程を説明するための図である。
【図２０】実施の形態４のポリシリコン膜を凹凸状に加工する工程を説明するための図である。
【図２１】実施の形態４のポリシリコン膜をシリコン酸化膜に変化させる工程を説明するための図である。
【図２２】実施の形態４のシリコン酸化膜上に下部電極を形成する工程を説明するための図である。
【図２３】実施の形態４の層間絶縁膜等を除去する工程を説明するための図である。
【図２４】実施の形態４の下部電極に誘電体膜を介して上部電極を形成する工程を説明するための図である。
【図２５】実施の形態５のキャパシタ形成前のＤＲＡＭの製造工程を説明するための図である。
【図２６】実施の形態５のキャパシタの製造工程を説明するための図である。
【図２７】実施の形態５のキャパシタ形成後のＤＲＡＭの製造工程（層間絶縁膜）を説明するための図である。
【図２８】実施の形態５のキャパシタ形成後のＤＲＡＭの製造工程（コンタクトプラグ）を説明するための図である。
【図２９】実施の形態５のキャパシタ形成後のＤＲＡＭの製造工程（金属配線層）を説明するための図である。
【図３０】実施の形態６の下部電極をなすポリシリコン膜を形成するまでの工程を説明するための図である。
【図３１】実施の形態６の下部電極をなす導電膜を形成する工程を説明するための図である。
【図３２】実施の形態６の下部電極をなす導電膜上に誘電体膜を形成する工程を説明するための図である。
【図３３】実施の形態６の下部電極に誘電体膜を介して上部電極を形成する工程を説明するための図である。
【図３４】実施の形態７の反応バリアー層を有するキャパシタ構造を示す図である。
【図３５】実施の形態８のＤＲＡＭの製造工程（ＭＯＳトランジスタ）を説明するための図である。
【図３６】実施の形態８のＤＲＡＭの製造工程（ビット線）を説明するための図である。
【図３７】実施の形態８のＤＲＡＭの製造工程（コンタクトプラグ）を説明するための図である。
【図３８】実施の形態８のＤＲＡＭの製造工程（キャパシタ）を説明するための図である。
【図３９】ＨＳＧ技術を用いて従来の半導体記憶装置が備えるキャパシタの下部電極を形成する工程（粗面化前）を説明するための図である。
【図４０】ＨＳＧ技術を用いて従来の半導体記憶装置が備えるキャパシタの下部電極を形成する工程（粗面化後）を説明するための図である。
【符号の説明】
１，６０…半導体基板、２…層間絶縁膜、３…コンタクトプラグ、４…ポリシリコン、５，１１，２２，５０…開孔部、６…酸化膜、７，２４…下部電極、８，１４，２６，５３…誘電体膜（高誘電体膜）、９，１５，２７，５４…上部電極、１０…絶縁膜、１２，２３，５１…ポリシリコン膜、１３，５２…金属膜（導電膜）、１７，５５…反応バリアー層、２０，２１…層間絶縁膜、２３Ａ…シリコン酸化膜。
Claims (14)
- データ保持用のキャパシタを有する半導体記憶装置において、
半導体基板上に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソースまたはドレインの一方に接続されたキャパシタと、
を有し、
上記キャパシタは、
上端が開放した筒型に加工され、内面が凹凸状に加工されたシリコン半導体膜と、
このシリコン半導体膜の内面にその凹凸を表面に反映させて形成されて、前記シリコン半導体膜と共に下部電極として用いられる金属膜と、
この金属膜の表面を覆うように設けられた金属酸化物膜からなる誘電体膜と、
この誘電体膜上であって前記下部電極に対向するように設けられた金属膜である上部電極と、
を有することを特徴とする半導体記憶装置。 - 前記シリコン半導体膜と前記下部電極として用いられる金属膜との間に、前記シリコン半導体膜と前記金属膜との化学反応を抑制するための反応バリアー層をさらに有することを特徴とする請求項１記載の半導体記憶装置。
- 前記下部電極として用いられる金属膜は、凹凸状に加工された前記シリコン半導体膜の表面、又は前記シリコン半導体膜の表面に反応バリアー層が形成され、その反応バリアー層の表面にメッキにより形成されたことを特徴とする請求項１記載の半導体記憶装置。
- 半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、
前記キャパシタの製造工程は、
シリコン半導体膜を堆積し、前記シリコン半導体膜に開孔部を形成する工程と、前記シリコン半導体膜の表面を凹凸状に加工した後、前記シリコン半導体膜の表面に絶縁膜を形成する工程と、
酸化された前記シリコン半導体膜の表面と前記開孔部の底面とを覆うように前記シリコン半導体膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成し、前記シリコン半導体膜上部の前記第１の導電膜を除去して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、
前記シリコン半導体膜の酸化部分および未酸化部分を除去する工程と、
前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、
前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、
前記キャパシタの製造工程は、
第１および第２の絶縁層を順次積層し、前記第２の絶縁層に開孔部を形成する工程と、
前記第２の絶縁層に形成された開孔部の側壁面にシリコン半導体膜を形成する工程と、
前記シリコン半導体膜の表面を凹凸状に加工する工程と、
前記シリコン半導体膜を酸化してシリコン酸化膜に変化させる工程と、
前記開孔部の底面の前記第１の絶縁層を除去した後、前記シリコン酸化膜の表面と前記開口部の底面を覆うように前記シリコン酸化膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、
前記第１および第２の絶縁層ならびに前記シリコン酸化膜を除去する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、
前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、
前記キャパシタの製造工程は、
絶縁層を堆積し、前記絶縁層に開孔部を形成する工程と、
前記絶縁層の表面と前記開孔部の底面を覆うように、表面が凹凸状に加工されたシリコン半導体膜を形成する工程と、
前記シリコン半導体膜の表面に、前記シリコン半導体膜の凹凸をその表面に反映させた金属膜である第１の導電膜を形成した後、前記絶縁層上部の前記第１の導電膜と前記シリコン半導体膜とを除去し、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、
前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、
前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、
前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、
前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、
前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、
前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、
を有し、
前記複数のキャパシタの製造工程は、
層間絶縁膜上にシリコン半導体膜を堆積し、前記コンタクトプラグ上に位置させて前記シリコン半導体膜に開孔部を形成する工程と、
前記シリコン半導体膜の表面を凹凸状に加工した後、前記シリコン半導体膜の表面に絶縁膜を形成する工程と、
前記シリコン半導体膜の表面と前記開孔部の底面とを覆うように前記シリコン半導体膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成し、前記シリコン半導体膜上部の前記第１の導電膜を除去して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、
前記シリコン半導体膜および絶縁膜を除去する工程と、
前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、
前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、
前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、
前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、
前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、
を有し、
前記複数のキャパシタの製造工程は、
第１および第２の絶縁層を順次積層し、前記第２の絶縁層に開孔部を形成する工程と、
前記第２の絶縁層に形成された開孔部の側壁面にシリコン半導体膜を形成する工程と、
前記シリコン半導体膜の表面を凹凸状に加工する工程と、
前記シリコン半導体膜を酸化してシリコン酸化膜に変化させる工程と、
前記開孔部の底面の前記第１の絶縁層を除去した後、前記シリコン酸化膜の表面と前記開口部の底面を覆うように前記シリコン酸化膜の凹凸を表面に反映させた金属膜である第１の導電膜を形成して、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、
前記第１および第２の絶縁層ならびに前記シリコン酸化膜を除去する工程と、前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、
前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、
前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、
前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、
前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、
前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、
を有し、
前記複数のキャパシタの製造工程は、
絶縁層を堆積し、前記絶縁層に開孔部を形成する工程と、
前記絶縁層の表面と前記開孔部の底面を覆うようにシリコン半導体膜を形成する工程と、
前記シリコン半導体膜の表面を凹凸状に加工する工程と、
前記シリコン半導体膜の表面に前記シリコン半導体膜の凹凸をその表面に反映させた金属膜である第１の導電膜を形成して、前記絶縁層上部の前記第１の導電膜と前記シリコン半導体膜とを除去し、各キャパシタ領域ごとに分離された筒型の下部電極を形成する工程と、
前記下部電極の表面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、
前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、
前記キャパシタの製造工程は、
粗面化されたダミー膜を形成する工程と、
前記ダミー膜の凹凸を表面に反映させるように金属膜である導電膜を堆積し、下部電極を形成する工程と、
前記ダミー膜を除去する工程と、
前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、
前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、
を有し、
前記ダミー膜は、シリコン半導体膜であることを特徴とする半導体記憶装置の製造方法。 - 半導体基板上にデータ保持用のキャパシタが形成された半導体記憶装置の製造方法において、
前記半導体基板上に行列状に複数のＭＯＳトランジスタを形成する工程と、
前記複数のＭＯＳトランジスタのゲート電極を行方向に連結するようにワード線を形成する工程と、
前記複数のＭＯＳトランジスタのソースまたはドレインの一方を列方向に連結するようにビット線を形成する工程と、
前記複数のＭＯＳトランジスタのソースまたはドレインの他方に接続された複数のキャパシタを形成する工程と、
を有し、
前記複数のキャパシタの製造工程は、粗面化されたダミー膜を形成する工程と、
前記ダミー膜の凹凸を表面に反映させるように金属膜である導電膜を堆積し、下部電極を形成する工程と、
前記ダミー膜を除去する工程と、
前記下部電極の内外面を覆うように金属酸化物膜からなる誘電体膜を形成する工程と、
前記誘電体膜上であって前記下部電極に対向するように金属膜である上部電極を形成する工程と、
を有し、
前記ダミー膜は、シリコン半導体膜であることを特徴とする半導体記憶装置の製造方法。 - 前記第１の導電膜は、シリコン半導体膜であることを特徴とする請求項４又は７のいずれかに記載の半導体記憶装置の製造方法。
- 前記シリコン半導体膜の表面を凹凸状に加工する工程とを形成する工程との間に、前記シリコン半導体膜の表面に、前記シリコン半導体膜と前記第１の導電膜との化学反応を抑制するための反応バリアー層を形成する工程をさらに有することを特徴とする請求項６又は９のいずれかに記載の半導体記憶装置の製造方法。
- 第１の導電膜は、電気メッキ法または無電解メッキ法のいずれかにより形成されたことを特徴とする請求項４、７又は１３のいずれかに記載の半導体記憶装置の製造方法。
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