TWI725783B - 半導體結構及其製造方法 - Google Patents

Abstract

本揭露提供一種半導體結構及其製造方法。所述半導體結構包括導電圖案、環狀第一電極、介電層以及第二電極。導電圖案設置於基底上。環狀第一電極設置於導電圖案上，其中環狀第一電極的側壁的表面粗糙度大於導電圖案的頂面的表面粗糙度。介電層設置在環狀第一電極的側壁和導電圖案的頂面上。第二電極覆蓋介電層。

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種電容結構及其製造方法。

隨著科技的進步，半導體元件也不斷朝向「輕、薄、短、小」的型態發展。然而，隨著半導體元件尺寸越來越小，電容器的電容表面積也越來越小，致使電容量也隨之下降。因此，如何在半導體元件尺寸縮小的情況下維持足夠大的電容量，已成為目前研發人員亟欲解決的問題之一。

本發明提供一種具有良好電容量的半導體結構及其製造方法。

本發明提供一種半導體結構的製造方法，其包括以下步驟。於基底上形成導電圖案。於基底上形成覆蓋導電圖案的絕緣疊層，其中絕緣疊層具有暴露出導電圖案的開口，且包括依續堆疊於基底上的第一蝕刻停止層、絕緣層和第二蝕刻停止層。於開口中填入多晶材料以形成虛設插塞。移除虛設插塞的一部分以形成暴露出導電圖案的部分頂表面的虛設材料層，其中虛設材料層形成於開口的側壁上。對虛設材料層進行表面處理，以形成表面具凹凸輪廓的虛設層。於虛設層的表面上形成第一電極。移除虛設層和絕緣層。於第一電極的表面上形成介電層。於介電層上形成第二電極。

在本發明的一實施例中，上述的表面處理包括濕蝕刻製程。

在本發明的一實施例中，上述的濕蝕刻製程採用對不同晶面具有不同蝕刻速率之蝕刻劑。

在本發明的一實施例中，上述的蝕刻劑包括KOH、TMAH、EDP或其組合。

在本發明的一實施例中，上述的多晶材料包括多晶矽。

在本發明的一實施例中，上述的虛設插塞的頂面低於所述第二蝕刻停止層的頂面。

在本發明的一實施例中，形成上述的虛設插塞的步驟包括：多晶材料填滿開口且覆蓋於第二蝕刻停止層上；對多晶材料進行平坦化製程，以移除第二蝕刻停止層上的多晶材料；以及移除開口中的多晶材料的一部分，以形成虛設插塞。

在本發明的一實施例中，形成上述的虛設材料層的步驟包括：於第二蝕刻停止層的表面和虛設插塞的頂面上形成襯層；移除在第二蝕刻停止層的頂面和虛設插塞的頂面上的襯層，以於第二蝕刻停止層的側壁上形成暴露出虛設插塞的一部分的圖案化襯層；以及以圖案化襯層為罩幕，移除虛設插塞的一部分，以形成虛設材料層。

在本發明的一實施例中，上述的第一電極為具有內表面和外表面的環狀結構，其中介電層形成於第一電極的內表面和外表面上。

在本發明的一實施例中，上述的第一電極的內表面和外表面皆具有凹凸輪廓。

在本發明的一實施例中，上述的虛設層和絕緣層是藉由濕蝕刻來移除。

在本發明的一實施例中，上述移除虛設層和絕緣層的步驟包括：於第二蝕刻停止層上覆蓋密封層；於上述密封層上形成暴露出密封層的一部分的罩幕圖案；移除上述罩幕圖案所暴露出的密封層的一部分和位於其下的第二蝕刻停止層，以暴露出絕緣層；移除絕緣層和虛設層，其中密封層在移除絕緣層的步驟中一併被移除；以及移除罩幕圖案。

本發明另提供一種半導體結構，其包括導電圖案、環狀第一電極、介電層和第二電極。導電圖案設置於基底上。環狀第一電極設置於導電圖案上，其中環狀第一電極的側壁的表面粗糙度大於導電圖案的頂面的表面粗糙度。介電層設置在環狀第一電極的側壁和導電圖案的頂面上。第二電極覆蓋介電層。

在本發明的一實施例中，上述的環狀第一電極的側壁具有凹凸輪廓。

在本發明的一實施例中，上述的環狀第一電極的側壁具有內表面和外表面，其中內表面和外表面皆具有凹凸輪廓。

在本發明的一實施例中，上述的介電層形成於內表面和外表面上。

在本發明的一實施例中，上述的環狀第一電極的側壁的表面粗糙度介於50Å至200Å。

基於上述，在本發明的半導體結構及其製造方法中，由於虛設層的表面具有凹凸輪廓，故後續形成於其上的第一電極的表面也具有凹凸輪廓，如此能夠藉由提升電容表面積來提高電容密度，使得半導體結構具有良好的電容量。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接（例如有線連接）及物理斷接（例如無線連接）。

本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

圖1A至圖1J是本發明一實施例的半導體結構的製造方法的剖面示意圖。圖2A至圖2D是本發明另一實施例的半導體結構的製造方法的剖面示意圖。

首先，請參照圖1A，於基底100上形成導電圖案102。基底100可包括半導體基底。半導體基底可例如是摻雜矽基底、未摻雜矽基底或絕緣體上矽（SOI）基底。摻雜矽基底可為P型摻雜、N型摻雜或其組合。導電圖案102的材料可為導體材料。導體材料可例如是金屬、金屬合金、金屬氮化物、金屬矽化物或其組合。在一些示範實施例中，金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。金屬氮化物可例如是氮化鈦、氮化鎢、氮化鉭、氮化矽鉭、氮化矽鈦、氮化矽鎢或其組合。金屬矽化物可例如是矽化鎢、矽化鈦、矽化鈷、矽化鋯、矽化鉑、矽化鉬、矽化銅、矽化鎳或其組合。在一些實施例中，基底100可包括主動元件（例如PMOS、NMOS或CMOS）、內層介電層及/或接觸窗、金屬層間介電層（IMD）、多重金屬內連線的導電圖案及/或介層窗，上述基底100中的主動元件和/或接觸窗等構件可與導電圖案102電性連接。然而，為了更清楚地描述本發明的半導體結構的製造方法，該些構件並未一一示出於圖示中。

接著，於基底100上依序形成蝕刻停止材料層110、絕緣材料層120、絕緣材料層130、蝕刻停止材料層140和絕緣材料層150。在本實施例中，蝕刻停止材料層110可覆蓋於導電圖案102的頂面和側面上。蝕刻停止材料層110的材料可為氮化物，例如氮化矽。絕緣材料層120的材料可為氧化物，例如硼磷矽玻璃（BPSG）。絕緣材料層130的材料可為氧化物，例如是以電漿進行沉積的氧化矽。蝕刻停止材料層140的材料可為氮化物，例如氮化矽。絕緣材料層150的材料可為氧化物，例如是由四乙氧基矽烷（tetraethoxysilane，TEOS）源進行電漿沉積所形成的氧化矽。

然後，於蝕刻停止材料層110、絕緣材料層120、絕緣材料層130、蝕刻停止材料層140和絕緣材料層150所構成之疊層中形成暴露出導電圖案102的開口OP1（如圖1B所示）。在本實施例中，可採用非等向性蝕刻（例如乾蝕刻）的方式來移除蝕刻停止材料層110、絕緣材料層120、絕緣材料層130、蝕刻停止材料層140和絕緣材料層150的一部分，以形成開口OP1。舉例來說，請參照圖1A和圖1B，形成開口OP1的步驟可包括：（1）於絕緣材料層150上形成硬罩幕層HM；（2）於硬罩幕層HM上形成罩幕圖案PR1；以及（3）藉由非等向性蝕刻的方式移除罩幕圖案PR1所暴露出的硬罩幕層HM及位於其下的絕緣材料層150、蝕刻停止材料層140、絕緣材料層130、絕緣材料層120和蝕刻停止材料層110，以形成暴露出導電圖案102的開口OP1。在形成開口OP1之後，可將罩幕圖案PR1和剩下的硬罩幕層HM移除。換句話說，如圖1B所示，包括蝕刻停止層112、絕緣層122、絕緣層132、蝕刻停止層142和絕緣層152的絕緣疊層可具有暴露出導電圖案102的開口OP1。在本實施例中，可採用光阻作為罩幕圖案PR1的材料，但本發明不以此為限。硬罩幕層HM的材料可例如是非晶碳。

之後，請參照圖1B和圖1C，於開口OP1中填入多晶材料，以形成虛設材料插塞（dummy plug）160。多晶材料可例如是多晶矽。在本實施例中，可採用具填隙能力良好的摻雜多晶矽來作為多晶材料。在本實施例中，形成虛設材料插塞160的步驟可包括：（1）將多晶材料（polycrystalline material）覆蓋於絕緣層152上並填入開口OP1中。（2）藉由平坦化製程來移除蝕刻停止層142上的絕緣層152和多晶材料，以形成虛設材料插塞160。在本實施例中，可採用化學機械研磨法（CMP）來進行平坦化製程，但本發明不以此為限。

而後，請參照圖1C和圖1D，移除開口OP1中的虛設材料插塞160的一部分，以形成虛設插塞162。在本實施例中，虛設材料插塞160於鄰近頂表面的部分被移除，故虛設插塞162的頂面和蝕刻停止層142的側壁可構成凹陷（recess）R1。也就是說，虛設插塞162的頂面可低於第二蝕刻停止層142的頂面。在本實施例中，可採用回蝕（etch back）的方式來移除虛設材料插塞160的一部分，但本發明不以此為限。

接著，請參照圖1D和圖1E，移除虛設插塞162的一部分，以形成暴露出導電圖案102的部分頂表面的虛設材料層164，其中虛設材料層164形成於開口OP1的側壁上。在本實施例中，形成虛設材料層164的步驟可包括：（1）於第二蝕刻停止層142上形成暴露出虛設插塞162的一部分的罩幕圖案PR2；（2）移除上述被罩幕圖案PR2所暴露出的虛設插塞162的一部分，以形成虛設材料層164。在本實施例中，可採用光阻作為罩幕圖案PR2的材料，但本發明不以此為限。在本實施例中，罩幕圖案PR2形成於第二蝕刻停止層142上以及凹陷R1的相對兩側壁上。換句話說，罩幕圖案PR2可形成於第二蝕刻停止層142的頂面和第二蝕刻停止層142的被虛設插塞162所暴露出的側壁上。在本實施例中，位於開口OP1的相對兩側壁上的虛設材料層164可具有相同的厚度。

上述是以圖1D和圖1E來舉例說明虛設材料層164的形成方法，但本發明不以此為限。在其他實施例中，如圖2A至圖2C所示，虛設材料層164也可藉由以下步驟形成：（1）於第二蝕刻停止層142的表面和虛設插塞162的頂面上形成襯層（liner）LN；（2）移除在第二蝕刻停止層142的頂面和虛設插塞162的頂面上的襯層LN，以於第二蝕刻停止層142的側壁上形成暴露出虛設插塞162的一部分的圖案化襯層PLN；（3）以圖案化襯層PLN為罩幕，移除虛設插塞162的一部分，以形成虛設材料層164。襯層LN的材料可為氮化物，例如氮化矽。在本實施例中，可藉由回蝕來移除在第二蝕刻停止層142的頂面和虛設插塞162的頂面上的襯層LN。

然後，請繼續參照圖1E和圖1F，對虛設材料層164進行表面處理，以形成表面具凹凸輪廓的虛設層166。在本實施例中，可採用濕蝕刻製程來對虛設材料層164進行表面處理。濕蝕刻製程中所使用的蝕刻劑對不同晶面具有不同的蝕刻速率，例如蝕刻劑對於晶面(100)的材料和晶面(110)的材料具有不同的蝕刻速率。如此一來，在虛設材料層164為多晶材料的情況下，以濕蝕刻製程進行表面處理後，基於不同晶面會有不同的蝕刻速率，使得虛設層166的表面粗糙度能夠增加。也就是說，虛設層166的表面會具有因表面粗糙度上升所造成的凹凸輪廓。舉例來說，如引用文獻「“Advantages of p polysilicon etch stop layer versus p silicon” by Charavel, etc.」所提到的，以TMAH為蝕刻劑對多晶矽（poly silicon）進行濕蝕刻後，其表面粗糙度為591Å至667Å；而以TMAH為蝕刻劑對結晶矽（crystal silicon）進行濕蝕刻後，其表面粗糙度為8.8Å至64Å。蝕刻劑可包括鹼性蝕刻劑，例如TMAH、KOH、EDP或其組合。在本實施例中，虛設層166的表面粗糙度可介於50Å至200Å。請參照圖1E和圖1F，在形成虛設層166之後，可進一步移除罩幕圖案PR2。請參照圖2C和圖2D，在形成虛設層166之後，可保留或是移除圖案化襯層PLN。虛設層166的表面粗糙度可藉由調整多晶材料的晶粒大小（grain size）來控制，舉例來說，可藉由調整沉積多晶材料的溫度或多晶材料的摻雜量等方式來得到想要的晶粒大小。此外，調整蝕刻劑（如TMAH）的濃度或溫度等製程參數亦可改變其表面粗糙度。

之後，請參照圖1F和圖1G，於虛設層166的表面和導電圖案102的部分頂表面上形成電極材料層170。電極材料層170於相鄰的兩個絕緣疊層（即包括蝕刻停止層112、142和絕緣層122、132）之間可形成為具有開口OP2之環狀結構。電極材料層170可共形地（conformally）形成於虛設層166和導電圖案102上，因此，位於虛設層166上之電極材料層170的表面具有凹凸輪廓；而位於導電圖案102上之電極材料層170的表面則具有平坦的輪廓。換句話說，電極材料層170於杯狀結構處的側壁的表面粗糙度大於電極材料層170於杯狀結構處的底部的表面粗糙度。電極材料層170可形成於第二蝕刻停止層142的頂面和側壁。電極材料層170的材料可為導體材料。導體材料可例如是金屬、金屬合金、金屬氮化物、金屬矽化物或其組合。在一些示範實施例中，金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。金屬氮化物可例如是氮化鈦、氮化鎢、氮化鉭、氮化矽鉭、氮化矽鈦、氮化矽鎢或其組合。金屬矽化物例如是矽化鎢、矽化鈦、矽化鈷、矽化鋯、矽化鉑、矽化鉬、矽化銅、矽化鎳或其組合。電極材料層170的形成方法可為ALD、CVD、PVD或其組合。

而後，請參照圖1G和圖1H，進行回蝕刻製程以移除第二蝕刻停止層142上的電極材料層170以及導電圖案102的頂面上的電極材料層170，以形成環狀的第一電極E1。接著，於第二蝕刻停止層142上覆蓋密封層SL。密封層SL的材料可為氧化物，例如是由TEOS源進行電漿沉積所形成的氧化矽。接著，於密封層SL上形成罩幕圖案PR3。在本實施例中，可採用光阻作為罩幕圖案PR3，但本發明不以此為限。

然後，請參照圖1H和圖1I，移除罩幕圖案PR3所暴露出的密封層SL和第二蝕刻停止層142，以暴露出絕緣層132。接著，移除虛設層166、絕緣層122、132和密封層SL。在本實施例中，由於虛設層166和絕緣層122、132的表面具較多的尖角或邊角，故採用濕蝕刻製程來移除虛設層166和絕緣層122、132可具有良好的表面粗糙度，因為對於尖角處而言，濕蝕刻的蝕刻速率較快。絕緣層122、132可採用HF作為蝕刻劑；而虛設層166可採用TMAH作為蝕刻劑。在本實施例中，材料與絕緣層122、132的材料相同或相似之密封層SL（例如氧化物）也可於移除絕緣層122、132的步驟中一併移除，只留下第二蝕刻停止層142來支撐整體結構。在本實施例中，第一電極E1可為具有內表面和外表面的環狀結構，且第一電極E1的內表面和外表面皆具有凹凸輪廓。

之後，請參照圖1I和圖1J，於第一電極E1的表面上形成介電層D。介電層D的材料可例如是氧化物、氮化物、氮氧化物或高介電常數材料（high-K）。在一些示範實施例中，介電層D的材料可以是氧化矽、氮化矽、氮氧化矽、氧化矽-氮化矽-氧化矽（ONO）、介電常數大於4、大於7或甚至是大於10的高介電常數材料或其組合。高介電常數材料例如是金屬氧化物。舉例來說，金屬氧化物可以是稀土金屬氧化物，例如氧化鉿（hafnium oxide，HfO ₂）、矽酸鉿氧化合物（hafnium silicon oxide，HfSiO）、矽酸鉿氮氧化合物（hafnium silicon oxynitride，HfSiON）、氧化鋁（aluminum oxide，Al ₂O ₃）、氧化釔（yttrium oxide, Y ₂O ₃）、氧化鑭（lanthanum oxide，La ₂O ₃）、鋁酸鑭（lanthanum aluminum oxide，LaAlO）、氧化鉭（tantalum oxide，Ta ₂O ₅）、氧化鋯（zirconium oxide，ZrO ₂）、矽酸鋯氧化合物（zirconium silicon oxide，ZrSiO ₄）、鋯酸鉿（hafnium zirconium oxide，HfZrO）、鍶鉍鉭氧化物（strontium bismuth tantalate，SrBi ₂Ta ₂O ₉，SBT）或其組合。介電層D的形成方法可為ALD、CVD或其組合。在本實施例中，介電層D可形成於第一電極E1的內表面和外表面上。

接著，於介電層D上形成第二電極E2。第二電極E2的材料可例如是導體材料。導體材料可例如是金屬、金屬合金、金屬氮化物、金屬矽化物或其組合。在一些示範實施例中，金屬與金屬合金可例如Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。金屬氮化物可例如是氮化鈦、氮化鎢、氮化鉭、氮化矽鉭、氮化矽鈦、氮化矽鎢或其組合。金屬矽化物可例如是矽化鎢、矽化鈦、矽化鈷、矽化鋯、矽化鉑、矽化鉬、矽化銅、矽化鎳或其組合。第二電極E2的形成方法可為ALD、CVD、PVD或其組合。在一些實施例中，可於第二電極E2上形其他導體層，例如可於電二電極E2上形成經摻雜的多晶矽或SiGe層，以填滿環狀電極結構中的開口和/或多個環狀電極結構之間的空間，並於經摻雜的多晶矽或SiGe層上覆蓋鎢層。第一電極E1、介電層D和第二電極E2可構成記憶體中的電容結構，例如DRAM中的電容結構。

以下，將藉由圖1J來說明本實施例的半導體結構。應注意的是，本實施例的半導體結構是以上述製造方法為例進行說明，但並不以此為限。

請參照圖1J，半導體結構包括導電圖案102、環狀第一電極E1、介電層D和第二電極E2。導電圖案102設置於基底100上。環狀第一電極E1設置於導電圖案102上，其中環狀第一電極E1的側壁的表面粗糙度大於導電圖案102的頂面的表面粗糙度。在本實施例中，環狀第一電極E1的側壁的表面粗糙度可介於50Å至200Å之間。環狀第一電極E1的側壁可具有凹凸輪廓。環狀第一電極E1的側壁可具有內表面和外表面，且內表面和外表面皆具有凹凸輪廓。介電層D可設置在環狀第一電極E1的側壁和導電圖案102的頂面上。在本實施例中，介電層D可形成於內表面和外表面上。第二電極E2可覆蓋介電層D。

綜上所述，在上述實施例的半導體結構及其製造方法中，由於虛設層的表面具有凹凸輪廓，故後續形成於其上的第一電極的表面也具有凹凸輪廓，如此能夠藉由提升電容表面積來提高電容密度，使得半導體結構具有良好的電容量。

100:基底 102:導電圖案 110、140:蝕刻停止材料層 112、142:蝕刻停止層 120、130、150:絕緣材料層 122、132、152:絕緣層 160:虛設材料插塞 162:虛設插塞 164:虛設材料層 166:虛設層 170:電極材料層 E1:第一電極 E2:第二電極 D:介電層 OP1、OP2:開口 HM:硬罩幕層 PR1、PR2、PR3:罩幕圖案 R1:凹陷 LN:襯層 PLN:圖案化襯層 SL:密封層

圖1A至圖1J是本發明一實施例的半導體結構的製造方法的剖面示意圖。 圖2A至圖2D是本發明另一實施例的半導體結構的製造方法的剖面示意圖。

100:基底

102:導電圖案

112、142:蝕刻停止層

E1:第一電極

E2:第二電極

D:介電層

Claims (14)

1. 一種半導體結構的製造方法，包括：於基底上形成導電圖案；於所述基底上形成覆蓋所述導電圖案的絕緣疊層，其中所述絕緣疊層具有暴露出所述導電圖案的開口，且包括依續堆疊於所述基底上的第一蝕刻停止層、絕緣層和第二蝕刻停止層；於所述開口中填入多晶材料以形成虛設插塞；移除所述虛設插塞的一部分，以形成暴露出所述導電圖案的部分頂表面的虛設材料層，其中所述虛設材料層形成於所述開口的側壁上；對所述虛設材料層進行表面處理，以形成表面具凹凸輪廓的虛設層；於所述虛設層的表面上形成第一電極；移除所述虛設層和所述絕緣層；於所述第一電極的表面上形成介電層；以及於所述介電層上形成第二電極。
2. 如請求項1所述的半導體結構的製造方法，其中所述表面處理包括濕蝕刻製程。
3. 如請求項2所述的半導體結構的製造方法，其中所述濕蝕刻製程採用對不同晶面具有不同蝕刻速率之蝕刻劑。
4. 如請求項3所述的半導體結構的製造方法，其中所述蝕刻劑包括KOH、TMAH、EDP或其組合。
5. 如請求項1所述的半導體結構的製造方法，其中所述多晶材料包括多晶矽。
6. 如請求項1所述的半導體結構的製造方法，其中所述虛設插塞的頂面低於所述第二蝕刻停止層的頂面。
7. 如請求項6所述的半導體結構的製造方法，其中形成所述虛設插塞的步驟包括：所述多晶材料填滿所述開口且覆蓋於所述第二蝕刻停止層上；對所述多晶材料進行平坦化製程，以移除所述第二蝕刻停止層上的所述多晶材料；以及移除所述開口中的所述多晶材料的一部分，以形成所述虛設插塞。
8. 如請求項6所述的半導體結構的製造方法，其中形成所述虛設材料層的步驟包括：於所述第二蝕刻停止層上形成暴露出所述虛設插塞的所述部分的罩幕圖案；以及移除所述虛設插塞的所述部分，以形成所述虛設材料層。
9. 如請求項6所述的半導體結構的製造方法，其中形成所述虛設材料層的步驟包括：於所述第二蝕刻停止層的表面和所述虛設插塞的頂面上形成襯層；移除在所述第二蝕刻停止層的所述頂面和所述虛設插塞的所 述頂面上的所述襯層，以於所述第二蝕刻停止層的側壁上形成暴露出所述虛設插塞的所述部分的圖案化襯層；以及以所述圖案化襯層為罩幕，移除所述虛設插塞的所述部分，以形成所述虛設材料層。
10. 如請求項1所述的半導體結構的製造方法，其中所述第一電極為具有內表面和外表面的環狀結構，所述介電層形成於所述第一電極的所述內表面和所述外表面上。
11. 如請求項10所述的半導體結構的製造方法，其中所述第一電極的所述內表面和所述外表面皆具有凹凸輪廓。
12. 如請求項1所述的半導體結構的製造方法，其中所述虛設層和所述絕緣層是藉由濕蝕刻來移除。
13. 如請求項1所述的半導體結構的製造方法，其中所述虛設層的表面粗糙度介於50Å至200Å。
14. 如請求項1所述的半導體結構的製造方法，其中移除所述虛設層和所述絕緣層的步驟包括：於所述第二蝕刻停止層上覆蓋密封層；於所述密封層上形成暴露出所述密封層的一部分的罩幕圖案；移除所述罩幕圖案所暴露出的所述密封層的所述部分和位於其下的所述第二蝕刻停止層，以暴露出所述絕緣層；移除所述絕緣層和所述虛設層，其中所述密封層在移除所述絕緣層的步驟中一併被移除；以及 移除所述罩幕圖案。

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