TWI811936B - 半導體結構的製造方法 - Google Patents
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Abstract
一種半導體結構的製造方法，其包括以下步驟。於半導體基底上形成包括多個第一導電層、多個第二導電層以及夾置兩者之間的多個介電層的多層結構。於多層結構上形成頂蓋層。沿第一方向切割多層結構與頂蓋層，以形成暴露出半導體基底的多條第一切割道。自第一切割道所暴露出的第二導電層的側壁朝第二方向移除第二導電層的一部分，以於介電層之間及頂蓋層和介電層之間形成第一溝渠。沿第一方向切割多層結構與頂蓋層，以形成暴露出半導體基底且與第一切割道間隔開的多條第二切割道。自第二切割道所暴露出的第一導電層的側壁朝第二方向移除第一導電層的一部分，以於介電層之間及半導體基底和介電層之間形成第二溝渠。
Description
本發明是有關於一種半導體結構的製造方法，且特別是有關於一種電容結構的製造方法。
積層陶瓷電容器(multi-layer ceramic capacity，MLCC)是由相互平行的陶瓷材料和導電材料所堆疊而成，即每一陶瓷層都被上下兩個平行導電材料夾住，以形成一個平板電容，在多個此類型平板電容存在時，會使用內部電極並聯每個電容，使MLCC的總電容量為各平板電容量之總和。一般而言，MLCC的製造方法可包括以下步驟：於包含介電質粉末與黏合劑等的介電質生片(green sheet)上印刷包含導電性粉末及黏合劑的內部電極用的導電性膠以形成印刷層；以及層壓多個含有上述印刷層的介電質生片並進行燒結製程(sintering process)。
然而，上述MLCC的製造方法可能存在一些問題。例如在燒結製程中，介電質層可能會因內部電極層的膨脹而受到壓迫，造成MLCC的耐電壓性下降和/或可靠性下降的問題。此外，
上述MLCC的製造方法可能難以與一般積體電路的製程相容。
本發明提供一種半導體結構的製造方法，其不僅可相容於積體電路的製程，並且可在不使用光罩的情況下，於半導體基底上形成各種規格的電容(例如各種電容值的電容)，使得半導體結構具有良好的製程彈性以及具有競爭力的製造成本。
本發明實施例提供一種半導體結構的製造方法，其包括以下步驟。於半導體基底上形成多層結構。多層結構包括多個第一導電層、多個第二導電層以及夾置於多個第一導電層和多個第二導電層之間的多個介電層。於多層結構上形成頂蓋層。沿第一方向切割多層結構與頂蓋層，以形成暴露出半導體基底的多條第一切割道，第一切割道在不同於第一方向的第二方向上彼此間隔開來。自第一切割道所暴露出的第二導電層的側壁朝第二方向移除第二導電層的一部分，以於介電層之間及頂蓋層和介電層中最上層的介電層之間形成第一溝渠；沿第一方向切割多層結構與頂蓋層，以形成暴露出半導體基底且與第一切割道間隔開的多條第二切割道，第二切割道在第二方向上彼此間隔開來；以及自第二切割道所暴露出的第一導電層的側壁朝第二方向移除第一導電層的一部分，以於介電層之間以及半導體基底和介電層中最下層的介電層之間形成第二溝渠。
在本發明的一實施例中，半導體結構的製造方法更包括
於第一溝渠和第二溝渠中形成第一絕緣層；以及於第一切割道以及第二切割道中分別形成第一電極和第二電極，第一電極與第一導電層接觸且藉由第一絕緣層與第二導電層間隔開來，第二電極與第二導電層接觸且藉由第一絕緣層與第一導電層間隔開來。
在本發明的一實施例中，半導體結構的製造方法更包括在形成第一電極與第二電極之後，沿第二方向切割多層結構、頂蓋層、第一電極和第二電極，以形成暴露出半導體基底且與第一切割道和第二切割道垂直的多條第三切割道；以及在第三切割道中形成第二絕緣層。
在本發明的一實施例中，形成於第一切割道中的第一電極被第二絕緣層分隔成彼此不接觸的多個部分，且形成於第二切割道中的第二電極被第二絕緣層分隔成彼此不接觸的多個部分。
在本發明的一實施例中，半導體結構的製造方法更包括在形成第一切割道與第二切割道之前，沿第二方向切割多層結構和頂蓋層，以形成暴露出半導體基底且在第一方向上彼此間隔開來的多條第三切割道；以及在第三切割道中形成第二絕緣層。
在本發明的一實施例中，形成於第三切割道中的第二絕緣層被第一電極和第二電極分隔成彼此不接觸的多個部分。
在本發明的一實施例中，形成第一絕緣層的步驟包括：於第一切割道、第一溝渠、第二切割道以及第二溝渠中填入感光性絕緣材料；以及對感光性絕緣材料進行無光罩微影製程，以移除第一切割道和第二切割道中的感光性絕緣材料，並於第一溝渠
和第二溝渠中形成第一絕緣層。
在本發明的一實施例中，形成第一切割道和第二切割道的製程包括、雷射切割或電漿切割。
在本發明的一實施例中，第一導電層的材料與第二導電層的材料不同。
在本發明的一實施例中，形成第一溝渠的步驟包括第一蝕刻製程。在第一蝕刻製程中，第二導電層對第一導電層的蝕刻選擇比大於或等於2。形成第二溝渠的步驟包括第二蝕刻製程，在第二蝕刻製程中，第一導電層對第二導電層的蝕刻選擇比大於或等於2。
綜上所述，在上述半導體結構的製造方法中，第一切割道設計為其中欲形成有與第一導電層(可視為內電極)連接的第一電極(可視為外電極)，而第二切割道設計為其中欲形成有與第二導電層(可視為內電極)連接的第二電極(可視為外電極)。如此一來，第一切割道和第二切割道可界定由第一導電層、第二導電層和介電層所界定之電容的大小，故可在不使用光罩的情況下，於半導體基底上形成各種規格的電容(例如各種電容值的電容)，使得半導體結構具有良好的製程彈性以及具有競爭力的製造成本。另一方面，上述形成步驟常見於積體電路的製程中，故上述半導體結構的製造方法可相容於積體電路的製程中。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20:半導體結構
100、200:半導體基底
110、112、114、116、118、210、212、218:第一導電層
120、122、124、126、220、222、226:介電層
130、132、134、136、138、230、232、238:第二導電層
140、142、144、146、240、242、246:頂蓋層
150、152:填充材料層
160:絕緣材料層
162、262:第一絕緣層
170、172:導電材料層
180、182、282、284:第二絕緣層
D1:第一方向
D2:第二方向
E1、E1':第一電極
E2、E2':第二電極
ML、ML1、ML2、ML3、ML4、ML5、ML11、ML22:多層結構
SL1、SL1':第一切割道
SL2、SL2':第二切割道
SL3、SL3':第三切割道
T1、T1':第一溝渠
T2、T2':第二溝渠
圖1到圖12是依照本發明一實施例的半導體結構的製造方法的示意圖。
圖13到圖16是依照本發明另一實施例的半導體結構的製造方法的示意圖。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接(例如有線連接)及物理斷接(例如無線連接)。
本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，「約」可以表示
在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。
圖1到圖12是依照本發明一實施例的半導體結構的製造方法的示意圖。圖1到圖12中的(a)圖為半導體結構的俯視示意圖，而圖1到圖12中的(b)圖為沿(a)圖中的剖線A-A'或剖線B-B'所截取的剖面示意圖。以下將藉由圖1至圖12來舉例說明半導體結構(例如圖12所示出之半導體結構10)的製造方法。
首先，請參照圖1，於半導體基底100上形成多層結構ML。接著，於多層結構ML上形成頂蓋層140。
多層結構ML包括多個第一導電層110、多個第二導電層130以及夾置於多個第一導電層110和多個第二導電層130之間的多個介電層120。在圖1的(b)中繪示了兩層第一導電層110、兩層多個第二導電層130以及夾置於其間的三層介電層120，但本發明之第一導電層110、介電層120和第二導電層130的層數並未以此為限。
在一些實施例中，半導體基底100可例如是摻雜矽基底、未摻雜矽基底或絕緣體上矽(SOI)基底。摻雜矽基底可為P型摻
雜、N型摻雜或其組合。在一些實施例中，半導體基底100可包括主動元件(例如PMOS、NMOS或CMOS)、內層介電層及/或接觸窗、金屬層間介電層(IMD)、多重金屬內連線的導體層及/或介層窗。然而，為了更清楚地描述本發明的電容器的製造方法，圖1至圖12中未示出該些構件。在一些實施例中，半導體基底100與多層結構ML之間可形成有絕緣層(未繪示)，以使半導體基底100中的膜層、結構和/或元件在後續製程中不會受到傷害。絕緣層可包括氧化矽。
第一導電層110可包括導電材料。舉例來說，導電材料可包括經摻雜的多晶矽、諸如Cu、Al、Ti、Ta、W、Pt、Cr、Mo等金屬或該些金屬的組合或其合金、諸如氮化鈦、氮化鎢、氮化鉭、氮化矽鉭、氮化矽鈦、氮化矽鎢等金屬氮化物或是諸如矽化鎢、矽化鈦、矽化鈷、矽化鋯、矽化鉑、矽化鉬、矽化銅、矽化鎳等金屬矽化物。第一導電層110的形成方法可包括原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)或其組合。
第二導電層130可包括導電材料。舉例來說，導電材料可包括經摻雜的多晶矽、諸如Cu、Al、Ti、Ta、W、Pt、Cr、Mo等金屬或該些金屬的組合或其合金、諸如氮化鈦、氮化鎢、氮化鉭、氮化矽鉭、氮化矽鈦、氮化矽鎢等金屬氮化物或是諸如矽化鎢、矽化鈦、矽化鈷、矽化鋯、矽化鉑、矽化鉬、矽化銅、矽化
鎳等金屬矽化物。第一導電層110的形成方法可包括ALD、CVD、PVD或其組合。
在一些實施例中，第一導電層110和第二導電層130可選用不同的材料(例如具有不同蝕刻選擇比的材料)，以在後續移除第一導電層110的一部分的步驟中，避免第二導電層130的一部分於相同步驟中同時被移除，或是後續在移除第二導電層130的一部分的步驟中，避免第一導電層110的一部分於相同步驟中同時被移除。舉例來說，第一導電層110可採用經摻雜的多晶矽，而第二導電層130可採用鎢。
介電層120的材料可例如是氧化物、氮化物、氮氧化物或高介電常數材料(high-K)。在一些示範實施例中，介電層120的材料可以是氧化矽、氮化矽、氮氧化矽、氧化矽-氮化矽-氧化矽(ONO)、介電常數大於4、大於7或甚至是大於10的高介電常數材料或其組合。高介電常數材料例如是金屬氧化物。舉例來說，金屬氧化物可以是稀土金屬氧化物，例如氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化釔(yttrium oxide,Y2O3)、氧化鑭(lanthanum oxide，La2O3)、鋁酸鑭(lanthanum aluminum oxide，LaAlO)、氧化鉭(tantalum oxide，Ta2O5)、氧化鋯(zirconium oxide，ZrO2)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO)、鍶鉍鉭氧化物(strontium
bismuth tantalate，SrBi2Ta2O9，SBT)或其組合。介電層120的形成方法可包括ALD、CVD或其組合。
頂蓋層140可包括如氮化矽等的介電材料。頂蓋層140的形成方法可包括ALD、CVD或其組合。
接著，請參照圖2，沿第一方向D1切割頂蓋層140與多層結構ML，以形成暴露出半導體基底100的多條第一切割道SL1。第一切割道SL1在不同於第一方向D1的第二方向D2上彼此間隔開來。在一些實施例中，第一方向D1和第二方向D2彼此垂直。在一些實施例中，第一方向D1和第二方向D2平行於半導體基底100的頂表面。第一切割道SL1可藉由諸如機械切割、雷射切割或電漿切割等切割製程形成。第一切割道SL1可將圖1所示出的多層結構ML劃分為如圖2所示出的多個多層結構ML1，且暴露出多層結構ML1中的第一導電層112、介電層122和第二導電層132的側壁以及形成於多層結構ML1上的頂蓋層142的側壁。在一些實施例中，第一切割道SL1可以移除基底100的一部分以於基底100中形成凹槽(未示出)，如此可確保形成於基底100上的第一導電層112有被完整的切割開來。
然後，請參照圖2和圖3，自第一切割道SL1所暴露出的第二導電層132的側壁朝第二方向D2移除第二導電層132的一部分，以於多個介電層122之間以及頂蓋層142和介電層122中最上層的介電層122之間形成第一溝渠T1。第一溝渠T1暴露出多層結構ML2中的第二導電層134的側壁。
在一些實施例中，形成第一溝渠T1的步驟可包括第一蝕刻製程。在第一導電層112和第二導電層132採用具有不同蝕刻選擇比的材料的情況下，移除第二導電層132的速率可大於移除第一導電層112的速率，故在移除第二導電層132的一部分以形成第一溝渠T1的步驟中，第一導電層112的側壁仍能夠保持大致相同的輪廓而不會受到第一蝕刻製程的影響。舉例來說，第一導電層112的側壁與介電層122的側壁可為共平面。在一些實施例中，在第一蝕刻製程中，第二導電層132對第一導電層112的蝕刻選擇比可大於或等於2。在一些實施例中，第一蝕刻製程可例如是回蝕刻(etch back)製程。
而後，請參照圖3和圖4，於第一切割道SL1與第一溝渠T1中填入填充材料，以於第一切割道SL1和第一溝渠T1中形成填充材料層150。在一些實施例中，填充材料層150還形成於頂蓋層142上。填充材料層150可包括光阻或有機平坦層。
之後，請參照圖4和圖5，沿第一方向D1切割頂蓋層142以及多層結構ML2以形成暴露出半導體基底100且與第一切割道SL1間隔開的多條第二切割道SL2。在一些實施例中，第一切割道SL1和第二切割道SL2可在第二方向D2上交替排列。在一些實施例中，第一切割道SL1與第二切割道SL2可彼此平行。在一些實施例中，第一切割道SL1與第二切割道SL2之間的距離可視所期望之記憶體胞元的電容進行調整。第二切割道SL2可藉由諸如機械切割、雷射切割或電漿切割等切割製程形成。第二切割道SL2
可將圖4所示出的多層結構ML2劃分為如圖5所示出的多個多層結構ML3，且暴露出多層結構ML3中的第一導電層114、介電層124和第二導電層136的側壁以及形成於多層結構ML3上的頂蓋層144和填充材料圖案152的側壁。在一些實施例中，第二切割道SL2可以移除基底100的一部分以於基底100中形成凹槽(未示出)，如此可確保形成於基底100上的第一導電層114有被完整的切割開來。
接著，請參照圖5和圖6，自第二切割道SL2所暴露出的第一導電層114的側壁朝第二方向D2移除第一導電層114的一部分，以於介電層124之間以及半導體基底100和多個介電層124中最下層的介電層124之間形成第二溝渠T2。第二溝渠T2暴露出多層結構ML4中的第一導電層116的側壁。
在一些實施例中，形成第二溝渠T2的步驟可包括第二蝕刻製程。在第一導電層114和第二導電層136採用具有不同蝕刻選擇比的材料的情況下，移除第一導電層114的速率可大於移除第二導電層136的速率，故在移除第一導電層114的一部分以形成第二溝渠T2的步驟中，第二導電層136的側壁仍能夠保持大致相同的輪廓而不會受到第二蝕刻製程的影響。舉例來說，第二導電層136的側壁與介電層124的側壁可為共平面。在一些實施例中，在第二蝕刻製程中，第一導電層114對第二導電層136的蝕刻選擇比可大於或等於2。在一些實施例中，第二蝕刻製程可例如是回蝕刻(etch back)製程。
然後，請參照圖6和圖7，將半導體基底100上的填充材料圖案152移除，以暴露出第一切割道SL1和第一溝渠T1。在一些實施例中，可採用灰化製程或以光阻溶劑來移除填充材料圖案152。第一溝渠T1和第二溝渠T2於第二方向D2的深度可依據設計進行調整。在一些實施例中，在第一溝渠T1和第二溝渠T2是以不同蝕刻製程形成的情況下(例如上述的第一蝕刻製程和第二蝕刻製程)，第一溝渠T1於第二方向D2的深度可不同於第二溝渠T2於第二方向D2的深度。
而後，請參照圖8，於第一切割道SL1、第二切割道SL2、第一溝渠T1和第二溝渠T2中形成絕緣材料層160。在一些實施例中，絕緣材料層160將第一切割道SL1、第二切割道SL2、第一溝渠T1和第二溝渠T2填滿並形成於頂蓋層144的頂表面上。之後，請參照圖9，移除第一切割道SL1和第二切割道SL2中的絕緣材料層160，以於第一溝渠T1和第二溝渠T2中形成第一絕緣層162。
在一些實施例中，第一絕緣層162可經由以下步驟形成。首先，可採用諸如旋塗玻璃(Spin On Glass，SOG)、旋塗介電質(Spin On Dielectric，SOD)等流動性良好的液態絕緣材料作為絕緣材料層160，使得絕緣材料層160能夠良好地填滿於第一切割道SL1、第一溝渠T1、第二切割道SL2以及第二溝渠T2中。接著，對絕緣材料層160進行固化以於第一切割道SL1、第一溝渠T1、第二切割道SL2以及第二溝渠T2中形成固態的絕緣材料層160
(例如是二氧化矽)。而後，以非等向性蝕刻移除第一切割道SL1和第二切割道SL2中的絕緣材料層160，以於第一溝渠T1和第二溝渠T2中形成第一絕緣層162。
在另一些實施例中，絕緣材料層160可採用如感光性絕緣材料等流動性良好的液態絕緣材料作為絕緣材料層160，使得絕緣材料層160能夠良好地填滿於第一切割道SL1、第一溝渠T1、第二切割道SL2以及第二溝渠T2中。在一些實施例中，感光性絕緣材料層160可為含有光阻和玻璃粉的感光性絕緣材料，例如玻璃鈍化製程層(Glass Passivation Process，GPP)中所使用的感光性絕緣材料。接著，以頂蓋層144為罩幕對絕緣材料層160進行無光罩微影製程，如此可除第一切割道SL1和第二切割道SL2中的絕緣材料層160。而後，再對第一溝渠T1和第二溝渠T2中的絕緣材料層160進行退火製程，以於第一溝渠T1和第二溝渠T2中形成第一絕緣層162。
接著，請參照圖10，於第一切割道SL1以及第二切割道SL2中填入導電材料層170。在一些實施例中，導電材料層170可形成於頂蓋層144上。導電材料層170可包括導電材料。舉例來說，導電材料可包括諸如Cu、Al、Ti、Ta、W、Pt、Cr、Mo、Sn等金屬或該些金屬的組合或其合金。作為另一選擇，導電材料可包括焊料，例如含有錫粉與助焊劑的錫膏。
然後，請參照圖10和圖11，沿第二方向D2切割導電材料層170、頂蓋層144、多層結構ML4以及第一絕緣層162，以形
成暴露出半導體基底100且與第一切割道SL1和第二切割道SL2垂直的多條的第三切割道SL3。在一些實施例中，第三切割道SL3在第一方向D1上可彼此平行。在一些實施例中，第三切割道SL3之間的距離可視所期望之記憶體胞元的電容進行調整。第三切割道SL3可藉由諸如機械切割、雷射切割或電漿切割等切割製程形成。應注意的是，圖10的(b)圖為沿圖10的(a)圖的剖線A-A'所截取的剖面示意圖，而圖11的(b)圖為沿圖11的(a)圖的剖線B-B'所截取的剖面示意圖，故圖10的(b)圖中的第一切割道SL1和第二切割道SL2以及第一溝渠T1和第二溝槽T2並未示出於圖11的(b)圖中，並且形成於第一溝渠T1和第二溝槽T中的第一絕緣層162也未出於圖11的(b)圖中。
如圖11所示，第三切割道SL3可將圖10所示出的多層結構ML4劃分為如圖11所示出的多個多層結構ML5，且第三切割道SL3會暴露出多層結構ML5中的第一導電層118、介電層126和第二導電層138的側壁以及形成於多層結構ML5上的頂蓋層146與導電材料層172的側壁。在一些實施例中，第三切割道SL3可以移除基底100的一部分以於基底100中形成凹槽(未示出)，如此可確保形成於基底100上的第一導電層118有被完整的切割開來。
接著，於第三切割道SL3中形成第二絕緣層180。在一些實施例中，第二絕緣層180可形成於導電材料層172的表面上。第二絕緣層180的材料可包括絕緣材料，例如氧化矽或正矽酸四
乙酯(tetraethyl orthosilicate；TEOS)等的絕緣材料。
而後，請參照圖11和圖12，對第二絕緣層180進行如化學機械研磨(chemical mechanical planarization，CMP)或回蝕刻等的平坦化製程，以將位於頂蓋層146的頂表面上方之第二絕緣層180及導電材料層172移除，如此可分別於第一切割道SL1和第二切割道SL2中形成第一電極E1和第二電極E2，且於第三切割道SL3中形成第二絕緣層182。在一些實施例中，頂蓋層146可與第二絕緣層182共平面。在一些實施例中，第一電極E1與第一導電層118接觸且藉由第一絕緣層164與第二導電層138間隔開來，而第二電極E2與第二導電層138接觸且藉由第一絕緣層164與第一導電層118間隔開來。如此一來，第一導電層118可與第一電極E1電性連接而不與第二電極E2電性連接，而第二導電層138可與第二電極E2電性連接而不與第一電極E1電性連接。在一些實施例中，形成於第一切割道SL1中的第一電極E1被第二絕緣層182分隔成彼此不接觸的多個部分，且形成於第二切割道SL2中的第二電極E2被第二絕緣層182分隔成彼此不接觸的多個部分。
在另一些實施例中，在形成第三切割道SL3之前，可先對圖10所示出的導電材料層170進行CMP或回蝕刻等的平坦化製程，以將位於頂蓋層144的頂表面上方之導電材料層170移除，如此可分別於第一切割道SL1和第二切割道SL2中形成導電材料層(未示出)。接著，沿第二方向D2切割導電材料層(未示出)、
頂蓋層144、多層結構ML4以及第一絕緣層162，以形成如圖11所示之暴露出半導體基底100且與第一切割道SL1和第二切割道SL2垂直的多條的第三切割道SL3。在此實施例中，圖11所示出之導電材料層172已於前述步驟被移除，故在形成第三切割道SL3之後，如圖12所示出之第一電極E1和第二電極E2可分別形成於第一切割道SL1和第二切割道SL2中。然後，於第三切割道SL3中形成如圖11所示出之第二絕緣層180。在此實施例中，由於第一電極E1和第二電極E2已形成於第一切割道SL1和第二切割道SL2中，故第二絕緣層180可形成於第一電極E1和第二電極E2的頂表面上。而後，對第二絕緣層180進行如CMP或回蝕刻等的平坦化製程，以將位於頂蓋層146的頂表面上方的第二絕緣層180以及第一電極E1和第二電極E2的頂表面上方的第二絕緣層180移除，如此可於第三切割道SL3中形成第二絕緣層182。
基於上述，在上述的半導體結構10的製造方法中，第一切割道SL1設計為其中形成有與第一導電層118連接的第一電極E1、第二切割道SL2設計為其中形成有與第二導電層138連接的第二電極E2，且第三切割道SL3為其中形成有將第一電極E1和第二電極E2分隔成彼此不接觸的多個部分的第二絕緣層182。如此一來，第一切割道SL1、第二切割道SL2和第三切割道SL3可於半導體基底100上界定多個電容單元(每個電容單元包括第一導電層118、第二導電層138和形成於兩者之間的介電層126)。因此，在不使用光罩的情況下，可於半導體基底100上形成各種
規格的電容(例如各種電容值的電容)，使得半導體結構10具有良好的製程彈性以及具有競爭力的製造成本。另一方面，如上所述的步驟常見於積體電路的製程中，故上述半導體結構10的製造方法可相容於積體電路的製程中。
圖13到圖16是依照本發明另一實施例的半導體結構的製造方法的示意圖。圖13到圖16中的(a)圖為半導體結構的俯視示意圖，而圖13到圖16中的(b)圖為沿(a)圖中的剖線A-A'或剖線B-B'所截取的剖面示意圖。以下將藉由圖13至圖16來舉例說明半導體結構(例如圖16所示出之半導體結構20)的製造方法。
首先，請參照圖13，於半導體基底200上形成多層結構ML。接著，於多層結構ML上形成頂蓋層240。半導體基底200的材料與半導體基底100的材料相似，於此不再重複贅述。頂蓋層240的材料與頂蓋層140的材料相似，於此不再重複贅述。
多層結構ML包括多個第一導電層210、多個第二導電層230以及夾置於多個第一導電層210和多個第二導電層230之間的多個介電層220。在圖13的(b)中繪示了兩層第一導電層210、兩層多個第二導電層230以及夾置於其間的三層介電層220，但本發明之第一導電層210、介電層220和第二導電層230的層數並未以此為限。圖13中所示出的第一導電層210、介電層220和第二導電層230的材料與形成方法分別與圖1中所示出的第一導電層110、介電層120和第二導電層130的材料與形成方法相似，於此不再重複贅述。
接著，請參照圖13和圖14，沿第二方向D2切割頂蓋層240與多層結構ML，以形成暴露出半導體基底200的第三切割道SL3'。第三切割道SL3'在不同於第二方向D2的第一方向D1上彼此間隔開來。在一些實施例中，第二方向D2和第一方向D1彼此垂直。在一些實施例中，第二方向D2和第一方向D1平行於半導體基底200的頂表面。第三切割道SL3'可藉由諸如機械切割、雷射切割或電漿切割等切割製程形成。第三切割道SL3'可將圖13所示出的多層結構ML劃分為如圖14所示出的多個多層結構ML11，且暴露出多層結構ML11中的第一導電層212、介電層222和第二導電層232的側壁以及形成於多層結構ML11上的頂蓋層242的側壁。在一些實施例中，第三切割道SL3'可以移除基底200的一部分以於基底200中形成凹槽(未示出)，如此可確保形成於基底200上的第一導電層212有被完整的切割開來。
然後，於第三切割道SL3'中形成第二絕緣層282。在一些實施例中，第二絕緣材料282可例如藉由以下步驟形成。首先，於第三切割道SL3'中填入絕緣材料(未示出)。在一些實施例中，絕緣材料形成於頂蓋層242的頂表面上。接著，對絕緣材料進行如化學機械研磨(CMP)等的平坦化製程，以將位於頂蓋層242的頂表面上方之絕緣材料移除，使得第二絕緣層282形成於第三切割道SL3'中。在一些實施例中，第二絕緣層282的頂表面與頂蓋層242的頂表面可為共平面。第二絕緣層282的材料可包括絕緣材料，例如氧化矽或正矽酸四乙酯(TEOS)等的絕緣材料。
之後，請參照圖14和圖15，於多層結構ML11中形成第一切割道SL1'與第二切割道SL2'以及第一溝渠T1'與第二溝渠T2'。第一切割道SL1'與第二切割道SL2'以及第一溝渠T1'與第二溝渠T2'可經由如圖1至圖7中所示的步驟形成，於此不再重複贅述。第一切割道SL1'與第二切割道SL2'以及第一溝渠T1'與第二溝渠T2'可將圖14所示出的多層結構ML11劃分為如圖15所示出的多個多層結構ML22，並且暴露出多層結構ML22中的第一導電層218、介電層226和第二導電層238的側壁、形成於多層結構ML22上的頂蓋層246的側壁以及形成於第三切割道SL3'中的第二絕緣層284的側壁。在一些實施例中，第一切割道SL1'與第二切割道SL2'可以移除基底200的一部分以於基底200中形成凹槽(未示出)，如此可確保形成於基底200上的第一導電層218有被完整的切割開來。
而後，請參照圖15和圖16，在第一溝渠T1'與第二溝渠T2'中形成第一絕緣層262。第一絕緣層262可經由如圖8和圖9中所示的步驟形成，於此不再重複贅述。接著，於第一切割道SL1'與第二切割道SL2'中分別形成第一電極E1'與第二電極E2'。在一些實施例中，第一電極E1'與第二電極E2'可例如藉由以下步驟形成。首先，於第一切割道SL1'與第二切割道SL2'中填入導電材料(未示出)。在一些實施例中，導電材料還形成於頂蓋層246和第二絕緣層284的頂表面上。接著，對導電材料進行平坦化製程(例如CMP)，以移除頂蓋層246和第二絕緣層284的頂表面上的導電
材料，使得第一電極E1'與第二電極E2'形成於第一切割道SL1'與第二切割道SL2'中。用以形成第一電極E1'與第二電極E2'的導電材料可包括諸如Cu、Al、Ti、Ta、W、Pt、Cr、Mo、Sn等金屬或該些金屬的組合或其合金。作為另一選擇，上述導電材料可包括焊料，例如含有錫粉與助焊劑的錫膏。
基於上述，由於第三切割道SL3'是在第一切割道SL1'與第二切割道SL2'之前形成，所以填入第三切割道SL3'的第二絕緣層282會被第一切割道SL1'與第二切割道SL2'切割而形成第二絕緣層284。也就是說，與圖12所示出的第二絕緣層182不同，圖14所示出之第二絕緣層282會在後續製程中被切割而形成如圖16所示出之彼此不接觸的多個第二絕緣層284。換句話說，第二絕緣層284可藉由後續分別形成於第一切割道SL1'與第二切割道SL2'中的第一電極E1'和第二電極E2'彼此間隔開來。
在上述的半導體結構20的製造方法中，第一切割道SL1'設計為其中形成有與第一導電層218連接的第一電極E1'、第二切割道SL2'設計為其中形成有與第二導電層238連接的第二電極E2'，且第三切割道SL3'為其中形成有被第一電極E1'和第二電極E2'分隔成彼此不接觸的多個部分的第二絕緣層284。如此一來，第一切割道SL1'、第二切割道SL2'和第三切割道SL3'可於半導體基底200上界定多個電容單元(每個電容單元包括第一導電層218、第二導電層238和形成於兩者之間的介電層226)。因此，在不使用光罩的情況下，可於半導體基底200上形成各種規格的電
容(例如各種電容值的電容)，使得半導體結構20具有良好的製程彈性以及具有競爭力的製造成本。另一方面，如上所述的步驟常見於積體電路的製程中，故上述半導體結構20的製造方法可相容於積體電路的製程中。
綜上所述，在上述半導體結構的製造方法中，第一切割道設計為其中欲形成有與第一導電層(可視為內電極)連接的第一電極(可視為外電極)，而第二切割道設計為其中欲形成有與第二導電層(可視為內電極)連接的第二電極(可視為外電極)。如此一來，第一切割道和第二切割道可界定由第一導電層、第二導電層和介電層所界定之電容的大小，故可在不使用光罩的情況下，於半導體基底上形成各種規格的電容(例如各種電容值的電容)，使得半導體結構具有良好的製程彈性以及具有競爭力的製造成本。另一方面，上述形成步驟常見於積體電路的製程中，故上述半導體結構的製造方法可相容於積體電路的製程中。
10:半導體結構
100:半導體基底
116:第一導電層
124:介電層
136:第二導電層
144:頂蓋層
D1:第一方向
D2:第二方向
ML4:多層結構
SL1:第一切割道
SL2:第二切割道
T1:第一溝渠
T2:第二溝渠
Claims (8)
- 一種半導體結構的製造方法，包括：於半導體基底上形成多層結構，所述多層結構包括多個第一導電層、多個第二導電層以及夾置於多個所述第一導電層和多個所述第二導電層之間的多個介電層；於所述多層結構上形成頂蓋層；沿第一方向切割所述多層結構與所述頂蓋層，以形成暴露出所述半導體基底的多條第一切割道，所述第一切割道在不同於所述第一方向的第二方向上彼此間隔開來；自所述第一切割道所暴露出的所述第二導電層的側壁朝所述第二方向移除所述第二導電層的一部分，以於所述介電層之間及所述頂蓋層和所述介電層中最上層的介電層之間形成第一溝渠；沿所述第一方向切割所述多層結構與所述頂蓋層，以形成暴露出所述半導體基底且與所述第一切割道間隔開的多條第二切割道，所述第二切割道在所述第二方向上彼此間隔開來；自所述第二切割道所暴露出的所述第一導電層的側壁朝所述第二方向移除所述第一導電層的一部分，以於所述介電層之間以及所述半導體基底和所述介電層中最下層的介電層之間形成第二溝渠；於所述第一溝渠和所述第二溝渠中形成第一絕緣層；於所述第一切割道以及所述第二切割道中分別形成第一電極和第二電極，所述第一電極與所述第一導電層接觸且藉由所述第 一絕緣層與所述第二導電層間隔開來，所述第二電極與所述第二導電層接觸且藉由所述第一絕緣層與所述第一導電層間隔開來；沿所述第二方向切割所述多層結構、所述頂蓋層、所述第一電極和所述第二電極，以形成暴露出所述半導體基底且與所述第一切割道和所述第二切割道垂直的多條第三切割道；以及在所述第三切割道中形成第二絕緣層。
- 如請求項1所述的半導體結構的製造方法，其中形成於所述第一切割道中的所述第一電極被所述第二絕緣層分隔成彼此不接觸的多個部分，且形成於所述第二切割道中的所述第二電極被所述第二絕緣層分隔成彼此不接觸的多個部分。
- 如請求項1所述的半導體結構的製造方法，更包括：在形成所述第一切割道與所述第二切割道之前，沿所述第二方向切割所述多層結構和所述頂蓋層，以形成暴露出所述半導體基底且在所述第一方向上彼此間隔開來的多條第三切割道；以及在所述第三切割道中形成第二絕緣層。
- 如請求項3所述的半導體結構的製造方法，其中形成於所述第三切割道中的所述第二絕緣層被所述第一電極和所述第二電極分隔成彼此不接觸的多個部分。
- 如請求項1所述的半導體結構的製造方法，其中形成所述第一絕緣層的步驟包括：於所述第一切割道、所述第一溝渠、所述第二切割道以及所述第二溝渠中填入感光性絕緣材料；以及 對所述感光性絕緣材料進行無光罩微影製程，以移除所述第一切割道和所述第二切割道中的所述感光性絕緣材料，並於所述第一溝渠和所述第二溝渠中形成所述第一絕緣層。
- 如請求項1所述的半導體結構的製造方法，其中形成所述第一切割道和所述第二切割道的製程包括機械切割、雷射切割或電漿切割。
- 如請求項1所述的半導體結構的製造方法，其中所述第一導電層的材料與所述第二導電層的材料不同。
- 如請求項1所述的半導體結構的製造方法，其中：形成所述第一溝渠的步驟包括第一蝕刻製程，在所述第一蝕刻製程中，所述第二導電層對所述第一導電層的蝕刻選擇比大於或等於2，形成所述第二溝渠的步驟包括第二蝕刻製程，在所述第二蝕刻製程中，所述第一導電層對所述第二導電層的蝕刻選擇比大於或等於2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111100020A TWI811936B (zh) | 2022-01-03 | 2022-01-03 | 半導體結構的製造方法 |
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| TW111100020A TWI811936B (zh) | 2022-01-03 | 2022-01-03 | 半導體結構的製造方法 |
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| TW202329223A TW202329223A (zh) | 2023-07-16 |
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| CN102148261A (zh) * | 2010-02-10 | 2011-08-10 | 中国科学院微电子研究所 | 电容器结构及其制造方法 |
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-
2022
- 2022-01-03 TW TW111100020A patent/TWI811936B/zh active
Patent Citations (2)
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