CN114725070A - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请涉及一种半导体器件及其制造方法。一种半导体器件包括：电容器，设置在衬底上，包括下电极、介电层和上电极；以及放电结构，与电容器间隔开，连接至电容器的上电极，并适于将由用于形成电容器的上电极的等离子体工艺所诱导的电荷放电至衬底。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2021年1月5日提交的韩国专利申请第10-2021-0000858号的优先权，其整体公开内容通过引用合并于此。
技术领域
本发明的各实施方式涉及半导体器件及其制造方法，更具体地，涉及包括放电结构的半导体器件及其制造方法，该放电结构能够将等离子体诱导电荷放电到衬底。
背景技术
半导体器件的制造包括等离子体工艺的多个步骤。等离子体工艺主要被应用于沉积或刻蚀工艺期间。然而，来自等离子体工艺的等离子体诱导电荷可能导致半导体器件的电性能劣化。需要新的改进的解决方案。
发明内容
本发明的实施方式涉及一种能够通过防止等离子体诱导损伤(PID)来提高半导体器件的性能的半导体器件及其制造方法。
根据本发明的一个实施方式，一种半导体器件包括设置在衬底上并包括下电极、介电层和上电极的电容器；以及放电结构，该放电结构与电容器间隔开，连接至电容器的上电极，并适于将由用于形成电容器的上电极的等离子体工艺所诱导的电荷放电到衬底。
根据本发明的另一实施方式，一种半导体器件包括：包括第一区域和第二区域的衬底；电容器，设置在衬底的第一区域上并包括下电极、介电层和上电极；以及放电结构，该放电结构与电容器间隔开，连接至电容器的上电极并适于将由用于形成电容器的上电极的等离子体工艺所诱导的电荷放电到衬底的第二区域。
根据本发明的又一实施方式，一种制造半导体器件的方法包括：提供包括第一区域和第二区域的衬底；形成电容器，该电容器的下电极、介电层和上电极堆叠于衬底的第一区域之上；以及在衬底的第二区域上形成放电结构，该放电结构与电容器间隔开且连接至电容器的上电极。
本发明的实施方式具有通过防止等离子体诱导损伤(PID)来提高半导体器件的性能的效果。
附图说明
图1是示出根据本发明实施方式的半导体器件的截面图。
图2A至图2K是示出用于制造根据本发明的实施方式的图1所示的半导体器件的方法的截面图。
图3A至图3D、图4A至图4D、图5A至图5D和图6A至图6D是示出用于制造本发明的其他实施方式的半导体器件的方法的截面图。
具体实施方式
这里描述的各实施方式将参考作为本发明的理想示意图的截面图、平面图和框图进行描述。因此，附图的结构可以因制造技术和/或公差而被修改。本发明的实施方式不限于附图所示的具体结构，而是包括根据制造工艺可能产生的结构的任何变化。相应地，附图中所示的区域和区域的形状旨在示出元件的区域的特定结构，而非旨在限制本发明的范围。
图1是根据本发明实施方式的半导体器件的截面图。
参照图1，衬底101可以包括第一区域R1、第二区域R2和第三区域R3。电容器可以设置在第一区域R1的衬底101上。电容器可以包括下电极SN、介电层116和上电极119。第一区域R1和电容器可以通过第一接触插塞106和第二接触插塞108电连接。放电结构PS可以设置在第二区域R2的衬底101上。放电结构PS可以包括第一二极管D1、第一放电接触插塞106’、第二放电接触插塞108’、第一电极114’和第二电极119’。第二二极管D2、外围栅极PG、第一外围金属线109和第二外围金属线125可以设置在第三区域R3的衬底101上。
衬底101可以是适合于半导体加工的材料。衬底101可以包括半导体衬底。衬底101可以包括含硅材料。衬底101可以包括例如硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、或者它们的组合或者它们中的两个或更多个的多层。衬底101也可以由诸如锗的其他半导体材料制成。衬底101可以由III/V族半导体衬底制成，即化合物半导体衬底，例如砷化镓(GaAs)。衬底101可以包括绝缘体上硅(SOI)衬底。
衬底101的第一区域Rl可以包括单元区域，其中形成诸如栅极、位线和电容器的器件。第二区域R2可以包括放电区域，其中等离子体诱导电荷被放电到衬底。第三区域R3可以包括用于控制形成在第一区域R1中的器件的操作的外围区域。在一个实施方式中，第二区域R2可以包括在位于单元区域和外围区域之间的虚设区域中。
第一区域Rl、第二区域R2和第三区域R3可以通过隔离层102划分。区域Rl至R3中的每一个可以包括由隔离层102限定的有源区域103。隔离层102可以是通过浅沟槽隔离(STI)工艺形成的区域。隔离层102可以包括例如氧化硅、氮化硅或它们的组合。
栅极结构BG可以设置在第一区域Rl中。栅极结构BG可以是掩埋栅极结构。根据图1，栅极结构BG可以位于比衬底101的上表面低的水平面处。然而，本发明不限于此。本发明可应用于任何类型的栅极结构，例如凹陷栅极、鳍状栅极和平面栅极等。
源极/漏极区域104可以设置在栅极结构BG之间的衬底101中以及在栅极结构BG的两侧的衬底101中。
位线结构BL可以设置在衬底101上在栅极结构BG之间。位线结构BL可被形成为直接接触位于栅极结构BG之间的源极/漏极区域104。
第一绝缘层105可以形成在衬底101之上。第一绝缘层105可以共同形成在衬底的第一区域Rl、第二区域R2和第三区域R3之上。第一绝缘层105可以包括绝缘材料。第一绝缘层105可以是单层或多层。第一绝缘层105可以包括具有相同的刻蚀选择比(etchselectivity)的多层绝缘材料。第一绝缘层105可以包括具有不同的刻蚀选择比的多层绝缘材料。第一绝缘层105可以包括例如氮化物、氧化物、氮氧化物或它们的组合。
第一接触插塞106和第二接触插塞108可被设置为穿过第一区域Rl的第一绝缘层105以接触衬底101。第一接触插塞106可被形成为接触源极/漏极区域104。第二接触插塞108的上表面和第一绝缘层105的上表面可以位于相同的水平面。第一接触插塞106可以包括半导体材料。第二接触插塞108可以包括金属。
本发明的各实施方式示出了穿过第一绝缘层105的第一接触插塞106和第二接触插塞108。然而，本发明不限于此。第一绝缘层105可以包括多层绝缘材料，适于针对第一接触插塞106和第二接触插塞108形成单独的绝缘层。
第二接触插塞108的线宽可被调整为比第一接触插塞106的线宽宽。在本实施方式中，第一接触插塞106的上表面被示出为被第二接触插塞108覆盖，但本实施方式不限于此。如果需要，第一接触插塞106和第二接触插塞108可以在能够电连接的限度内部分交叠。
第一接触插塞106的一端可以与衬底101的源极/漏极区域104直接接触，并且第一接触插塞106的另一端可以与第二接触插塞108直接接触。第二接触插塞108的一端可以与第一接触插塞106的另一端直接接触，并且第二接触插塞108的另一端可以与电容器的下电极SN直接接触。
刻蚀停止图案110可以形成在第一绝缘层105上。刻蚀停止图案110可以共同在第一区域Rl、第二区域R2和第三区域R3之上形成在第一绝缘层105上。刻蚀停止图案110可被形成为在诸如上层刻蚀工艺的后续工艺期间保护包括第一绝缘层105的下层。刻蚀停止图案110可以由相对于牺牲层111A具有刻蚀选择比的材料形成。刻蚀停止图案110可以包括氮化物、氧化物、氮氧化物或它们的组合。
电容器可以设置在第一区域Rl的第二接触插塞108上。电容器可以由下电极SN、介电层116和上电极119形成。下电极SN、介电层116和上电极119可以堆叠。介电层116可以设置在下电极SN和上电极119之间。电容器，特别是电容器的下电极SN，可以通过第一和第二接触插塞106和108而与衬底101的第一区域R1接触。电容器可以位于比第一绝缘层105的上表面高的水平面处。
下电极SN可以包括第一下电极114和第二下电极115的结构。下电极SN可以具有柱形。下电极SN可以包括筒形的第一下电极114和柱形的第二下电极115。第二下电极115可以形成在第一下电极114内部。第一下电极114和第二下电极115可以由相同或不同的材料制成。第一下电极114和第二下电极115可以具有金属基材料。金属基材料可以指含金属的材料。在本发明的另一实施方式中，第一下电极114可以具有金属基材料，而第二下电极115可以具有硅基材料。硅基材料可以指含硅材料。例如，第一下电极114和第二下电极115可以具有氮化钛(TiN)。第一下电极114可以具有氮化钛(TiN)，而第二下电极115可以具有掺杂多晶硅。掺杂多晶硅可以指掺杂有导电杂质的多晶硅。
介电层116可以包括单层结构、多层结构或叠层结构(laminated structure)。介电层116可以具有掺杂结构或混合结构。介电层116可以包括高介电(高k)材料。介电层116可以具有比氧化硅(SiO2)更高的介电常数。在一个实施方式中，氧化硅可以具有约3.9的介电常数，并且介电层116可以包括具有4或更大的介电常数的材料。高k材料可以具有约20或更大的介电常数。高k材料可以包括例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或钛酸锶(SrTiO3)。在本发明的另一实施方式中，介电层116可由多层高k材料形成。介电层116可以包括锆基氧化物层。介电层116可以包括氧化锆(ZrO2)的堆叠结构。氧化锆的堆叠结构可以包括ZA(ZrO2/Al2O3)或ZAZ(ZrO2/Al2O3/ZrO2)。ZA可以是其中氧化铝堆叠在氧化锆上的堆叠结构。ZAZ可以是氧化锆、氧化铝和氧化锆顺次堆叠的堆叠结构。ZrO2、ZA和ZAZ结构中的每一种也可以被称为“氧化锆基层(ZrO2基层)”。在一些实施方式中，介电层116可以由铪(Hf)基氧化物形成。例如，包括氧化铪(HfO2)的堆叠结构可以包括其中氧化铝堆叠在氧化铪上的HA(HfO2/Al2O3)结构，或其中氧化铪、氧化铝和氧化铪顺次堆叠的HAH(HfO2/Al2O3/HfO2)结构。HfO2、HA和HAH结构中的每一种也可以被称为“氧化铪(HfO2)基层”。
ZA、ZAZ、HA和HAH结构中的氧化铝Al2O3可以具有比氧化锆(ZrO2)和氧化铪(HfO2)更高的带隙。氧化铝(Al2O3)的介电常数可以低于氧化锆(ZrO2)和氧化铪(HfO2)的介电常数。因此，介电层116可以包括高k材料和带隙比高k材料高的高带隙材料的堆叠。在一些实施方式中，介电层116可以包括氧化硅SiO2作为高带隙材料而不是氧化铝。包括高带隙材料的介电层116可以抑制漏电流。高带隙材料可以是超薄的。高带隙材料可以比高k材料薄。
在本发明的实施方式中，介电层116可以包括其中高k材料和高带隙材料交替堆叠的叠层结构。例如，叠层结构可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)、HAHA(HfO2/Al2O3/HfO2/Al2O3)或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)结构。在叠层结构中，氧化铝(Al2O3)可以是超薄的。在本发明的其他实施方式中，介电层116可以包括掺杂有第二高k材料的第一高k材料的结构。例如，一些实施方式可以包括被掺杂氧化钛(TiO2)的氧化锆(TiO2掺杂的ZrO2)。而且，在本发明的其他实施方式中，介电层116可以包括不同高k材料的混合结构。例如，一些实施方式可以包括其中混合有氧化锆、氧化钛和氧化铝的TiZrAlO。
上电极119可以包括含硅材料、含锗材料、含金属材料或它们的任意组合。上电极119可以包括金属、金属氮化物、金属碳化物、导电金属氧化物或它们的任意组合。上电极119可以包括例如钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、碳氮化钛(TiCN)、碳氮化钽(TaCN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、氧化钌(RuO2)、氧化铱(IrO2)或它们的任意组合。上电极119可以包括硅(Si)层、锗(Ge)层、硅锗(SiGe)层或它们的任意组合。上电极119可以具有通过在硅层上堆叠硅锗层形成的多层结构(Si/SiGe)。上电极119可以具有通过在锗层上堆叠硅锗层形成的多层结构(Ge/SiGe)。上电极119可以包括含硅材料和含金属材料的堆叠结构。可以通过堆叠硅锗层和金属氮化物来形成上电极119。上电极119可以具有通过在氮化钛上堆叠硅锗层和氮化钨而形成的多层结构(TiN/SiGe/WN)。
单元金属线124可以在第一区域Rl中设置在电容器之上。单元金属线124可以设置在比电容器的上表面高的水平面处。第二绝缘层121可以设置在单元金属线124和电容器之间。
单元金属线124可以通过单元金属线接触122连接至电容器。单元金属线接触122可以穿过第二绝缘层121。单元金属线接触122的一端可以接触上电极119，并且单元金属线接触122的另一端可以接触单元金属线124。
用于将由等离子体工艺诱导的电子放电的放电结构PS可以设置在衬底101的第二区域R2上。放电结构PS可以包括从衬底开始在垂直方向上堆叠的第一二极管Dl、第一放电接触插塞106’、第二放电接触插塞108’、第一电极114’和第二电极119’。
第一二极管Dl可以由结区域104’和衬底101限定。结区域104’和第一区域Rl中的源极/漏极区域104可以同时形成。
第一放电接触插塞106’和第二放电接触插塞108’可以设置在衬底101的第二区域R2上，第一放电接触插塞106’接触第一二极管Dl的结区域104’。第一放电接触插塞106’和第二放电接触插塞108’可以位于分别与第一区域R1中的第一接触插塞106和第二接触插塞108相同的水平面处。第一放电接触插塞106’和第二放电接触插塞108’可以与第一接触插塞106和第二接触插塞108同时形成。第一放电接触插塞106’和第二放电接触插塞108’可以分别由与第一和第二接触插塞106和108相同的材料形成。第一放电接触插塞106’可以包括半导体材料。第二放电接触插塞108’可以包括金属。
放电结构PS的第一电极114’可以位于与电容器的第一下电极114相同的水平面处。第一电极114’和第一下电极114可以同时形成。第一电极114’和第一下电极114可以由相同的材料制成。
放电结构PS的第二电极119’可以与电容器的上电极119位于相同的水平面处。第二电极119’和上电极119可以同时形成。第二电极119’和上电极119可以由相同的材料制成。第二电极119’和电容器的上电极119可以形成为连续的单个单元。换言之，第二电极119’可电连接至电容器的上电极119。
根据本发明的实施方式，放电结构PS可以通过接触电容器的上电极119并形成通过第二区域R2的第一二极管Dl的电连接电流路径，将等离子体诱导电荷放电到衬底。换言之，本发明的实施方式可以通过将从形成上电极119、单元金属线接触122和/或单元金属线124的等离子体工艺所诱导的电荷放电到衬底来防止电容器的介电层116的性能因等离子体诱导损伤(PID)而劣化。
衬底101的第三区域R3可以包括外围栅极PG、第一外围金属线109和第二外围金属线125。第一外围金属线109和第二外围金属线125可以通过第一外围金属线接触107和第二外围金属线接触123接触衬底101的第三区域R3。结区域104”可以形成在第一外围金属线接触107在区域R3中接触衬底101的位置。
衬底101的第三区域R3可以包括第二二极管D2。第二二极管D2可以电连接至第二区域R2中的放电结构PS。第二二极管D2可以将从等离子体工艺诱导的电荷放电到衬底101的第三区域R3。第二二极管D2可以通过第三放电接触插塞107’接触放电结构PS。第二放电接触插塞108’可以延伸以接触第二区域R2中的第一放电接触插塞106’和第三区域R3中的第三放电接触插塞107’。
本发明的实施方式示出了包括筒形的第一电极114’的放电结构PS。然而，本发明不限于此。在其他实施方式中，放电结构PS的第一电极114’可以基于第一区域R1中的电容器的下电极SN的结构以各种结构形成。在其他实施方式中，放电结构PS的第一电极114’可以具有柱形。在其他实施方式中，放电结构PS的第一电极114’还可包括覆盖第一电极114’的外壁的支承件。
图2A至图2K是示出用于制造根据本发明的实施方式的图1所示的半导体器件的方法的截面图。图2A至图2K中示出的并且由与图1中相同的附图标记表示的部件可以是具有参照图1所描述的附图标记的部件。
参照图2A，可以提供包括第一区域R1、第二区域R2和第三区域R3的衬底101。第一区域R1、第二区域R2和第三区域R3可以由隔离层102划分。区域R1至R3中的每一个可以包括由隔离层102限定的有源区域103。
随后，可以在衬底101的第一区域Rl上形成栅极结构BG。根据图1，栅极结构BG可以具有位于比衬底101的上表面低的水平面处的掩埋栅极结构。然而，本发明不限于此。
随后，可以通过离子注入工艺在每个栅极结构BG两侧在衬底101中形成源极/漏极区域104。结区域104’和104”可以形成在衬底101的第二和第三区域R2和R3中。分别用于源极/漏极区域104和结区域104’和104”的离子注入可以同时处理，或者可以通过使相应的区域104、104’和104”开放的开口掩模来被分别地处理。
随后，可以在栅极结构BG上形成位线结构BL。位线结构BL可以形成为接触位于栅极结构BG之间的源极/漏极区域104。外围栅极PG可以形成在衬底101的第三区域R3上。外围栅极PG和位线结构BL可以同时形成或在不同时间形成。
随后，第一绝缘层105可以形成在衬底101的第一至第三区域Rl、R2和R3之上。
随后，可以形成第一和第二接触插塞106和108，第一至第三放电接触插塞106’、108’和107’，第一外围金属线接触107和第一外围金属线109以穿过第一绝缘层105并接触衬底101的相应的区域R1至R3。
本发明的实施方式以第一绝缘层105可以是单层、并且接触插塞可以穿过相应的区域Rl至R3的第一绝缘层105为例进行说明。然而，第一绝缘层105可以包括多层绝缘材料。
例如，第一绝缘层105可以形成为包括包含第一接触插塞106、第一放电接触插塞106’、第三放电接触插塞107’和第一外围金属线接触107的第一层以及包含第二接触插塞108、第二放电接触插塞108’和第一外围金属线109的第二层。
首先，可以在衬底101上形成第一层并且可以形成穿过第一层的开口。第一接触插塞106、第一放电接触插塞106’、第三放电接触插塞107’和第一外围金属线接触107可以通过将半导体材料填充到开口中来形成。随后，可以在第一层上形成第二层。可以形成穿过第二层并暴露第一接触插塞106、第一和第三放电接触插塞106’和107’以及第一外围金属线接触107的开口。第二接触插塞108、第二放电接触插塞108’和第一外围金属线109可以通过将金属填充到开口中来形成。
第一接触插塞106、第一和第三放电接触插塞106’和107’以及第一外围金属线接触107可以位于相同的水平面处。第二接触插塞108、第二放电接触插塞108’和第一外围金属线109可以位于相同的水平面处。
随后，刻蚀停止层110A可以形成在第一绝缘层105上。刻蚀停止层110A可以包括绝缘材料。刻蚀停止层110A和第一绝缘层105可以包括具有不同刻蚀选择比的材料。
随后，可以在刻蚀停止层110A上形成牺牲层111A。牺牲层111A用于提供用于形成电容器的下电极的开口。牺牲层111A的厚度可以被调整为至少与电容器的下电极的高度相同。牺牲层111A可以包括容易去除的材料。牺牲层111A可以包括具有相对于刻蚀停止层110A的刻蚀选择比的材料。牺牲层111A可以通过诸如化学气相沉积(CVD)和物理气相沉积(PVD)等的沉积工艺形成。牺牲层111A可以包括绝缘材料。例如，牺牲层111A可以包括氧化硅。
参照图2B，可以在牺牲层111A上形成第一掩模图案112。可以基于第一掩模图案112形成牺牲图案111和刻蚀停止图案110。牺牲图案111和刻蚀停止图案110可以在第一区域R1和第二区域R2中限定下电极开口113。通过穿过牺牲图案111和刻蚀停止图案110，下电极开口113可以暴露第一区域R1的第二接触插塞108和第二区域R2的第二放电接触插塞108’。下电极开口113可以具有高的宽高比。下电极开口113至少可以具有1:1的或更大的高的宽高比。例如，下电极开口113可以具有1:10的或更大的高的宽高比。这里使用的宽高比是指宽度与高度之比。
随后，可以去除第一掩模图案112。包括光敏材料的第一掩模图案可以通过剥离工艺被去除。
参照图2C，第一下电极材料层114A和第二下电极材料层115A可以沿着下电极开口113顺次形成。
第一下电极材料层114A和第二下电极材料层115A可以包括多晶硅、金属、金属氮化物、导电金属氧化物、金属硅化物、贵金属或它们的组合。第一下电极材料层114A和第二下电极材料层115A可以包括例如以下至少一种：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)或氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、或它们的组合。
在本发明的实施方式中，第一下电极材料层114A可以包括金属。第一下电极材料层114A可以包括具有良好台阶覆盖性的材料。例如，第一下电极材料层114A可以包括氮化钛(TiN)。
第二下电极材料层115A可以形成在第一下电极材料层114A上以填充下电极开口113。第二下电极材料层115A可以包括半导体材料。第二下电极材料层115A可以包括相对于第一下电极材料层114A具有刻蚀选择比的材料。第二下电极材料层115A可以包括具有良好间隙填充特性的材料。例如，第二下电极材料层115A可以包括掺杂的多晶硅。
在本发明的另一实施方式中，第一下电极材料层114A和第二下电极材料层115A均可以包括氮化钛(TiN)。第一下电极材料层114A和第二下电极材料层115A可以包括通过原子层沉积(ALD)工艺形成的氮化钛(ALD-TiN)。在另一实施方式中，第一下电极材料层114A和第二下电极材料层115A可以包括氮化钛(TiN)和钨(W)的堆叠结构。在另一实施方式中，第一下电极114和第二下电极115可以具有有着相同材料的单层结构。
参照图2D至2E，下电极SN可以具有柱结构。下电极SN的分离工艺可以被处理以形成下电极SN。下电极的分离工艺可以包括回蚀工艺和/或CMP工艺。柱结构的下电极SN可以由筒结构的第一下电极114和与第一下电极114接触的柱结构的第二下电极115形成。分离工艺可以针对暴露的牺牲图案111的上表面执行。换言之，下电极SN的上表面和牺牲图案111的上表面可以在相同的水平面处。
随后，可以去除牺牲图案111。可以通过浸出工艺(dip-out process)去除牺牲图案111。浸出工艺可以使用HF、NH4F/NH4OH、H2O2、HCl、HNO3、H2SO4中的一种或更多种湿化学品。
参照图2F，可以沿着下电极SN的整个表面区域形成介电材料层116A。介电材料层116A可以通过化学气相沉积(CVP)工艺或原子层沉积(ALD)工艺形成，具有良好的台阶覆盖性。介电材料层116A可以包括绝缘材料。介电材料层116A可以包括介电常数高于氧化硅(SiO2)的介电常数的高k材料。高K材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或锶钛氧化物(SrTiO3)。根据本发明的另一实施方式，介电材料层116A可为复合层，包括两层或更多层所列高K材料。根据本发明的实施方式，介电层116A可以由充分减小等效氧化物层厚度(EOT)并具有良好漏电流特性的氧化锆基材料形成。例如，在本实施方式中，介电层116A可以包括ZAZ(ZrO2/Al2O3/ZrO2)。根据本发明的另一实施方式，介电层116A可以包括HAH(HfO2/Al2O3/HfO2)。根据本发明的又一实施方式，介电层116A可包括TZAZ(TiO2/ZrO2/Al2O3/ZrO2)、TZAZT(TiO2/ZrO2/Al2O3/ZrO2/TiO2)、ZAZT(ZrO2/Al2O3/ZrO2/TiO2)、TZ(TiO2/ZrO2)或ZAZAT(ZrO2/Al2O3/ZrO2/Al2O3/TiO2)。TZAZ、TZAZT、ZAZT、TZ、ZAZAT的介电层堆叠中TiO2可以用Ta2O5代替。
参照图2G，可以在包含介电材料层116A的衬底101上形成第二掩模图案117。第二掩模图案117可以包括容易去除的材料。第二掩模图案117可以包括具有与介电材料层116A或下电极SN的刻蚀选择比不同的刻蚀选择比的材料。第二掩模图案117可以包括选择性地暴露形成在下电极SN的上表面上的介电材料层116A的开口。
参照图2H，可以刻蚀被第二掩模图案117暴露的第二区域R2中的介电材料层116A(参照图2G)和第二下电极115(参照图2G)。第二区域R2中的第二下电极115可以被完全去除而第一下电极114可以单独保留。因此，开口118可以形成在第二区域R2中的第一下电极114之间。经刻蚀的介电材料层由附图标记116B表示。
随后，可以去除第二掩模图案117。由氧化硅构成的第二掩模图案117可以通过湿式浸出工艺(wet dip-out process)被去除。在本发明的另一实施方式中，由光刻胶构成的第二掩模图案117可以通过剥离工艺被去除。
参照图2I，可以在包含介电材料层116B的衬底101之上形成上电极材料层119A。上电极材料层119A可以包括金属基材料。例如，上电极材料层119A可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钛铝(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)或它们的组合。上电极材料层119A可以通过低压化学气相沉积(LPCVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或原子层沉积(ALD)工艺形成。根据本发明的实施方式，上电极材料层119A可以包括通过ALD工艺形成的氮化钛(ALD-TiN)。
根据本发明的另一实施方式，上电极材料层119A可以具有多层结构。可以通过顺次堆叠第一含金属材料、硅锗和第二含金属材料来形成上电极材料层119A。第一含金属层和第二含金属层可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钛铝(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)或它们的组合。例如，第一含金属材料可以包括氮化钛，并且第二含金属材料可以包括其中堆叠有氮化钨和钨的WN/W。硅锗层可以掺杂有硼。
根据本发明的实施方式，上电极材料层119A可以包括间隙填充材料或低电阻材料。间隙填充材料可以包括硅锗(SiGe)。低电阻材料可以包括氮化钨(WN)。间隙填充材料可以无空隙地填充下电极SN之间的狭窄间隙。低电阻材料可以降低上电极材料层119A的电阻。
随后，可以在上电极材料层119A之上形成第三掩模图案120。第三掩模图案120可以被图案化，使得第三区域R3是开放的。
参照图2J，第三掩模图案120(参照图2I)可用于刻蚀第三区域R3中的上电极材料层119A和介电材料层116B。
因此，第一区域Rl可以包括其中依次堆叠下电极SN、介电层116和上电极119电容器。第二区域R2可以包括其中堆叠第一电极114’和第二电极119’的放电结构PS。第一电极114’和第一下电极114可以由相同的材料、以相同的结构、在相同的水平面处同时形成。第二电极119’可以接触第一区域R1中的上电极119。
参照图2K，可以在包括电容器的上电极119的衬底101上形成第二绝缘层121。第二绝缘层121可以包括单层或多层结构。
随后，单元金属线接触122可以形成在第一区域Rl中。单元金属线接触122可以通过穿过第二绝缘层121而接触电容器的上电极119。第二外围金属线接触123可以形成在第三区域R3中。第二外围金属线接触123可以通过穿过第二绝缘层121和刻蚀停止图案110而接触第一外围金属线109。
随后，单元金属线124可以形成在第一区域Rl中的第二绝缘层121之上。单元金属线124可以接触单元金属线接触122。第二外围金属线125可以形成在第三区域R3中的第二绝缘层121之上并且可以接触第二外围金属线接触123。
单元金属线124和第二外围金属线125可以由相同的材料制成并且位于相同的水平面处。
根据本发明的实施方式，放电结构PS可以通过接触电容器的上电极119并形成通过第二区域R2的第一二极管Dl和第三区域R3的第二二极管D2的电连接的电流路径，将等离子体工艺所诱导的电荷放电到衬底。换言之，根据本发明实施方式的放电结构PS可以防止介电层的性能由于形成上电极119、单元金属线接触122和单元金属线124等的等离子体刻蚀工艺导致的等离子体诱导损伤(PID)而劣化。
根据本发明的实施方式，放电结构PS形成为与第一区域Rl中的电容器的上电极119接触。然而，本发明不限于此。在本发明的另一实施方式中，放电结构PS可以形成为与外围电路区域的储存电容器(reservior capacitor)的上电极接触。
根据本发明的实施方式，存在单个放电结构PS。在其他实施方式中，可以有多个放电结构PS。多个放电结构PS可以通过第一放电接触插塞106’、第二放电接触插塞108’和第三放电接触插塞107’向衬底101放电。
根据本发明的实施方式，放电结构PS包括筒形的第一电极114’。然而，本发明不限于此。在其他实施方式中，放电结构PS的第一电极114’可以根据第一区域R1中的电容器的下电极SN的结构而以各种结构形成。例如，放电结构PS的第一电极114’可以形成为柱形。在另一实施方式中，放电结构PS的第一电极114’可以由柱结构形成。在本发明的另一实施方式中，放电结构PS的第一电极114’还可包括覆盖第一电极114’外壁的支承件。
图3A至3D是示出另一实施方式的用于制造根据本发明实施方式的半导体器件的方法的截面图。图3A至3D是示出在参照图2A至图2G描述的制造工艺之后另一实施方式的用于制造半导体器件的方法的截面图。图3A中示出的并且由与图2A至图2G中的相同的附图标记表示的部件可以是具有参照图2A至图2G描述的这些附图标记的部件并且可以通过与参照图2A至图2G描述的相同的工艺形成。
参照图3A，附图标记201可以表示第一下电极。附图标记202可以表示第二下电极。附图标记203A可以表示介电材料层。附图标记204可以表示第二掩模图案。
第二掩模图案204可以包括容易去除的材料。第二掩模图案204可以包括具有与介电材料层203A和下电极SN不同的刻蚀选择比的材料。第二掩模图案204可以包括选择性地暴露形成在第二区域R2中的下电极SN之上的介电材料层203A的开口。
参照图3B，可以刻蚀被第二掩模图案204暴露的第二区域R2中的介电材料层203A(参照图3A)和第二下电极202(参照图3A)。第二区域R2的第二下电极202可以被部分地去除。第二下电极202可以凹陷并被表示为202’。沟槽205可以由第二区域R2的第一下电极201和第二下电极202’限定。经刻蚀的介电材料层由附图标记203B表示。
随后，可以去除第二掩模图案204。
参照图3C，可以在包含介电材料层203B的衬底101之上形成上电极材料层206A。
随后，可以在上电极材料层206A之上形成第三掩模图案207。第三掩模图案207可以被图案化使得第三区域R3是开放的。
参照图3D，可以通过使用第三掩模图案207(参照图3C)刻蚀第三区域R3中的上电极材料层206A和介电材料层203B。
因此，第一区域Rl可以包括其中依次堆叠下电极SN、介电层203和上电极206的电容器。第二区域R2可以包括其中堆叠第一电极201’、第二电极202’和第三电极206’的放电结构PS。第一电极201’和第二电极202’可以以与第一下电极201和第二下电极202相同的结构由相同的材料同时形成。第三电极206’和上电极206可以由相同的材料在相同的水平面处同时形成。第三电极206’可以接触第一区域R1中的上电极206。
图4A至4D是示出用于制造根据本发明的实施方式的半导体器件的另一方法的截面图。图4A至4D示出了包含具有与图1所示的电容器不同结构的电容器的半导体器件。图4A至图4D中示出的并且由与图1中的相同的附图标记表示的部件可以是具有参照图1描述的附图标记的部件。
参照图4A，附图标记301可以表示由单一材料构成的柱形下电极。附图标记302A可以表示介电材料层。附图标记303可以表示第二掩模图案。
第二掩模图案303可以包括容易去除的材料。第二掩模图案303可以包括具有与介电材料层302A和下电极301不同的刻蚀选择比的材料。第二掩模图案303可以包括选择性地暴露形成在第二区域R2中的下电极301之上的介电材料层302A的开口。
参照图4B，可以刻蚀被第二掩模图案303暴露的第二区域R2中的介电材料层302A(参照图4A)。因此，第二区域R2中的下电极301的暴露的顶表面可以被限定为开口304。经刻蚀的介电材料层被表示为302B。
随后，可以去除第二掩模图案303。
参照图4C，可以在包含介电材料层302B的衬底101上形成上电极材料层305A。
随后，可以在上电极材料层305A上形成第三掩模图案306。第三掩模图案306可以被图案化使得第三区域R3是开放的。
参照图4D，第三掩模图案306(参照图4C)可用于刻蚀第三区域R3中的上电极材料层305A(参照图4C)和介电材料层302B(参照图4C)。
因此，第一区域Rl可以包括其中堆叠下电极301、介电层302和上电极305的电容器。第二区域R2可以包括其中堆叠第一电极301’和第二电极305’的放电结构PS。第一电极301’和第一下电极301可以由相同的材料在相同的水平面处同时形成。第二电极305’可以接触第一区域R1中的上电极305。
图5A至5D是示出用于制造根据本发明的实施方式的半导体器件的另一方法的截面图。图5A至5D示出了包含具有与图1所示的电容器不同结构的电容器的半导体器件。图5A至图5D中示出的并且由与图1中的相同的附图标记表示的部件可以是具有参照图1描述的附图标记的部件。
参照图5A，附图标记401可以表示筒形的下电极。附图标记402A可以表示介电材料层。附图标记403可以表示第二掩模图案。
第二掩模图案403可以包括容易去除的材料。第二掩模图案403可以包括具有与介电材料层402A和下电极401不同的刻蚀选择比的材料。第二掩模图案403可以包括选择性地暴露形成在第二区域R2中的下电极401之上的介电材料层402A的开口404。
参照图5B，可以刻蚀被第二掩模图案403暴露的第二区域R2中的介电材料层402A(参照图5A)。因此，第二区域R2中的下电极401的暴露的顶表面可以被限定为开口404。经刻蚀的介电材料层被表示为402B。根据本发明的实施方式，介电材料层402A(参照图5A)的暴露部分被完全去除。然而，本发明不限于此。介电材料层402A(参照图5A)可以被部分去除，从而暴露下电极401的一个或多个侧壁或下电极401的底表面。下电极401的全部或部分可以被暴露，使得下电极401可以通过电连接至随后的上电极而形成电流路径。
随后，可以去除第二掩模图案403。
参照图5C，上电极材料层405A可以形成在包含介电材料层402B的衬底101上。
随后，可以在上电极材料层405A上形成第三掩模图案406。第三掩模图案406可以被图案化使得第三区域R3是开放的。
参照图5D，第三掩模图案406(参照图5C)可用于刻蚀第三区域R3中的上电极材料层405A(参照图5C)和介电材料层402B(参照图5C)。
因此，第一区域Rl可以包括其中堆叠下电极401、介电层402和上电极405的电容器。第二区域R2可以包括其中堆叠第一电极401’和第二电极405’的放电结构PS。第一电极401’和第一下电极401可以由相同的材料、以相同的结构、在相同的水平面处同时形成。第二电极405’和上电极405可以由相同的材料在相同的水平面处同时形成。第二电极405’可以接触第一区域R1中的上电极405。
图6A至6D是示出用于制造根据本发明的实施方式的半导体器件的另一方法的截面图。图6A至6D示出了包括参照图1描述的电容器并且还包括设置在电容器上部并适于防止电容器倒塌的支承件的半导体器件。图6A至图6D中示出的并且由与图1中的相同的附图标记表示的部件可以是具有这些附图标记的部件。
参照图6A，附图标记501可以表示支承件。附图标记502可以表示第一下电极。附图标记503可以表示第二下电极。附图标记504A可以表示介电材料层。附图标记505可以表示第二掩模图案。
当图2A中的牺牲层111A形成时，可以在牺牲层111A之上或内部形成支承件501。支承件501可以由氮化硅或碳氮化硅(SiCN)形成。根据本发明的实施方式，支承件501形成在第一下电极502之上。然而，本发明不限于此。例如，支承件501可以由单级、双级、三级或多层级构成。
第二掩模图案505可以包括容易去除的材料。第二掩模图案505可以包括具有与介电材料层504A和下电极SN不同的刻蚀选择比的材料。第二掩模图案505可以包括选择性地暴露形成在第二区域R2中的下电极SN之上的介电材料层504A的开口。
参照图6B，可以刻蚀被第二掩模图案505暴露的第二区域R2中的介电材料层504A(参照图6A)和第二下电极503(参照图6A)。沟槽506可以由第二区域R2中的第一下电极502限定。经刻蚀的介电材料层被表示为504B。
随后，可以去除第二掩模图案505。
参照图6C，可以在包含介电材料层504B的衬底101之上形成上电极材料层506A。
随后，可以在上电极材料层507A上形成第三掩模图案508。第三掩模图案508可以被图案化使得第三区域R3是开放的。
参照图6D，第三掩模图案508(参照图6C)可用于刻蚀第三区域R3中的上电极材料层507A(参照图6C)和介电材料层504B(参照图6C)。
因此，第一区域Rl可以包括其中堆叠下电极SN、介电层504和上电极507的电容器。第二区域R2可以包括其中堆叠第一电极502’和第二电极507’的放电结构PS。第一电极502’和第一下电极502可以由相同的材料、以相同的结构、在相同的水平面处同时形成。第二电极507’和上电极507可以由相同的材料在相同的水平面处同时形成。第二电极507’可以接触第一区域R1中的上电极507。
尽管本发明已经针对具体实施方式进行了描述，但对于本领域技术人员来说显而易见的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下可以进行各种改变和修改。

Claims (25)

1.一种半导体器件，包括：
电容器，设置在衬底之上并包括下电极、介电层和上电极；以及
放电结构，与所述电容器间隔开，连接至所述电容器的上电极，并且适于将由用于形成所述电容器的上电极的等离子体工艺所诱导的电荷放电到所述衬底。
2.如权利要求1所述的半导体器件，其中，所述放电结构包括：
第二电极；
第一电极，连接至所述第二电极；
放电接触插塞，连接至所述第一电极；以及
二极管，连接至所述放电接触插塞并形成于所述衬底中。
3.如权利要求2所述的半导体器件，其中，所述第二电极连接至所述上电极。
4.如权利要求2所述的半导体器件，
还包括：
接触插塞，其两端分别连接至所述衬底和所述电容器，
其中，所述放电接触插塞和所述接触插塞位于相同的水平面。
5.如权利要求2所述的半导体器件，其中，所述放电接触插塞还包括：
第一放电接触插塞，连接至所述二极管；以及
第二放电接触插塞，其两端分别连接至所述第一放电接触插塞和所述第一电极。
6.如权利要求2所述的半导体器件，其中，所述第一电极和所述下电极具有相同的结构并且位于相同的水平面。
7.如权利要求5所述的半导体器件，其中，所述第一电极、所述第二电极和所述第二放电接触插塞包括金属。
8.如权利要求5所述的半导体器件，其中，所述第一放电接触插塞包括半导体材料。
9.如权利要求1所述的半导体器件，还包括金属线，所述金属线在所述电容器之上连接至所述电容器。
10.如权利要求2所述的半导体器件，其中，所述第一电极具有筒形或柱形。
11.如权利要求2所述的半导体器件，还包括支承件，所述支承件覆盖所述第一电极的外壁。
12.一种半导体器件，包括：
衬底，包括第一区域和第二区域；
电容器，设置在所述衬底的第一区域上，并且包括下电极、介电层及上电极；以及
放电结构，与所述电容器间隔开，连接至所述电容器的上电极，并适于将由用于形成所述电容器的上电极的等离子体工艺所诱导的电荷放电到所述衬底的第二区域。
13.如权利要求12所述的半导体器件，其中，所述放电结构包括：
第二电极；
第一电极，连接至所述第二电极；
放电接触插塞，连接至所述第一电极；以及
第一二极管，连接至所述放电接触插塞并形成于所述衬底的第二区域中。
14.如权利要求13所述的半导体器件，其中，所述第二电极连接至所述上电极。
15.如权利要求13所述的半导体器件，
还包括
接触插塞，其两端分别连接至所述衬底的第一区域和所述电容器，
其中，所述放电接触插塞和所述接触插塞位于相同的水平面。
16.如权利要求13所述的半导体器件，其中，所述放电接触插塞包括：
第一放电接触插塞，连接至所述第一二极管；以及
第二放电接触插塞，其两端分别连接至所述第一放电接触插塞和所述第一电极。
17.如权利要求16所述的半导体器件，
其中，
所述衬底还包括第三区域，以及
其中，所述放电结构还包括：
第三放电接触插塞，其两端分别连接至所述第二放电接触插塞和所述衬底的第三区域；以及
第二二极管，连接至所述第三放电接触插塞并形成于所述衬底的第三区域中。
18.一种制造半导体器件的方法，所述方法包括：
提供包括第一区域和第二区域的衬底；
形成电容器，所述电容器的下电极、介电层和上电极堆叠在所述衬底的第一区域之上；以及
在所述衬底的第二区域之上形成放电结构，所述放电结构与所述电容器间隔开并连接至所述电容器的上电极。
19.如权利要求18所述的方法，其中，形成所述放电结构包括：
在所述衬底的第二区域中形成第一二极管；
在所述第一二极管之上形成放电接触插塞；
在所述放电接触插塞之上形成第一电极；以及
在所述第一电极之上形成第二电极。
20.如权利要求19所述的方法，
其中，所述第一电极的形成与所述电容器的下电极的形成同时进行。
21.如权利要求19所述的方法，
其中，所述第二电极的形成与所述电容器的上电极的形成同时进行。
22.如权利要求19所述的方法，其中，所述放电接触插塞包括半导体材料与金属的堆叠结构。
23.如权利要求19所述的方法，其中，所述第一电极和所述第二电极中的每一个都包括金属。
24.如权利要求18所述的方法，还包括
在所述电容器之上形成连接至所述电容器的单元金属线。
25.如权利要求19所述的方法，
其中，所述衬底还包括第三区域，以及
其中，形成所述放电结构还包括：在所述衬底的第三区域中形成与所述放电接触插塞连接的第二二极管。
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