CN116437659A - 半导体存储器件 - Google Patents

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金容焕
朴相郁
朴盛铉
朴珍荣
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Abstract

一种半导体存储器件，包括：衬底，包括存储单元区；多个电容器结构，布置在衬底的存储单元区中，并且包括多个下电极、电容器介电层和上电极；第一支撑图案，接触多个电容器结构的多个下电极的侧壁，以支撑多个下电极；以及第二支撑图案，位于比第一支撑图案的竖直高度高的竖直高度处，并且接触多个下电极的侧壁，以支撑多个下电极。多个下电极分别在多个下电极的上部中具有多个电极凹入部。

Description

半导体存储器件
相关申请的交叉引用
本申请基于并要求于2021年12月21日向韩国知识产权局提交的韩国专利申请No.10-2021-0184285的优先权，该申请的公开通过全文引用合并于此。
技术领域
本发明构思涉及半导体存储器件，更具体地，涉及包括电容器结构的半导体存储器件。
背景技术
根据电子工业的快速发展和用户的需要，电子设备的大小和重量已经减小。由于在电子设备中使用的半导体存储器件以高集成度制造，用于半导体存储器件的组件的设计规则已经减少，以实现这样的高集成度。然而，期望具有电容器结构的半导体存储器件以确保电容器的容量增加以及高集成度。
发明内容
本发明构思提供了一种可以增加电容器的容量的半导体存储器件。
根据本发明构思的一个方面，一种半导体存储器件包括：衬底，包括存储单元区；多个电容器结构，布置在衬底的存储单元区中，并且包括多个下电极、电容器介电层以及上电极；第一支撑图案，接触多个电容器结构的多个下电极的侧壁，以支撑多个下电极；以及第二支撑图案，位于比第一支撑图案的竖直高度高的竖直高度处，并且接触多个下电极的侧壁以支撑多个下电极。多个下电极分别在多个下电极的上部具有多个电极凹入部。
根据本发明构思的一个方面，一种半导体存储器件包括：衬底，具有存储单元区；多个电容器结构，布置在衬底的存储单元区中，并且包括多个下电极、上电极、以及在多个下电极中的每个下电极和上电极之间的电容器介电层；第一支撑图案，接触多个电容器结构的多个下电极的侧壁，以支撑多个下电极；以及第二支撑图案，接触多个下电极的侧壁以支撑多个下电极。第二支撑图案位于第一支撑图案上方，并且位于比多个下电极的最上端低并比多个下电极的在竖直方向上的中部高的竖直高度处。多个下电极中的每个下电极包括从第二支撑图案的上表面向上突出的电极凹入部。
根据本发明构思的一个方面，一种半导体存储器件包括：衬底，包括布置在存储单元区中的多个有源区；多个掩埋接触部，连接到多个有源区；多个着接焊盘，布置在多个掩埋接触部上；多个电容器结构，布置在衬底的存储单元区中，并且包括电连接到多个着接焊盘的多个下电极、上电极、以及位于多个下电极中的每个下电极和上电极之间的电容器介电层；第一支撑图案，接触多个电容器结构的多个下电极的侧壁，以支撑多个下电极；第二支撑图案，接触多个下电极的侧壁以支撑多个下电极，第二支撑图案位于第一支撑图案上方，并且位于比多个下电极的最上端低并比多个下电极的在竖直方向上的中部高的竖直高度处；以及第三支撑图案，接触多个下电极的侧壁并位于第二支撑图案上方。多个下电极中的每个下电极具有位于第二支撑图案的上表面和第三支撑图案的下表面之间的电极凹入部。上电极包括朝向多个下电极中的每个下电极的电极凹入部延伸的电极突出部。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出了根据本发明构思的实施例的半导体存储器件的框图；
图2是示出了根据本发明构思的实施例的半导体存储器件的布局图；
图3A至图3D是示出了根据本发明构思的实施例的半导体存储器件的截面图；
图4A至图4D、图5A至图5D、图6A至图6D、图7A至图7D以及图8A至图8J是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图；
图9A和图9B是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图；
图10是示出了根据本发明构思的实施例的半导体存储器件的布局图，并且图11示出了沿图10的线X1-X1′和线Y1-Y1′截取的截面图；以及
图12是示出了根据本发明构思的实施例的半导体存储器件的布局图，并且图13是示出了半导体存储器件的透视图。
具体实施方式
图1是示出了根据本发明构思的实施例的半导体存储器件的框图。
参考图1，半导体存储器件1可以包括其中布置存储单元的单元区CLR和围绕单元区CLR的主外围区PRR。
根据本发明构思的实施例，单元区CLR可以包括划分单元块SCB的子外围区SPR。单元块SCB可以各自包括多个存储单元。在本说明书中，单元块SCB是指多个存储单元以均匀的间隔规则地布置的区域，并且单元块SCB可以被称为子单元块。
用于向多个存储单元输入电信号和从多个存储单元输出电信号的逻辑单元可以布置在主外围区PRR和子外围区SPR中。在一些实施例中，主外围区PRR可以被称为外围电路区，并且子外围区SPR可以被称为核心电路区。外围区PR可以包括主外围区PRR和子外围区SPR。在一些实施例中，外围区PR可以包括核心/外围电路区，该核心/外围电路区包括外围电路区和核心电路区。在一些实施例中，子外围区SPR中的至少一些可以仅设置为用于划分单元块SCB的空间。
单元块SCB可以指示如图2中所示的存储单元区CR、如图8A至图8I中所示的存储单元区CR、如图9A和图9B中所示的存储单元区CR、或者其中布置如参考图3A至图7D描述的多个有源区118的区域。外围区PR可以指示图8A至图8E中所示的外围区PR。
图2是示出了根据本发明构思的实施例的半导体存储器件的组件的布局图。
半导体存储器件1可以包括形成在存储单元区CR中的多个有源区ACT。在一些实施例中，形成在存储单元区CR中的多个有源区ACT可以布置为具有在相对于第一水平方向(X方向)和第二水平方向(Y方向)的对角线方向上延伸的长轴。多个有源区ACT可以构成如图3A至图7D中所示的多个有源区118。
多条字线WL可以跨越多个有源区ACT在第一水平方向(X方向)上平行地延伸。多条位线BL可以在多条字线WL上方沿与第一水平方向(X方向)交叉的第二水平方向(Y方向)平行地延伸。
在一些实施例中，多个掩埋接触部BC可以形成在多条位线BL中的两条相邻的位线BL之间。在一些实施例中，多个掩埋接触部BC可以在第一水平方向(X方向)和第二水平方向(Y方向)中的每一个上布置成线。
多个着接焊盘LP可以形成在多个掩埋接触部BC上方。多个着接焊盘LP可以与多个掩埋接触部BC部分地重叠。在一些实施例中，多个着接焊盘LP中的每一个可以延伸到两条相邻的位线BL之一的上部，并且与该两条相邻的位线BL之一的上部部分地重叠。
多个存储节点SN可以形成在多个着接焊盘LP上方。多个存储节点SN可以形成在多条位线BL上方。多个存储节点SN可以分别形成为多个电容器的下电极。多个存储节点SN可以分别通过多个着接焊盘LP和多个掩埋接触部BC分别连接到多个有源区ACT。
图3A至图3D是示出了根据本发明构思的实施例的半导体存储器件的截面图。图3A至图3D是分别沿图2的线A-A′、线B-B′、线C-C′和线D-D′截取的截面图。
参考图3A至图3D，半导体存储器件1包括通过器件隔离层116限定的多个有源区118、包括与多个有源区118交叉的多个字线沟槽120T的衬底110、布置在多个字线沟槽120T中的多条字线120、多个位线结构140、以及包括多个下电极210、电容器介电层220和上电极230的多个电容器结构200。
衬底110可以包括例如硅(Si)、结晶Si、多晶Si或非晶Si，或可以由其形成。在一些实施例中，衬底110包括半导体元素(例如锗(Ge))或选自硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)中的至少一种化合物半导体，或由其形成。在一些实施例中，衬底110可以具有或者可以是绝缘体上硅(SOI)结构。例如，衬底110可以包括掩埋氧化物层(BOX)。衬底110可以包括导电区，例如掺杂有杂质的阱或掺杂有杂质的结构。
多个有源区118可以是衬底110的通过器件隔离沟槽116T限定的部分。多个有源区118可以具有在平面图中具有短轴和长轴的相对长的岛状形状。在一些实施例中，多个有源区118可以布置为具有在相对于第一水平方向(X方向)和第二水平方向(Y方向)的对角线方向上延伸的长轴。多个有源区118可以沿着长轴以基本上相同的长度延伸，并且可以以基本上恒定的间距重复地布置。如本文所使用的诸如“相同”、“相等”、“平面”、“恒定”或“共面”之类的术语涵盖几乎相同，该几乎相同包括例如由于制造工艺而可能发生的变化。除非上下文或其他陈述另有说明，否则术语“基本上”在本文中可以用于强调该含义。
器件隔离层116可以填充器件隔离沟槽116T。可以通过器件隔离层116在衬底110处限定多个有源区118。
在一些实施例中，器件隔离层116可以均由包括第一器件隔离层、第二器件隔离层和第三器件隔离层的三层构成，但不限于此。例如，第一器件隔离层可以共形地覆盖器件隔离沟槽116T的内表面和底表面。在一些实施例中，第一器件隔离层可以由氧化硅形成。例如，第二器件隔离层可以共形地覆盖第一器件隔离层。在一些实施例中，第二器件隔离层可以由氮化硅形成。例如，第三器件隔离层可以覆盖第二器件隔离层并填充器件隔离沟槽116T。在一些实施例中，第三器件隔离层可以由氧化硅形成。例如，第三器件隔离层可以由氧化硅形成，该氧化硅由东燃硅氮烷(TOSZ)形成。在一些实施例中，器件隔离层116可以均由包括一种类型绝缘层的单层、包括两种类型绝缘层的双层或包括至少四种类型绝缘层的组合的多层构成。例如，器件隔离层116可以均由单层构成，该单层由氧化硅形成。当在平面图中观察时，器件隔离层116可以彼此连接，并且连接的器件隔离层116可以限定或围绕多个有源区118中的每一个。
多个字线沟槽120T可以形成在包括通过器件隔离层116限定的多个有源区118的衬底110中。多个字线沟槽120T可以在第一水平方向(X方向)上彼此平行地延伸，并且可以具有线形。多个字线沟槽120T可以与有源区118交叉，并且可以在第二水平方向(Y方向)上基本上等距地间隔开。在一些实施例中，可以在多个字线沟槽120T中的每一个的底表面处形成阶梯差。
多个栅极介电层122、多条字线120和多个掩埋绝缘层124可以顺序地形成在多个字线沟槽120T中。多条字线120可以构成图2中所示的多条字线WL。多条字线120可以在第一水平方向(X方向)上彼此平行地延伸，并且可以具有线形。多个字线沟槽120T可以与有源区118交叉，并且可以在第二水平方向(Y方向)上基本上等距地间隔开。多条字线120中的每一条的上表面可以在比衬底110的上表面低的竖直高度处。由于多个字线沟槽120T的阶梯差，多条字线120中的每一条的底表面可以具有不平坦的形状，并且鞍式鳍型晶体管(鞍式FinFET)可以形成在多个有源区118中。
本文中描述的高度或竖直高度是指在竖直方向(Z方向)上相对于衬底110的主表面或上表面的高度。也就是说，相同高度或恒定高度是指在竖直方向(Z方向)上相对于衬底110的主表面或上表面的高度相同或恒定的位置，并且低/高竖直高度是指在竖直方向(Z方向)上的高度低于/高于衬底110的主表面的位置。
多条字线120可以部分地填充多个字线沟槽120T的下部。多条字线120中的每一条可以具有下字线层120a和上字线层120b的堆叠结构。例如，栅极介电层122在下字线层120a和字线沟槽120T之间，并且下字线层120a可以共形地覆盖多个字线沟槽120T中的每一个的部分下部的底表面和内壁。例如，上字线层120b可以覆盖下字线层120a，并且部分地填充多个字线沟槽120T中的每一个的下部。在一些实施例中，下字线层120a可以由金属材料(例如Ti和Ta)或导电金属氮化物(例如TiN和TaN)形成。在一些实施例中，上字线层120b可以由例如掺杂多晶硅、金属材料(例如W)、导电金属氮化物(例如WN、TiSiN和WSiN)或其组合形成。
通过将杂质离子注入有源区118而形成的源极区和漏极区可以在衬底110的多条字线120的相对侧上布置在有源区118中。
栅极介电层122可以覆盖多个字线沟槽120T中的每一个的内壁和底表面。在一些实施例中，栅极介电层122可以从字线120和字线沟槽120T之间的位置延伸到掩埋绝缘层124和字线沟槽120T之间的位置。栅极介电层122可以由选自氧化硅、氮化硅、氮氧化硅、氧化物/氮化物/氧化物(ONO)和介电常数高于氧化硅的介电常数的高k介电材料中的至少一种形成。例如，栅极介电层122可以具有在约10与约25之间的介电常数。在一些实施例中，栅极介电层122可以由选自氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡钛锶(BaSrTiO)、氧化钡钛(BaTiO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中的至少一种材料形成。例如，栅极介电层122可以由HfO2、Al2O3、HfAlO3、Ta2O3或TiO2形成。诸如“约”或“近似”之类的术语可以反映数量、大小、取向或布局仅以较小的相对方式变化，和/或以不显著地改变某些元件的操作、功能或结构的方式变化。例如，从“约0.1至约1”的范围可以涵盖诸如0.1附近的0％至5％的偏差和1附近的0％至5％的偏差的范围，特别是如果这种偏差保持与所列出的范围相同的效果。
多个掩埋绝缘层124可以部分地填充多个字线沟槽120T的上部。在一些实施例中，多个掩埋绝缘层124的上表面可以在与衬底110的上表面基本上相同的竖直高度处。多个掩埋绝缘层124可以由选自氧化硅、氮化硅、氮氧化硅及其组合中的至少一种材料层形成。例如，多个掩埋绝缘层124可以由氮化硅形成。
第一绝缘层图案112和第二绝缘层图案114可以布置在器件隔离层116、多个有源区118和多个掩埋绝缘层124上方。例如，第一绝缘层图案112和第二绝缘层图案114可以由氧化硅、氮化硅、氮氧化硅、金属基介电材料或其组合形成。在一些实施例中，第一绝缘层图案112和第二绝缘层图案114可以由包括第一绝缘层图案112和第二绝缘层图案114在内的多个绝缘层的堆叠结构构成。在一些实施例中，第一绝缘层图案112可以由氧化硅形成，而第二绝缘层图案114可以由氮氧化硅形成。在一些其他实施例中，第一绝缘层图案112可以由非金属基介电材料形成，而第二绝缘层图案114可以由金属基介电材料形成。在一些实施例中，第二绝缘层图案114可以比第一绝缘层图案112厚。例如，第一绝缘层图案112可以具有在约
Figure BDA0003964271920000081
与约/>
Figure BDA0003964271920000082
之间的厚度，而第二绝缘层图案114可以具有比第一绝缘层图案112厚的在约/>
Figure BDA0003964271920000083
与约/>
Figure BDA0003964271920000084
之间的厚度。
多个直接接触导电图案134可以穿透绝缘层图案112和114，以部分地填充暴露有源区118中的源极区的多个直接接触孔134H。在一些实施例中，多个直接接触孔134H可以延伸到有源区118的源极区中。多个直接接触导电图案134可以由例如掺杂多晶硅形成。在一些实施例中，多个直接接触导电图案134可以各自包括外延硅层。多个直接接触导电图案134可以构成图2中所示的多个直接接触部DC。
多个位线结构140可以布置在第一绝缘层图案112和第二绝缘层图案114上。多个位线结构140可以包括多条位线147和覆盖多条位线147的多条绝缘封盖线148。多个位线结构140可以在与衬底110的主表面平行的第二水平方向(Y方向)上平行地延伸。多条位线147可以构成如图2中所示的多条位线BL。多条位线147可以通过多个直接接触导电图案134电连接到多个有源区118。在一些实施例中，多个位线结构140还可以各自包括导电半导体图案132，导电半导体图案132设置在第一绝缘层图案112和第二绝缘层图案114与多条位线147中的每一条位线之间。导电半导体图案132可以由例如掺杂多晶硅形成。将理解，当提及元件“连接”或“耦接”到另一元件或在另一元件“上”时，该元件可以直接连接或耦接到该另一元件或直接在该另一元件上，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件或“接触”另一元件或与另一元件“接触”时，在接触点处不存在介于中间的元件。如本文中所使用的，被描述为“电连接”的组件被配置为使得电信号可以从一个组件传输到另一组件(尽管这种电信号在其传输时可能在强度上衰减并且可能被选择性地传输)。
多条位线147可以各自具有线形的第一金属基导电图案145和第二金属基导电图案146的堆叠结构。在一些实施例中，第一金属基导电图案145可以由氮化钛(TiN)或TSN(Ti-Si-N)形成，第二金属基导电图案146可以由钨(W)或硅化钨(WSix)形成。在一些实施例中，第一金属基导电图案145可以用作扩散阻挡层。在一些实施例中，多条绝缘封盖线148可以由氮化硅形成。
多个绝缘间隔物结构150可以覆盖多个位线结构140的两个侧壁。多个绝缘间隔物结构150中的每一个可以包括第一绝缘间隔物152、第二绝缘间隔物154和第三绝缘间隔物156。在一些实施例中，多个绝缘间隔物结构150可以延伸到多个直接接触孔134H中，以覆盖多个直接接触导电图案134的相对侧壁。第二绝缘间隔物154可以由介电常数低于第一绝缘间隔物152和第三绝缘间隔物156的介电常数的材料形成。在一些实施例中，第一绝缘间隔物152和第三绝缘间隔物156可以由氮化物(例如，氮化硅)形成，第二绝缘间隔物154可以由氧化物(例如，氧化硅)形成。在一些实施例中，第一绝缘间隔物152和第三绝缘间隔物156由氮化物(例如，氮化硅)形成，第二绝缘间隔物154可以由相对于第一绝缘间隔物152和第三绝缘间隔物156具有蚀刻选择性的材料形成。例如，第一绝缘间隔物152和第三绝缘间隔物156可以由氮化物(例如，氮化硅)形成，第二绝缘间隔物154可以形成为空气间隔物。在一些实施例中，绝缘间隔物结构150可以包括由氧化物(例如，氧化硅)形成的第二绝缘间隔物154和由氮化物(例如，氮化硅)形成的第三绝缘间隔物156。如本文中所讨论的术语“空气”可以指在制造过程中可能存在的大气或其他气体。空气间隔物可以指填充有空气以用作绝缘间隔物的区域。
多个绝缘围栏180中的每一个可以布置在位于一对相邻的位线结构140之间的彼此面对的一对绝缘间隔物结构150之间的空间中。多个绝缘围栏180可以布置成行，同时在沿第二水平方向(Y方向)彼此面对的成对绝缘间隔物结构150之间彼此分离。例如，多个绝缘围栏180可以由氮化物形成。
在一些实施例中，多个绝缘围栏180可以穿透第一绝缘层图案112和第二绝缘层图案114并延伸到多个掩埋绝缘层124中，但不限于此。在一些其他实施例中，多个绝缘围栏180可以穿透第一绝缘层图案112和第二绝缘层图案114而不延伸到多个掩埋绝缘层124中，可以延伸到第一绝缘层图案112和第二绝缘层图案114中而不穿透绝缘层图案112和114，或者可以不延伸到第一绝缘层图案112和第二绝缘层图案114中，使得多个绝缘围栏180的下表面可以与第一绝缘层图案112和第二绝缘层图案114接触。
多个掩埋接触孔170H可以限定在多条位线147之间以及多个绝缘围栏180之间。多个掩埋接触孔170H和多个绝缘围栏180可以交替地布置在覆盖多个位线结构140的相对侧壁的多个绝缘间隔物结构150中的在第二水平方向(Y方向)上彼此面对的成对绝缘间隔物结构150之间。多个掩埋接触孔170H中的每一个的内部空间可以由覆盖两条相邻位线147中的每一条的侧壁的绝缘间隔物结构150、多个绝缘围栏180以及多条位线147中的两条相邻位线147之间的有源区118限定。在一些实施例中，多个掩埋接触孔170H中的每一个可以从绝缘间隔物结构150与多个绝缘围栏180中的每个绝缘围栏之间的位置延伸到有源区118中。
多个掩埋接触部170可以布置在多个掩埋接触孔170H中。多个掩埋接触部170可以部分地填充多个绝缘围栏180与覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150之间的空间的下部。多个掩埋接触部170和多个绝缘围栏180可以交替地布置在覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150中的彼此面对的成对绝缘间隔物结构150之间的位置中，即，在第二水平方向(Y方向)上。例如，多个掩埋接触部170可以由多晶硅形成。例如，多个掩埋接触部170中的每一个可以设置在多个绝缘围栏180中的对应的两个相邻绝缘围栏之间，以及多个位线结构140中的对应的两个相邻位线结构之间，其中两个绝缘间隔物结构在这两个相邻位线结构的相面对的内侧壁上。
在一些实施例中，多个掩埋接触部170可以在第一水平方向(X方向)和第二水平方向(Y方向)中的每一个上布置成线。多个掩埋接触部170中的每一个可以在垂直于衬底110的竖直方向(Z方向)上从有源区118延伸。多个掩埋接触部170可以构成图2中所示的多个掩埋接触部BC。
多个掩埋接触部170的上表面的高度可以低于多条绝缘封盖线148的上表面的高度。多个绝缘围栏180的上表面和多条绝缘封盖线148的上表面可以相对于竖直方向(Z方向)在相同的竖直高度处。例如，多个绝缘围栏180的上表面和多条绝缘封盖线148的上表面可以是共面的。
可以通过多个掩埋接触部170、多个绝缘间隔物结构150和多个绝缘围栏180来限定多个着接焊盘孔190H。多个掩埋接触部170可以在多个着接焊盘孔190H的底表面处暴露。
多个着接焊盘190可以填充多个着接焊盘孔190H的至少一部分，并且延伸到多个位线结构140上。多个着接焊盘190可以通过凹部190R彼此分离。多个着接焊盘190中的每一个可以包括导电阻挡层和导电阻挡层上的导电焊盘材料层，或可以由其形成。例如，导电阻挡层可以由金属、导电金属氮化物或其组合形成。在一些实施例中，导电阻挡层可以具有Ti/TiN堆叠结构。在一些实施例中，导电焊盘材料层可以包括钨(W)。在一些实施例中，金属硅化物层可以形成在多个着接焊盘190中的每一个和多个掩埋接触部170中的每一个之间。金属硅化物层可以由硅化钴(CoSix)、硅化镍(NiSix)或硅化锰(MnSix)形成，但不限于此。
多个着接焊盘190可以布置在多个掩埋接触部170上，并且多个掩埋接触部170和多个着接焊盘190可以分别彼此电连接。多个着接焊盘190可以分别通过多个掩埋接触部170连接到多个有源区118。多个着接焊盘190可以构成如图2中所示的多个着接焊盘LP。多个掩埋接触部170中的每一个可以在两个相邻的位线结构140之间，并且多个着接焊盘190中的每一个可以从在其间具有掩埋接触部170的两个相邻的位线结构140之间的位置延伸到一个位线结构140上。
凹部190R可以分别填充有绝缘结构195。在一些实施例中，绝缘结构195可以各自包括层间绝缘层和蚀刻停止层。例如，层间绝缘层可以由氧化物(例如，氧化硅)形成，蚀刻停止层可以由氮化物(例如，氮化硅)形成。图3A和图3C示出了绝缘结构195的上表面和多个着接焊盘190的上表面在相同的竖直高度处或是共面的，但不限于此。例如，通过填充凹部190R并覆盖多个着接焊盘190的上表面，绝缘结构195的上表面可以在比多个着接焊盘190的上表面高的竖直高度处。
蚀刻停止层300和包括多个下电极210、电容器介电层220和上电极230的多个电容器结构200可以布置在多个着接焊盘190和绝缘结构195上。蚀刻停止层300可以由例如氮化硅或氮化硼硅(SiBN)形成。多个下电极210可以穿透蚀刻停止层300，以与多个着接焊盘190接触。彼此对应的多个下电极210和多个着接焊盘190可以彼此电连接。
支撑图案310、320和330可以与多个下电极210的侧壁接触，以支撑多个下电极210。在一些实施例中，支撑图案310、320和330可以包括第一支撑图案310、第二支撑图案320和第三支撑图案330，它们与多个下电极210的侧壁接触，并且在不同的竖直高度处，以在竖直方向(Z方向)上彼此分离。
第一支撑图案310可以在竖直方向(Z方向)上距蚀刻停止层300的高竖直高度处，以与多个下电极210的侧壁接触，并且第二支撑图案320可以在竖直方向(Z方向)上距第一支撑图案310的高竖直高度处，以与多个下电极210的侧壁接触。第一支撑图案310可以在竖直方向(Z方向)上靠近多个下电极210的中部与多个下电极210的侧壁接触。在一些实施例中，第一支撑图案310可以在比多个下电极210的竖直方向(Z方向)上的中部略高的竖直高度处与多个下电极210的侧壁接触。在一些其他实施例中，第一支撑图案310可以在比多个下电极210的竖直方向(Z方向)上的中部略低的竖直高度处与多个下电极210的侧壁接触。在一些实施例中，第二支撑图案320可以在比多个下电极210的竖直方向(Z方向)上的中部高的竖直高度处与多个下电极210的侧壁接触。例如，第二支撑图案320可以位于在比多个下电极210的最上端低并且比多个下电极210的在竖直方向(Z方向)上的中部高的竖直高度处，以与多个下电极210的侧壁接触。多个下电极210的最上端可以从第二支撑图案320的上表面向上突出。也就是说，第二支撑图案320的上表面可以在比多个下电极210的最上端低的竖直高度处。第三支撑图案330可以与多个下电极210的上侧壁接触。在一些实施例中，第三支撑图案330的上表面可以在与多个下电极210的最上端相同的竖直高度处。第一支撑图案310、第二支撑图案320和第三支撑图案330可以由氮化硅(SiN)、碳氮化硅(SiCN)、富含N的氮化硅(富含N的SiN)和富含Si的氮化硅(富含Si的SiN)中的任一种形成，但不限于此。在一些实施例中，可以省略第三支撑图案330。
电容器介电层220可以共形地覆盖多个下电极210以及与多个下电极210的侧壁接触的支撑图案310、320和330的表面。在一些实施例中，电容器介电层220可以在特定区域(例如，一个存储单元区(图2的CR))中一体地形成，以覆盖多个下电极210以及支撑图案310、320和330中的至少一个支撑图案。多个下电极210可以构成图2中所示的多个存储节点SN。
多个下电极210中的每一个可以具有其内部被填充以具有圆形水平截面的柱形形状(即柱状)，但不限于此。在一些实施例中，多个下电极210中的每一个可以具有包括封闭下部的圆柱形形状。在一些实施例中，多个下电极210可以布置为在第一水平方向(X方向)或第二水平方向(Y方向)上以Z字形布置的蜂窝形状。在一些其他实施例中，多个下电极210可以布置为在第一水平方向(X方向)和第二水平方向(Y方向)中的每一个上布置成线的矩阵。多个下电极210可以由金属(例如掺杂有杂质的硅、钨或铜)或导电金属化合物(例如氮化钛)形成。图3A和图3C示出了绝缘结构195的上表面和多个下电极210的下表面在相同的竖直高度处，但不限于此。
电容器介电层220可以由例如TaO、TaAlO、TaON、AlO、AlSiO、HfO、HfSiO、ZrO、ZrSiO、TiO、TiAlO、BST((Ba，Sr)TiO)、STO(SrTiO)、BTO(BaTiO)、PZT(Pb(Zr，Ti)O)、(Pb，La)(Zr，Ti)O、Ba(Zr，Ti)O、Sr(Zr，Ti)O或其组合形成。
上电极230可以具有掺杂半导体材料层、主电极层和界面层中的一种或至少两种的堆叠结构。掺杂半导体材料层可以包括例如掺杂多晶硅和掺杂多晶硅锗(SiGe)中的至少一种。主电极层可以由金属材料形成。主电极层可以由例如W、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba，Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr，Co)O等形成。在一些实施例中，主电极层可以由W形成。界面层可以由金属氧化物、金属氮化物、金属碳化物和金属硅化物中的至少一种形成。
多个下电极210可以具有电极凹入部210RC，每个电极凹入部210RC在其上部中具有相对窄的水平宽度。电极凹入部210RC可以分别围绕多个下电极210的上部。在多个下电极210中限定电极凹入部210RC的空间可以被称为电极凹部，这将参考图8J来描述。电极凹部可以分别完全围绕多个下电极210的上部。电极凹入部210RC可以在从第二支撑图案320的上表面向上突出的部分处。在一些实施例中，电极凹入部210RC中的每一个可以在第二支撑图案320的上表面和第三支撑图案330的下表面之间。电极凹入部210RC的水平宽度可以小于多个下电极210的被第二支撑图案320围绕的水平宽度。例如，电极凹入部210RC的水平宽度可以均是多个下电极210中的每一个的被第二支撑图案320围绕的水平宽度的一半或更多，并且可以小于多个下电极210中的每一个的被第二支撑图案320围绕的水平宽度。
上电极230可以具有分别朝向多个下电极210的电极凹入部210RC突出的多个电极突出部230PT。上电极230的比第二支撑图案320的上表面高的上部具有电极突出部230PT，并且因此，上电极230的上部可以超过上电极230的在第一支撑图案310和第二支撑图案320之间的部分的侧壁朝向多个下电极210突出。电容器介电层220可以在上电极230和电极突出部230PT之间，并且电极突出部230PT可以围绕多个下电极210的其中电极凹入部210RC所位于的上部的侧壁。电极突出部230PT可以设置在第二支撑图案320的上表面之上。在一些实施例中，电极突出部230PT可以在第二支撑图案320的上表面和第三支撑图案330的下表面之间。参考图8J详细描述电极凹入部210RC和电极突出部230PT。
包括在根据本发明构思的半导体存储器件1中的多个下电极210可以形成为具有相对大的高度。因此，根据本发明构思的半导体存储器件1可以确保电容器的电容。
图4A至图4D、图5A至图5D、图6A至图6D、图7A至图7D以及图8A至图8J是示出了根据本发明构思的实施例的制造半导体存储器件的方法的截面图。图4A、图5A、图6A和图7A是沿图2的线A-A′截取的截面图，图4B、图5B、图6B和图7B是沿图2的线B-B′截取的截面图，图4C、图5C、图6C和图7C是沿图2的线C-C′截取的截面图，图4D、图5D、图6D和图7D是沿图2的线D-D′截取的截面图。
参考图4A至图4D，可以去除衬底110的一部分，以形成通过器件隔离沟槽116T限定的多个有源区118。
多个有源区118可以形成为具有在平面图中具有短轴和长轴的相对长的岛状形状。在一些实施例中，多个有源区118可以形成为具有在相对于第一水平方向(X方向)和第二水平方向(Y方向)的对角线方向上延伸的长轴。
可以形成填充器件隔离沟槽116T的器件隔离层116。可以通过器件隔离层116在衬底110处限定多个有源区118。在一些实施例中，器件隔离层116可以均由包括第一器件隔离层、第二器件隔离层和第三器件隔离层的三层构成，但不限于此。例如，第一器件隔离层可以形成为共形地覆盖器件隔离沟槽116T的内表面和底表面。在一些实施例中，第一器件隔离层可以由氧化硅形成。例如，第二器件隔离层可以形成为共形地覆盖第一器件隔离层。在一些实施例中，第二器件隔离层可以由氮化硅形成。例如，第三器件隔离层可以形成为覆盖第二器件隔离层并填充器件隔离沟槽116T。在一些实施例中，第三器件隔离层可以由氧化硅形成。例如，第三器件隔离层可以由氧化硅形成，该氧化硅由东燃硅氮烷(TOSZ)形成。在一些实施例中，器件隔离层116可以均形成为由包括一种类型绝缘层的单层、包括两种类型绝缘层的双层或包括至少四种类型绝缘层的组合的多层构成。例如，器件隔离层116可以均形成为由单层构成，该单层由氧化硅形成。当在平面图中观察时，器件隔离层116可以彼此连接，并且连接的器件隔离层116可以限定或围绕多个有源区118中的每一个。
可以在包括通过器件隔离层116限定的多个有源区118的衬底110中形成多个字线沟槽120T。多个字线沟槽120T可以在第一水平方向(X方向)上彼此平行地延伸并且可以形成为具有线形。多个字线沟槽120T可以与有源区118交叉，并且可以在第二水平方向(Y方向)上基本上等距地间隔开。在一些实施例中，可以在多个字线沟槽120T中的每一个的底表面处形成阶梯差。
在清洁形成多个字线沟槽120T的所得结构之后，可以在多个字线沟槽120T中顺序地形成多个栅极介电层122、多条字线120和多个掩埋绝缘层124。多条字线120可以在第一水平方向(X方向)上彼此平行地延伸，并且可以具有线形。多个字线沟槽120T可以与有源区118交叉，并且可以在第二水平方向(Y方向)上基本上等距地间隔开。多条字线120中的每一条的上表面可以形成为在比衬底110的上表面低的竖直高度处(参见图4C)。由于形成在多个字线沟槽120T的底表面处的阶梯差，多条字线120的底表面可以具有不平坦的形状。可以在多个有源区118中的每一个中形成鞍式鳍型晶体管(鞍式FinFET)。
多个栅极介电层122可以形成为覆盖多个字线沟槽1 20T的内壁和底表面。在一些实施例中，多个栅极介电层122可以形成为从多条字线120和多个字线沟槽120T之间的位置延伸到多个掩埋绝缘层124和多个字线沟槽120T之间的位置。
多条字线120可以形成为填充多个字线沟槽120T的下部。多条字线120中的每一条可以形成为具有下字线层120a和上字线层120b的堆叠结构。例如，栅极介电层122在下字线层120a和字线沟槽120T之间，并且下字线层120a可以共形地覆盖多个字线沟槽120T中的每一个的部分下部的底表面和内壁。例如，上字线层120b可以形成为覆盖下字线层120a并部分地填充多个字线沟槽120T中的每一个的下部。
在一些实施例中，在形成多条字线120之前或之后，在多条字线120的相对侧上将杂质离子注入到衬底110的多个有源区118中，以在多个有源区118中形成源极区和漏极区。
多个掩埋绝缘层124可以形成为部分地填充多个字线沟槽120T的上部。多个掩埋绝缘层124可以形成为使得多个掩埋绝缘层124的上表面在与衬底110的上表面基本上相同的竖直高度处。
可以形成第一绝缘层图案112和第二绝缘层图案114以覆盖器件隔离层116和多个有源区118。例如，绝缘层图案112和114可以由氧化硅、氮化硅、氮氧化硅、金属基介电材料或其组合形成。在一些实施例中，第一绝缘层图案112和第二绝缘层图案114可以由包括第一绝缘层图案112和第二绝缘层图案114在内的多个绝缘层的堆叠结构构成。在一些实施例中，第一绝缘层图案112可以由氧化硅形成，第二绝缘层图案114可以由氮氧化硅形成。在一些其他实施例中，第一绝缘层图案112可以由非金属基介电材料形成，第二绝缘层图案114可以由金属基介电材料形成。在一些实施例中，第二绝缘层图案114可以形成为比第一绝缘层图案112厚。例如，第一绝缘层图案112可以形成为具有在约
Figure BDA0003964271920000171
与约/>
Figure BDA0003964271920000172
之间的厚度，并且第二绝缘层图案114可以形成为具有比第一绝缘层图案112厚的在约/>
Figure BDA0003964271920000173
与约/>
Figure BDA0003964271920000174
之间的厚度。
此后，在第一绝缘层图案112和第二绝缘层图案114上形成导电半导体层之后，形成穿透导电半导体层以及第一绝缘层图案112和第二绝缘层图案114以暴露有源区118中的源极区的直接接触孔134H，并形成填充直接接触孔134H的直接接触导电层。在一些实施例中，直接接触孔134H可以延伸到有源区118的源极区中。导电半导体层可以由例如掺杂多晶硅形成。直接接触导电层可以由例如掺杂多晶硅形成。在一些实施例中，直接接触导电层可以由外延硅层构成。
可以在导电半导体层和直接接触导电层上顺序地形成用于形成位线结构140的金属基导电层和绝缘封盖层。在一些实施例中，金属基导电层可以具有第一金属基导电层和第二金属基导电层的堆叠结构。可以通过蚀刻第一金属基导电层、第二金属基导电层和绝缘封盖层来形成具有线形的第一金属基导电图案145和第二金属基导电图案146的堆叠结构的多条位线以及多条绝缘封盖线148。
在一些实施例中，第一金属基导电图案145可以由氮化钛(TiN)或TSN(Ti-Si-N)形成，第二金属基导电图案146可以由钨(W)或硅化钨(WSix)形成。在一些实施例中，第一金属基导电图案145可以用作扩散阻挡层。在一些实施例中，多条绝缘封盖线148可以由氮化硅形成。
一条位线147和覆盖该一条位线147的一条绝缘封盖线148可以构成一个位线结构140。各自包括位线147和覆盖位线147的绝缘封盖线148的多个位线结构140可以在平行于衬底110的主表面的第二水平方向(Y方向)上平行延伸。多条位线147可以构成如图2中所示的多条位线BL。在一些实施例中，位线结构140还可以包括导电半导体图案132，该导电半导体图案132是位于第一绝缘层图案112和第二绝缘层图案114与第一金属基导电图案145之间的导电半导体层的一部分。
在形成多条位线147的蚀刻工艺中，可以去除该导电半导体层的不与多条位线147竖直地重叠的一部分以及直接接触导电层，以形成多个导电半导体图案132和多个直接接触导电图案134。在这种情况下，第一绝缘层图案112和第二绝缘层图案114可以在形成多条位线147、多个导电半导体图案132和多个直接接触导电图案134的蚀刻工艺中用作蚀刻停止层。多条位线147可以形成为通过多个直接接触导电图案134电连接到多个有源区118。
可以形成多个绝缘间隔物结构150以覆盖多个位线结构140的相对侧壁。多个绝缘间隔物结构150中的每一个可以形成为包括第一绝缘间隔物152、第二绝缘间隔物154和第三绝缘间隔物156。第二绝缘间隔物154可以由介电常数低于第一绝缘间隔物152和第三绝缘间隔物156的介电常数的材料形成。在一些实施例中，第一绝缘间隔物152和第三绝缘间隔物156可以由氮化物(例如，氮化硅)形成，并且第二绝缘间隔物154可以由氧化物(例如，氧化硅)形成。在一些实施例中，第一绝缘间隔物152和第三绝缘间隔物156由氮化物(例如，氮化硅)形成，并且第二绝缘间隔物154可以由相对于第一绝缘间隔物152和第三绝缘间隔物156具有蚀刻选择性的材料形成。例如，当第一绝缘间隔物152和第三绝缘间隔物156由氮化物(例如，氮化硅)形成时，第二绝缘间隔物154可以由氧化物(例如，氧化硅)形成，但可以在后续工艺中去除以作为空气间隔物。在一些实施例中，多个绝缘间隔物结构150可以包括由氧化物(例如，氧化硅)形成的第二绝缘间隔物154和由氮化物(例如，氮化硅)形成的第三绝缘间隔物156。
可以在覆盖多个位线结构140的相对侧壁的多个绝缘间隔物结构150之间的空间中形成多个绝缘围栏180。多个绝缘围栏180可以布置成行，以在覆盖多个位线结构140的相对侧壁的多个绝缘间隔物结构150中的彼此面对的成对绝缘间隔物结构150之间彼此分离。在一些实施例中，一对绝缘间隔物结构150可以在第二水平方向(Y方向)上彼此间隔开，其中多个位线结构之一位于其间。例如，多个绝缘围栏180可以由氮化物(例如，氮化硅)形成。
在一些实施例中，多个绝缘围栏180可以形成为穿透第一绝缘层图案112和第二绝缘层图案114并延伸到掩埋绝缘层124中，但不限于此。在一些实施例中，多个绝缘围栏180可以穿透第一绝缘层图案112和第二绝缘层图案114而不延伸到多个掩埋绝缘层124中，可以延伸到第一绝缘层图案112和第二绝缘层图案114中而不穿透第一绝缘层图案112和第二绝缘层图案114，或者可以不延伸到第一绝缘层图案112和第二绝缘层图案114中，使得多个绝缘围栏180的下表面可以与第一绝缘层图案11 2和第二绝缘层图案114接触。
可以在多条位线147之间以及多个绝缘围栏180之间限定多个掩埋接触孔170H。多个掩埋接触孔170H和多个绝缘围栏180可以交替地布置在覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构1 50中的在第二水平方向(Y方向)上彼此面对的成对绝缘间隔物结构150之间。可以通过覆盖对应的两条相邻位线147中的每一条的侧壁的绝缘间隔物结构150、多个绝缘围栏180中的对应的两个绝缘围栏以及位于多条位线147中的两条相邻位线147之间的有源区118来限定多个掩埋接触孔170H中的每一个的内部空间。
可以通过使用多条绝缘封盖线148、覆盖多个位线结构140的相对侧壁的多个绝缘间隔物结构150以及多个绝缘围栏180作为掩模去除第一绝缘层图案112和第二绝缘层图案114以及多个有源区118中的每一个有源区的一部分来形成多个掩埋接触孔170H。在一些实施例中，多个掩埋接触孔170H可以形成为通过以下工艺来扩展由多个有源区118限定的空间：首先通过使用多条绝缘封盖线148、覆盖多个位线结构140的相对侧壁的多个绝缘间隔物结构150以及多个绝缘围栏180作为蚀刻掩模来执行去除第一绝缘层图案112和第二绝缘层图案114以及多个有源区118的一些部分的各向异性蚀刻工艺，然后执行进一步去除多个有源区118的其他部分的各向同性蚀刻工艺，使得多个掩埋接触孔170H横向地扩展。
参考图6A至图6D，在多个掩埋接触孔170H中形成多个掩埋接触部170。多个掩埋接触孔170H和多个绝缘围栏180可以交替地布置在覆盖多个位线结构140的相对侧壁的多个绝缘间隔物结构150中的在第二水平方向(Y方向)上彼此面对的成对绝缘间隔物结构150之间。例如，多个掩埋接触部170可以由多晶硅(例如，掺杂多晶硅)形成。
在一些实施例中，多个掩埋接触部170可以在第一水平方向(X方向)和第二水平方向(Y方向)中的每一个上布置成线。多个掩埋接触部170中的每一个可以从多个有源区118中的每一个的上部沿垂直于衬底110的竖直方向(Z方向)延伸。多个掩埋接触部170可以构成如图2中所示的多个掩埋接触部BC。
多个掩埋接触部170可以被多个绝缘围栏1 80和覆盖多个位线结构140的相对侧壁的多个绝缘间隔物结构150围绕。多个掩埋接触部170可以分别设置在多个掩埋接触孔170H中。多个掩埋接触部170可以填充多个绝缘围栏180之间的空间的下部以及覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150之间的空间的下部。例如，多个掩埋接触部170中的每一个可以设置在多个绝缘围栏180中的对应的两个相邻绝缘围栏之间，以及多个位线结构140中的对应的两个相邻位线结构之间，其中两个绝缘间隔物结构在这两个相邻位线结构的相面对的内侧壁上。
多个掩埋接触部170的上表面的高度可以低于多条绝缘封盖线148的上表面的高度。多个绝缘围栏180的上表面和多条绝缘封盖线148的上表面可以相对于竖直方向(Z方向)在相同的竖直高度处。例如，多个绝缘围栏180的上表面和多条绝缘封盖线148的上表面可以是共面的。
可以通过多个掩埋接触部170、多个绝缘间隔物结构150和多个绝缘围栏180来限定多个着接焊盘孔190H。多个掩埋接触部170可以在多个着接焊盘孔190H的底表面处暴露。
在形成多个掩埋接触部170的工艺中，部分地去除包括在多个位线结构140中的多条绝缘封盖线148的上部以及多个绝缘间隔物结构150的上部，以降低多个位线结构140的上表面的高度。
参考图7A至图7D，可以通过以下操作来形成凹部190R：形成覆盖多个位线结构140并填充多个着接焊盘孔190H的着接焊盘材料层，并部分地去除着接焊盘材料层以形成凹部190R。凹部190R可以将着接焊盘材料层分为多个着接焊盘190。多个着接焊盘190可以填充多个着接焊盘孔190H的至少一部分，并延伸到多个位线结构140上。
在一些实施例中，着接焊盘材料层可以包括导电阻挡层和在导电阻挡层上的导电焊盘材料层，或可以由其形成。例如，导电阻挡层可以由金属、导电金属氮化物或其组合形成。在一些实施例中，导电阻挡层可以具有Ti/TiN堆叠结构或者可以由Ti/TiN堆叠结构形成。在一些实施例中，导电焊盘材料层可以包括钨(W)，或可以由钨(W)形成。
在一些实施例中，可以在形成着接焊盘材料层之前，在多个掩埋接触部170上形成金属硅化物层。金属硅化物层可以在多个掩埋接触部170和着接焊盘材料层之间。金属硅化物层可以由硅化钴(CoSix)、硅化镍(NiSix)或硅化锰(MnSix)形成，但不限于此。
多个着接焊盘190可以彼此分离，其中凹部190R位于其间。多个着接焊盘190可以布置在多个掩埋接触部170上，并在多个位线结构140上延伸。在一些实施例中，多个着接焊盘190可以在多条位线147上延伸。多个着接焊盘190可以布置在多个掩埋接触部170上，并且多个掩埋接触部170和多个着接焊盘190可以分别彼此电连接。多个着接焊盘190可以分别通过多个掩埋接触部170连接到多个有源区118。
凹部190R可以分别填充有绝缘结构195。在一些实施例中，绝缘结构195可以各自包括层间绝缘层和蚀刻停止层。例如，层间绝缘层可以由氧化物(例如，氧化硅)形成，蚀刻停止层可以由氮化物(例如，氮化硅)形成。图7A和图7C示出了绝缘结构195的上表面和多个着接焊盘190的上表面在相同的竖直高度处或者可以是共面的，但不限于此。例如，通过填充凹部190R并覆盖多个着接焊盘190的上表面，绝缘结构195的上表面可以在比多个着接焊盘190的上表面高的竖直高度处。
图8A至图8I示出了如图7A至图7D中所示的多个着接焊盘190和多个绝缘结构195的部分上部而没有示出其下部，但对图8A至图8I的描述可以参考图7A至图7D做出。在图8A至图8I中，存储单元区CR可以与图2的线C-C′相对应。图8J是图8I的部分AX的放大截面图。
参考图8A，在多个着接焊盘190和绝缘结构195上顺序地形成蚀刻停止层300、第一模制层MD1、第一支撑图案310、第二模制层MD2、第二支撑图案320、掩模半导体材料层SMK和第三支撑图案330，然后可以在第三支撑图案330上形成掩模层MKL。第一模制层MD1和第二模制层MD2可以包括相对于第一支撑图案310、第二支撑图案320和第三支撑图案330具有蚀刻选择性的材料，或可以由其形成。在一些实施例中，当在平面图中观察时，第一支撑图案310、第二支撑图案320和第三支撑图案330中的每一个可以具有从上表面延伸到下表面的开口。
存储单元区CR可以是如图1中所示的单元块SCB或如图2中所示的存储单元区CR，并且外围区PR可以是如图1中所示的外围区PR。可以在存储单元区CR中形成多个着接焊盘190和绝缘结构195。可以在外围区PR中形成多条逻辑位线BLP和覆盖多条逻辑位线BLP的逻辑封盖层BLC。在一些实施例中，多条逻辑位线BLP可以由与多个着接焊盘190相同的材料形成。多条逻辑位线BLP的上表面可以在与多个着接焊盘190的上表面相同的竖直高度处。在一些实施例中，逻辑封盖层BLC可以由与蚀刻停止层300相同的材料形成。在一些实施例中，逻辑封盖层BLC的填充多条逻辑位线BLP之间的空间的部分可以由与绝缘结构195相同的材料形成，而逻辑封盖层BLC的覆盖多条逻辑位线BLP的部分可以由与蚀刻停止层300相同的材料形成。
在一些实施例中，第一模制层MD1和第二模制层MD2中的每一个可以包括旋涂硬掩模(SOH)材料或半导体氧化物层，或可以由其形成。半导体氧化物层可以包括诸如正硅酸乙酯(TEOS)氧化物和高密度等离子体(HDP)氧化物之类的氧化物。第一模制层MD1和第二模制层MD2可以由相同的材料形成，但不限于此，而可以由不同的材料形成。在一些实施例中，第一模制层MD1可以比第二模制层MD2厚。
第一支撑图案310、第二支撑图案320和第三支撑图案330中的每一个可以由氮化硅(SiN)、碳氮化硅(SiCN)、富含N的氮化硅(富含N的SiN)和富含Si的氮化硅膜(富含Si的SiN)之一形成，但不限于此。在一些实施例中，第二支撑图案320可以比第一支撑图案310厚。在一些实施例中，第三支撑图案330可以比第二支撑图案320薄。
掩模半导体材料层SMK可以由半导体材料形成。例如，掩模半导体材料层SMK可以由硅形成。掩模层MKL可以由光刻胶层、硬掩模材料层、氧化物层或其组合构成。
参考图8A和图8B，可以通过图案化存储单元区CR中的掩模层MKL并通过使用图案化的掩模层MKL作为蚀刻掩模部分地去除第三支撑图案330和掩模半导体材料层SMK来形成多个初步孔PH。第二支撑图案320可以在多个初步孔PH的底表面上暴露。在一些实施例中，多个初步孔PH可以穿透第三支撑图案330和掩模半导体材料层SMK，但可以不穿透第二支撑图案320。
参考图8B和图8C，可以通过使用具有多个初步孔PH的掩模层MKL、第三支撑图案330和掩模半导体材料层SMK作为蚀刻掩模部分地去除第二支撑图案320、第二模制层MD2、第一支撑图案310、第一模制层MD1和蚀刻停止层300来形成多个电极孔EH。多个着接焊盘190可以在多个电极孔EH的底表面处暴露。多个电极孔EH可以穿透第三支撑图案330、掩模半导体材料层SMK、第二支撑图案320、第二模制层MD2、第一支撑图案310、第一模制层MD1和蚀刻停止层300。
在形成多个电极孔EH的工艺中，可以消耗掩模层MKL的一部分，并且在形成多个电极孔EH之后，可以去除掩模层MKL。
参考图8C和图8D，可以通过部分地去除经由多个电极孔EH暴露的掩模半导体材料层SMK来形成与多个电极孔EH连通的侧壁凹部SRC。例如，侧壁凹部SRC可以分别连接到多个电极孔EH。可以通过部分地去除掩模半导体材料层SMK的面向多个电极孔EH的侧壁来形成侧壁凹部SRC。在一些实施例中，可以不形成侧壁凹部SRC。在一些实施例中，可以通过各向同性蚀刻工艺来形成侧壁凹部SRC。
参考图8D和图8E，可以通过氧化经由多个电极孔EH和多个侧壁凹部SRC暴露的掩模半导体材料层SMK的至少一部分来形成第三模制层MD3。在一些实施例中，当掩模半导体材料层SMK由硅形成时，第三模制层MD3可以由氧化硅形成。
在一些实施例中，掩模半导体材料层SMK可以由第三模制层MD3形成，但不限于此。在一些实施例中，可以部分氧化掩模半导体材料层SMK。例如，可以氧化掩模半导体材料层SMK的与多个电极孔EH相对邻近的部分，以形成第三模制层MD3，但与多个电极孔EH相对分离的部分可以保留，作为氧化后的掩模半导体材料层SMK。图8E示出了在形成第三模制层MD3之后，掩模半导体材料层SMK的一部分保留在外围区PR中，但图8E示出了掩模半导体材料层SMK的一部分可以仅保留在外围区PR中的示例。本发明不限于此。例如，掩模半导体材料层SMK的一部分可以保留在存储单元区CR的一部分中。氧化的掩模半导体材料层可以与多个电极孔EH分离。例如，氧化的掩模半导体材料层可以设置在多个电极孔EH和剩余的掩模半导体材料层之间。
在一些实施例中，通过氧化掩模半导体材料层SMK所形成的第三模制层MD3可以包括突出到多个电极孔EH中的模制突出部MDP。模制突出部MDP可以突出到多个电极孔EH中，超过在多个电极孔EH中暴露的第二支撑图案320和第三支撑图案330中的每一个的侧壁。
在图8E中，可以在后续工艺中去除形成在外围区PR中的第三支撑图案330、第三模制层MD3、掩模半导体材料层SMK、第二支撑图案320、第二模制层MD2、第一支撑图案310和第一模制层MD1，因此，在图8F至图8I中仅示出了存储单元区CR，并且其中省略了外围区PR。
参考图8F，可以形成下电极材料层210P，以填充多个电极孔EH并覆盖第三支撑图案330的上表面。下电极材料层210P可以由掺杂有杂质的硅、金属(例如钨和铜)或导电金属化合物(例如氮化钛)形成。在一些实施例中，下电极材料层210P可以由氮化钛形成。下电极材料层210P可以包括与模制突出部MDP相对应的电极凹入部210RC。电极凹入部210RC的水平宽度可以小于下电极材料层210P的在多个电极孔EH中的部分的宽度。
参考图8F和图8G，可以通过部分地去除下电极材料层210P的上部来形成多个下电极210。多个下电极210中的每一个可以电连接到多个着接焊盘190中的对应的着接焊盘。在一些实施例中，可以通过部分地去除下电极材料层210P的上部以暴露第三支撑图案330来形成填充多个电极孔EH的多个下电极210。在一些实施例中，可以在形成多个下电极210的工艺中去除第三支撑图案330的至少一部分。
参考图8G和图8H，可以通过去除第一模制层MD1、第二模制层MD2和第三模制层MD3来形成模制去除空间MDR。在一些实施例中，去除第一模制层MD1、第二模制层MD2和第三模制层MD3的工艺可以通过湿法蚀刻来执行。例如，可以通过形成在第一支撑图案310、第二支撑图案320和第三支撑图案330中的每一个中的开口来去除第一模制层MD1、第二模制层MD2和第三模制层MD3。第一支撑图案310、第二支撑图案320和第三支撑图案330可以与多个下电极210的侧壁接触。
参考图8H、图8I和图8J，可以通过形成多个下电极210、覆盖多个下电极210、第一支撑图案310、第二支撑图案320和第三支撑图案330的表面的电容器介电层220以及覆盖电容器介电层220的上电极230来形成包括多个下电极210、电容器介电层220和上电极230的多个电容器结构200。第一支撑图案310至第三支撑图案330可以接触多个下电极210的侧壁。电容器介电层220和上电极230可以填充模制去除空间MDR。电容器介电层220可以共形地覆盖多个下电极210的表面以及第一支撑图案310、第二支撑图案320和第三支撑图案330的表面。
多个下电极210中的每一个可以包括电极凹入部210RC，该电极凹入部210RC与其他部分相比具有相对较窄的水平宽度。多个下电极210中的每一个的限定电极凹入部210RC的空间可以被称为电极凹部210R。电极凹入部210RC可以从第二支撑图案320的上表面向上突出。在一些实施例中，电极凹入部210RC可以在第二支撑图案320的上表面和第三支撑图案330的下表面之间。在一些实施例中，电极凹部210R可以具有与第二支撑图案320和第三支撑图案330相邻的圆角。
下电极210的被第二支撑图案320围绕的部分可以具有第一水平宽度W1，并且电极凹入部210RC可以具有第二水平宽度W2。第二水平宽度W2的最小值可以小于第一水平宽度W1。在一些实施例中，第二水平宽度W2的最小值可以大于或等于第一水平宽度W1的一半。在一些实施例中，第一水平宽度W1可以在几纳米与几十纳米之间。例如，第一水平宽度W1可以在约10nm与约20nm之间。电极凹部210R可以在水平方向上具有凹入深度RCD。凹入深度RCD可以是第一水平宽度W1与第二水平宽度W2之差。在一些实施例中，凹入深度RCD可以小于或等于第一水平宽度W1的一半。在一些实施例中，电极凹入部210RC或电极凹部210R可以具有第一高度H1。在一些实施例中，第一高度H1可以在几十纳米与几百纳米之间。第一高度H1可以是第二支撑图案320的上表面和第三支撑图案330的下表面之间的距离。
上电极230可以具有分别突出到电极凹部210R中的多个电极突出部230PT。多个电极突出部230PT可以分别与多个下电极210的电极凹入部210RC相对应。由于上电极230的比第二支撑图案320的上表面高的部分包括电极突出部230PT，因此电极突出部230PT可以朝向多个下电极210的电极凹入部210RC突出，而不是朝向上电极230的在第一支撑图案31 0和第二支撑图案320之间的部分突出。电极突出部230PT可以围绕电极凹入部210RC的侧壁，并且电容器介电层220可以设置在电极突出部230PT和电极凹入部210RC之间。在一些实施例中，电极突出部230PT可以围绕多个下电极210的上部的整个侧壁(即，电极凹入部210RC的整个侧壁)，并且电容器介电层220可以设置在电极突出部230PT与多个下电极210的上部之间。电极突出部230PT可以设置在第二支撑图案320的上表面上方。在一些实施例中，电极突出部230PT可以在第二支撑图案320的上表面和第三支撑图案330的下表面之间。在一些实施例中，电极突出部230PT可以具有与第二支撑图案320和第三支撑图案330中的每一个相邻的圆角。例如，电极突出部230PT的与第二支撑图案320和第三支撑图案330中的每一个相邻的圆角可以分别对应于电极凹入部210RC的与第二支撑图案320和第三支撑图案330中的每一个相邻的圆角。
电极突出部230PT可以在水平方向上延伸到电极凹部210R中。电极突出部230PT可以延伸到电极凹部210R中达凹入深度RCD与电容器介电层220的厚度之差。在一些实施例中，电容器介电层220的厚度可以是几纳米。可以通过从第一高度H1减去电容器介电层220的厚度的两倍的值来获得电极突出部230PT的竖直高度。
图8A至图8E中所示的外围电路区PR可以填充有与多个电容器结构200所存在的高度相对应的掩埋绝缘层。该掩埋绝缘层可以由例如氧化膜或超低K(ULK)膜构成。氧化膜可以是选自硼磷硅酸盐玻璃(BPSG)膜、磷硅酸盐玻璃(PSG)膜、硼硅酸盐玻璃(BSG)膜、未掺杂硅酸盐玻璃(USG)膜、正硅酸乙酯(TEOS)膜和高密度等离子体(HDP)膜中的一个。ULK膜可以是选自具有在2.2与2.4之间的超低介电常数K的SiOC膜和SiCOH膜中的一个。
参考图1至图8J，根据本发明构思的半导体存储器件1包括填充多个电极孔EH的多个下电极210。可以通过使用两步蚀刻工艺来形成多个电极孔EH，在该两步蚀刻工艺中，可以通过执行部分地去除第三支撑图案330和掩模半导体材料层SMK的第一蚀刻工艺来形成多个初步孔PH，然后可以执行第二蚀刻工艺以经由多个初步孔PH部分地去除第二支撑图案320、第二模制层MD2、第一支撑图案310、第一模制层MD1和蚀刻停止层300的部分。因此，通过包括第一蚀刻工艺和第二蚀刻工艺的两步蚀刻工艺形成的多个电极孔EH具有比通过单一蚀刻工艺形成的多个电极孔大的竖直高度。因此，根据本发明构思的半导体存储器件1包括具有相对高的竖直高度的多个下电极210，并且因此，可以相对地增加电容器的容量。多个下电极210分别具有电极凹入部210RC，以增加多个下电极210的表面积，并且因此，可以进一步增加电容器的容量。
图9A和图9B是示出了根据实施例的制造半导体存储器件的方法的截面图。
参考图8D和图9A，可以通过氧化掩模半导体材料层SMK的经由多个电极孔EH暴露的至少一部分来形成第三模制层MD3a。第三模制层MD3a可以不具有如图8E中所示的第三模制层MD3的模制突出部MDP。
参考图9A和图9B以及对图8F至图8I的描述，形成多个下电极210a，去除第一模制层MD1、第二模制层MD2和第三模制层MD3a，并顺序地形成电容器介电层220和上电极230a，以形成包括多个下电极210a、电容器介电层220和上电极230a的多个电容器结构200a。多个下电极210a和上电极230a可以与图8I和图8J中所示的多个下电极210和上电极230基本上相似，但多个下电极210a可以不具有电极凹入部210RC，并且上电极230a可以不具有电极突出部230PT。
图10是示出了根据本发明构思的实施例的半导体存储器件的布局图，并且图11示出了沿图10的线X1-X1′和线Y1-Y1′截取的截面图。
参考图10和图11，半导体存储器件2可以包括衬底410、多条第一导线420、沟道层430、栅电极440、栅极绝缘层450和电容器结构480。半导体存储器件2可以包括具有竖直沟道晶体管(VCT)的存储器件。竖直沟道晶体管可以各自具有其中沟道层430的沟道长度从衬底410沿竖直方向延伸的结构。
下绝缘层412可以在衬底410上，并且多条第一导线420可以在下绝缘层412上沿第一水平方向(X方向)彼此分离并沿第二水平方向(Y方向)延伸。多个第一绝缘图案422可以布置在下绝缘层41 2上，以填充多条第一导线420之间的空间。多个第一绝缘图案422可以在第二水平方向(Y方向)上延伸，并且多个第一绝缘图案422的上表面可以在与多个第一导线420的上表面相同的竖直高度处。多条第一导线420可以用作半导体存储器件2的位线。
在示例实施例中，多条第一导线420可以由掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合形成。例如，多条第一导线420可以由掺杂多晶硅、A1、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合形成，但不限于此。多条第一导线420可以由单层或多层构成，该单层或多层由上述材料形成。在示例实施例中，多条第一导线420可以由二维(2D)半导体材料形成，并且该2D半导体材料可以包括石墨烯、碳纳米管或其组合。
沟道层430可以在多条第一导线420上布置成矩阵，在该矩阵中，沟道层430在第一水平方向(X方向)和第二水平方向(Y方向)上彼此分离。沟道层430可以各自具有在第一水平方向(X方向)上的第一宽度和在第三方向(Z方向)上的第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以在第一宽度的约2倍与第一宽度的约10倍之间，但不限于此。沟道层430中的每一个的底部可以用作第一源/漏区(未示出)，沟道层430中的每一个的上部可以用作第二源/漏区(未示出)，并且沟道层430中的每一个的在第一源/漏区和第二源/漏区之间的部分可以用作沟道区(未示出)。
在示例实施例中，沟道层430可以各自包括氧化物半导体或可以由其形成，并且氧化物半导体可以包括InxGayZnZO、InxGaySizO、InxSnyZnZO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其组合。沟道层430可以各自包括由氧化物半导体形成的单层或多层。在一些示例中，沟道层430可以具有比硅的带隙能量大的带隙能量。例如，沟道层430可以具有在约1.5eV与约5.6eV之间的带隙能量。在一些实施例中，沟道层430可以具有在约2.0eV与约4.0eV之间的带隙能量。在一些实施例中，沟道层430可以由多晶或非晶形成，但不限于此。在示例实施例中，沟道层430可以各自包括2D半导体材料，并且2D半导体材料可以包括石墨烯、碳纳米管或其组合。
栅电极440可以在沟道层430的相对侧壁上沿第一水平方向(X方向)延伸。栅电极440可以包括面向沟道层430中的每一个的第一侧壁的第一子栅电极440P1和面向沟道层430中的每一个的与第一侧壁相对的第二侧壁的第二子栅电极440P2。半导体存储器件2可以具有双栅极晶体管结构，该双栅极晶体管结构具有第一子栅电极440P1、第二子栅电极440P2和在它们之间的一个沟道层430。然而，本发明构思不限于此，并且也可以通过省略第二子栅电极440P2并仅形成面对沟道层430中的每一个的第一侧壁的第一子栅电极440P1来实现单栅极晶体管结构。
栅电极440可以由掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合形成。例如，栅电极440可以由掺杂多晶硅、A1、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合形成，但不限于此。
栅极绝缘层450可以围绕沟道层430的侧壁，并且可以在沟道层430和栅电极440之间。例如，如图10和图11所示，沟道层430的整个侧壁可以被栅极绝缘层450围绕，并且栅电极440可以与栅极绝缘层450的侧壁的一部分接触。在一些实施例中，栅极绝缘层450可以在栅电极440的延伸方向(即，第一水平方向(X方向))上延伸，并且仅沟道层430的面向栅电极440的两个侧壁可以与栅极绝缘层450接触。例如，在双栅极晶体管结构中，一对栅极绝缘层450可以彼此分离，并且可以设置在沟道层430的相对侧壁上。一对栅电极440可以分别设置在一对栅极绝缘层450上。
在示例实施例中，栅极绝缘层450可以由氧化硅膜、氮氧化硅膜、具有比氧化硅膜的介电常数高的介电常数的高k膜或其组合构成。高k膜可以由金属氧化物或金属氮氧化物形成。例如，可以用作栅极绝缘层450的高k膜可以由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合形成，但不限于此。
多个第二绝缘图案432可以在多个第一绝缘图案422上沿第二水平方向(Y方向)延伸，并且沟道层430可以在多个第二绝缘图案432中的两个相邻的第二绝缘图案432之间。此外，第一掩埋层434和第二掩埋层436可以在两个相邻的沟道层430之间的空间中布置在两个相邻的第二绝缘图案432之间。第一掩埋层434可以在两个相邻的沟道层430之间的空间的底部，并且第二掩埋层436可以填充两个相邻的沟道层430之间的在第一掩埋层434上的其余空间。第二掩埋层436的上表面可以在与沟道层430的上表面相同的高度处(或者可以与沟道层430的上表面共面)，并且第二掩埋层436可以覆盖栅电极440的上表面。在一些实施例中，多个第二绝缘图案432可以由与多个第一绝缘图案422连续的材料层形成，或者第二掩埋层436也可以由与第一掩埋层434连续的材料层形成。在一些实施例中，多个第二绝缘图案432和多个第一绝缘图案422可以由相同的材料形成，并且可以彼此连接。在一些实施例中，第二掩埋层436和第一掩埋层434可以由相同的材料形成，并且可以彼此连接。
电容器接触部460可以布置在沟道层430上。电容器接触部460可以与沟道层430竖直地重叠并且可以布置成矩阵，在该矩阵中，电容器接触部460在第一水平方向(X方向)和第二水平方向(Y方向)上彼此分离。电容器接触部460可以由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合形成，但不限于此。上绝缘层462可以在多个第二绝缘图案432和第二掩埋层436上围绕电容器接触部460的侧壁。
蚀刻停止层470可以在上绝缘层462上，并且电容器结构480可以在蚀刻停止层470上。电容器结构480可以包括下电极482、电容器介电层484和上电极486。
下电极482可以穿透蚀刻停止层470以电连接到电容器接触部460的上表面。下电极482可以形成为沿在第三方向(Z方向)上延伸的直线延伸的柱型，但不限于此。在示例实施例中，下电极482可以与电容器接触部460竖直地重叠并且可以布置成矩阵，在该矩阵中，下电极482在第一水平方向(X方向)和第二水平方向(X方向)上彼此分离。在一些实施例中，着接焊盘(未示出)可以进一步布置在电容器接触部460和下电极482之间，并且因此，下电极482也可以布置成六边形形状。
下电极482可以具有与如参考图3A至图8J描述的下电极210的电极凹入部210RC相似的电极凹入部482RC，并且上电极486可以具有与如参考图3A至图8J描述的上电极230的电极突出部230PT相似的电极突出部486PT。
图12是示出了根据本发明构思的实施例的半导体存储器件的布局图，并且图13是示出了半导体存储器件的透视图。
参考图12和图13，半导体存储器件2a可以包括衬底410A、多条第一导线420A、沟道结构430A、接触栅电极440A、多条第二导线442A和电容器结构480。半导体存储器件2a可以包括具有竖直沟道晶体管(VCT)的存储器件。
可以通过第一器件隔离层412A和第二器件隔离层414A在衬底410A中限定多个有源区AC。沟道结构430A可以分别布置在多个有源区AC中，并且沟道结构430A中的每一个可以包括在竖直方向上延伸的第一有源柱430A1和第二有源柱430A2、以及连接到第一有源柱430A1的底部和第二有源柱430A2的底部的连接部430L。第一源/漏区SD1可以在连接部430L中，并且第二源/漏区SD2可以在第一有源柱430A1和第二有源柱430A2的上部中的每一个上。第一有源柱430A1和第二有源柱430A2可以各自构成独立的单位存储单元。
多条第一导线420A可以在与多个有源区AC交叉的方向上(例如，在第二水平方向(Y方向)上)延伸。多条第一导线420A可以均在第一有源柱430A1和第二有源柱430A2之间的连接部430L上，并且可以均在第一源/漏区SD1上。多条第一导线420A可以各自在两个沟道结构430A之间。多条第一导线420A可以各自用作包括在两个单位存储单元中的公共位线，该两个单位存储单元由布置在多条第一导线420A中的每一条的相对侧上的第一有源柱430A1和第二有源柱430A2构成。
接触栅电极440A可以各自在第二水平方向(Y方向)上位于两个相邻的沟道结构430A之间。例如，接触栅电极440A可以各自在包括在沟道结构430A中的每一个中的相邻的第一有源柱430A1和相邻的第二有源柱430A2之间，并且可以由布置在接触栅电极440A的相对侧壁上的第一有源柱430A1或第二有源柱430A2共享。栅极绝缘层450A可以在接触栅电极440A和第一有源柱430A1之间以及在接触栅电极440A和第二有源柱430A2之间。多条第二导线442A可以在接触栅电极440A的上表面上沿第一水平方向(X方向)延伸。多条第二导线442A可以连接到栅电极440A。多条第二导线442A或多条第二导线442A和栅电极440A的连接结构可以用作半导体存储器件2a的字线。
电容器接触部460A可以布置在沟道结构430A上。电容器接触部460A可以在第二源/漏区SD2上，并且电容器结构480可以在电容器接触部460A上。
电容器结构480可以包括如参考图1至图9B描述的电容器结构200和200a，并且电容器结构480可以包括如图3A至图8I中所示的下电极210和上电极230，或者可以包括如图9A和图9B中所示的下电极210a和上电极230a。
尽管已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将会理解，在不脱离所附权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。

Claims (20)

1.一种半导体存储器件，包括：
衬底，包括存储单元区；
多个电容器结构，布置在所述衬底的所述存储单元区中，并且包括多个下电极、电容器介电层和上电极；
第一支撑图案，接触所述多个电容器结构的所述多个下电极的侧壁，以支撑所述多个下电极；以及
第二支撑图案，位于比所述第一支撑图案的竖直高度高的竖直高度处，并且接触所述多个下电极的侧壁以支撑所述多个下电极，
其中，所述多个下电极分别在所述多个下电极的上部中具有多个电极凹入部。
2.根据权利要求1所述的半导体存储器件，
其中，所述多个电极凹入部中的每个电极凹入部向上突出超过所述第二支撑图案的上表面。
3.根据权利要求1所述的半导体存储器件，还包括：
第三支撑图案，接触所述多个下电极的侧壁，
其中，所述第三支撑图案位于比所述第二支撑图案的竖直高度高的竖直高度处。
4.根据权利要求3所述的半导体存储器件，
其中，所述多个电极凹入部中的每个电极凹入部设置在所述第二支撑图案的上表面和所述第三支撑图案的下表面之间。
5.根据权利要求3所述的半导体存储器件，
其中，所述第三支撑图案的上表面在与所述多个下电极的最上端相同的竖直高度处。
6.根据权利要求3所述的半导体存储器件，
其中，所述第二支撑图案在比所述多个下电极的最上端低并比所述多个下电极的在竖直方向上的中部高的竖直高度处。
7.根据权利要求1所述的半导体存储器件，
其中，在所述多个下电极中的每个下电极中，电极凹入部的第一水平宽度小于每个下电极的被所述第二支撑图案围绕的部分的第二水平宽度。
8.根据权利要求7所述的半导体存储器件，
其中，所述第一水平宽度小于所述第二水平宽度并且大于或等于所述第二水平宽度的一半。
9.根据权利要求1所述的半导体存储器件，
其中，所述上电极具有多个电极突出部，所述多个电极突出部分别突出到通过所述多个电极凹入部限定的多个电极凹部中。
10.根据权利要求9所述的半导体存储器件，
其中，所述多个下电极中的每个下电极的上部被所述多个电极凹部中的对应的电极凹部和所述多个电极突出部中的对应的电极突出部围绕。
11.一种半导体存储器件，包括：
衬底，具有存储单元区；
多个电容器结构，布置在所述衬底的所述存储单元区中，并且包括多个下电极、上电极、以及在所述多个下电极中的每个下电极和所述上电极之间的电容器介电层；
第一支撑图案，接触所述多个电容器结构的所述多个下电极的侧壁，以支撑所述多个下电极；以及
第二支撑图案，接触所述多个下电极的侧壁以支撑所述多个下电极，其中，所述第二支撑图案位于所述第一支撑图案上方，并且位于比所述多个下电极的最上端低并比所述多个下电极的在竖直方向上的中部高的竖直高度处，
其中，所述多个下电极中的每个下电极包括从所述第二支撑图案的上表面向上突出的电极凹入部。
12.根据权利要求11所述的半导体存储器件，
其中，所述上电极围绕所述多个下电极中的每个下电极的所述电极凹入部，并且包括朝向所述电极凹入部延伸的电极突出部。
13.根据权利要求12所述的半导体存储器件，
其中，所述电容器介电层在所述电极突出部和所述电极凹入部之间，并且
其中，所述电极突出部突出到通过所述电极凹入部限定的电极凹部中。
14.根据权利要求11所述的半导体存储器件，还包括：
第三支撑图案，接触所述多个下电极的侧壁，并且所述第三支撑图案的上表面位于与所述多个下电极的最上端相同的竖直高度处，
其中，在所述多个下电极中的每个下电极中，电极凹入部位于所述第二支撑图案的上表面和所述第三支撑图案的下表面之间。
15.根据权利要求14所述的半导体存储器件，
其中，所述电极凹入部具有与所述第二支撑图案和所述第三支撑图案相邻的圆角。
16.根据权利要求15所述的半导体存储器件，
其中，所述上电极包括朝向所述电极凹入部延伸的电极突出部，并且
其中，所述电极突出部具有与所述第二支撑图案和所述第三支撑图案相邻的圆角。
17.根据权利要求14所述的半导体存储器件，
其中，所述上电极包括电极突出部，所述电极突出部在所述第二支撑图案的上表面和所述第三支撑图案的下表面之间围绕所述电极凹入部的外围。
18.一种半导体存储器件，包括：
衬底，包括布置在存储单元区中的多个有源区；
多个掩埋接触部，连接到所述多个有源区；
多个着接焊盘，布置在所述多个掩埋接触部上；
多个电容器结构，布置在所述衬底的所述存储单元区中，并且包括电连接到所述多个着接焊盘的多个下电极、上电极、以及位于所述多个下电极中的每个下电极和所述上电极之间的电容器介电层；
第一支撑图案，接触所述多个电容器结构的所述多个下电极的侧壁，以支撑所述多个下电极；
第二支撑图案，接触所述多个下电极的侧壁以支撑所述多个下电极，其中，所述第二支撑图案位于所述第一支撑图案上方，并且位于比所述多个下电极的最上端低并比所述多个下电极的在竖直方向上的中部高的竖直高度处；以及
第三支撑图案，接触所述多个下电极的侧壁并位于所述第二支撑图案上方，
其中，所述多个下电极中的每个下电极具有位于所述第二支撑图案的上表面和所述第三支撑图案的下表面之间的电极凹入部，并且
其中，所述上电极包括朝向所述多个下电极中的每个下电极的所述电极凹入部延伸的电极突出部。
19.根据权利要求18所述的半导体存储器件，
其中，在所述多个下电极中的每个下电极中，电极凹入部的第一水平宽度小于每个下电极的被所述第二支撑图案围绕的部分的第二水平宽度。
20.根据权利要求18所述的半导体存储器件，
其中，所述电极突出部在所述第二支撑图案的上表面和所述第三支撑图案的下表面之间围绕所述电极凹入部的外围，并且
其中，所述电极突出部的角与所述第二支撑图案和所述第三支撑图案相邻，并且具有圆形形状。
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