CN117500266A - 半导体装置 - Google Patents

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CN117500266A CN202310782914.7A CN202310782914A CN117500266A CN 117500266 A CN117500266 A CN 117500266A CN 202310782914 A CN202310782914 A CN 202310782914A CN 117500266 A CN117500266 A CN 117500266A
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Abstract

一种半导体装置，包括：衬底；下电极，其在衬底上，并且在竖直方向上延伸；支承件，其包围下电极的侧壁的至少一部分，并且支承下电极；电介质层，其在下电极和支承件上；上电极，其在下电极和电介质层的至少一部分上，其中，电介质层在上电极与下电极之间；以及衬垫膜，其在下电极与支承件之间，衬垫膜包围下电极的上部，其中，下电极包括包含第一金属的第一金属氮化物，衬垫膜包括包含第二金属的第二金属氮化物，第一金属在第一金属氮化物中的第一比率高于第二金属在第二金属氮化物中的第二比率，并且氮原子在第一金属氮化物中的第三比率低于氮原子在第二金属氮化物中的第四比率。

Description

半导体装置
相关申请的交叉引用
本申请基于并要求于2022年8月2日在韩国知识产权局提交的韩国专利申请No.10-2022-0096272的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开的一个或多个示例实施例涉及一种半导体装置，并且更具体地，涉及一种包括电容器的半导体装置。
背景技术
随着半导体存储器装置越来越高度集成，为了在同一区域内实现更多的半导体存储器装置，各个电路图案正变得越来越小型化。换句话说，随着半导体存储器装置的集成度的增加，半导体存储器装置的组件的设计规则在尺寸上减小。
在高度规模化的半导体存储器装置中，形成电容器的过程变得越来越复杂和困难。在小型化的半导体装置中，采用现有技术结构的电容器在确保期望的电容方面达到了极限。
随着高宽比的增加，出现上方的孔变大而下方的孔变小的底部/顶部(BT)比劣化问题。当开口的孔变大时，下电极之间的分隔距离减小，因此可能发生电流泄漏。
在现有技术中，为了解决上述问题，通过具有较差的台阶覆盖率的化学气相沉积(CVD)工艺将SiCN有意沉积到开口的孔上。在这种情况下，由于在开口的孔的上部上的相对厚的施加和在开口的孔的下部上的相对薄的施加，BT比可提高。然而，开口可能被堵塞或变窄，因此，由于在随后的下电极形成工艺中在下电极中形成细缝，可能发生下电极弯曲。
在本背景技术部分中公开的信息在实现本申请的实施例的过程之前或期间已经为发明人所知或由发明人获得，或者是在实现实施例的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。
发明内容
提供了一种包括具有改进的性能和可靠性的电容器的半导体装置。
附加方面将在以下描述中部分阐述，并且部分地将从描述中显而易见，或者可以通过实践所呈现的实施例来学习。
根据示例实施例的一方面，一种半导体装置可包括：衬底；下电极，其在衬底上，并且在竖直方向上延伸；支承件，其包围下电极的侧壁的至少一部分，并且支承下电极；电介质层，其在下电极和支承件上；上电极，其在下电极和电介质层的至少一部分上，其中，电介质层在上电极与下电极之间；以及衬垫膜，其在下电极与支承件之间，衬垫膜包围下电极的上部，其中，下电极包括包含第一金属的第一金属氮化物，衬垫膜包括包含第二金属的第二金属氮化物，第一金属在第一金属氮化物中的第一比率高于第二金属在第二金属氮化物中的第二比率，并且氮原子在第一金属氮化物中的第三比率低于氮原子在第二金属氮化物中的第四比率。
根据示例实施例的一方面，一种半导体装置可包括：衬底；衬底上的结构；衬垫膜，其在下电极沟槽上方，并且穿过结构；以及下电极，其设置在下电极沟槽中，并且覆盖衬垫膜的至少一部分，其中，结构包括：支承件，其包围衬垫膜的侧壁的至少一部分和下电极的侧壁的至少一部分，并且支承下电极；电介质层，其在下电极和支承件上；以及上电极，其在下电极和电介质层的至少一部分上，其中，电介质层在上电极与下电极之间，其中下电极包括包含第一金属的第一金属氮化物，衬垫膜包括包含第二金属的第二金属氮化物，第一金属在第一金属氮化物中的第一比率高于第二金属在第二金属氮化物中的第二比率，并且氮原子在第一金属氮化物中的第三比率低于氮原子在第二金属氮化物中的第四比率。
根据示例实施例的一方面，一种半导体装置可包括：衬底；有源区，其在衬底中由器件隔离层限定；字线，其在衬底中，并且在第一水平方向上延伸与有源区相交；位线，其在垂直于第一水平方向的第二水平方向上在字线上方延伸；以及电容器，其位于高于位线的水平的水平处。电容器可包括：下电极，其在衬底上并且在竖直方向上延伸；支承件，其包围下电极的侧壁的至少一部分并且支承下电极；
电介质层，其在下电极和支承件上；上电极，其在下电极和电介质层的至少一部分上，其中电介质层在上电极与下电极之间；以及衬垫膜，其包围下电极的上部，其中，下电极的被衬垫膜包围的上部的水平宽度大于下电极的下部的水平宽度，下电极的下部不被衬垫膜包围，下电极包括包含第一金属的第一金属氮化物，衬垫膜包括包含第二金属的第二金属氮化物，第一金属和第二金属包括相同类型的金属元素，第一金属在第一金属氮化物中的第一比率高于第二金属在第二金属氮化物中的第二比率，氮原子在第一金属氮化物中的第三比率为约30at％或更高并且小于约50at％，并且氮原子在第二金属氮化物中的第四比率为约50at％或更高并且为约70at％或更小。
附图说明
从以下结合附图的描述，本公开的特定示例实施例的以上和其它方面、特征和优点将变得更清楚，在附图中：
图1是根据示例实施例的半导体装置的存储器单元阵列区的组件的示图；
图2是根据示例实施例的半导体装置的组件的示图；
图3A是根据示例实施例的沿图2的线X-X’截取的剖视图；
图3B和图3C是根据示例实施例的图3A的区P的放大剖视图；
图3D是根据示例实施例的图3B和图3C中所示的区P的结构的示例的剖视图；
图4A是根据示例实施例的半导体装置的结构的示例的剖视图；
图4B是根据示例实施例的图4A的区Q的放大剖视图；
图4C是根据示例实施例的图4B中所示的区Q的结构的示例的剖视图；
图5A是根据示例实施例的半导体装置的结构的示例的剖视图；
图5B是根据示例实施例的图5A的区R1的放大剖视图；
图6A是根据示例实施例的半导体装置的结构的示例的剖视图；
图6B是根据示例实施例的图6A的区R2的放大剖视图；
图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H和图7I是根据示例实施例的制造半导体装置的方法的剖视图；
图8A是根据示例实施例的半导体装置的示图；
图8B是根据示例实施例的半导体装置的组件的示图；
图8C是根据示例实施例的沿着图8A的线X1-X1’和Y1-Y1’截取的剖视图；并且
图9是根据示例实施例的半导体装置的示图。
具体实施方式
下文中，将参照附图详细描述本公开的示例实施例。相同的附图标记用于附图中的相同部件，并且将省略对其的冗余描述。本文所述的实施例是示例实施例，因此，本公开不限于此，并且可按照各种其它形式实现。
如本文所用，当诸如“…中的至少一个”的表达在元素的列表之后时，其修饰元素的整个列表而不修饰该列表中的单独元素。例如，“a、b和c中的至少一个”的表达应该被理解为仅包括a、仅包括b、仅包括c、包括a和b二者、包括a和c二者、包括b和c二者，或者包括a、b和c全部。
图1是根据示例实施例的半导体装置的存储器单元阵列区的组件的示图。
参照图1，半导体装置100可包括多个有源区AC，多个有源区AC被布置为在相对于一个平面上的第一方向D1和第二方向D2的对角线方向上水平地延伸。多条字线WL可在第一方向D1上彼此平行地延伸与多个有源区AC相交。多条位线BL可在多条字线WL上方在与第一方向D1交叉的第二方向D2上彼此平行地延伸。多条位线BL可经多个直接接触件DC分别连接至多个有源区AC。
多个埋置接触件BC可各自布置在位线BL中的彼此邻近的两条位线BL之间。多个导电着陆焊盘LP可分别布置在多个埋置接触件BC上。导电着陆焊盘LP可分别布置为至少部分地与埋置接触件BC重叠。多个下电极LE可分别布置为在着陆焊盘LP上彼此间隔开。下电极LE可分别通过埋置接触件BC和导电着陆焊盘LP连接至有源区AC。
图2是根据示例实施例的半导体装置的组件的示图。图3A是根据示例实施例的沿图2的线X-X’截取的剖视图。图3B和图3C是根据示例实施例的图3A的区P的放大剖视图。图3D是根据示例实施例的图3B和图3C中所示的区P的结构的示例的剖视图。
参照图2和图3A至图3C，半导体装置100可包括衬底110和形成在衬底110上的下结构120，其中衬底110可包括多个有源区AC。多个导电区124可穿过下结构120并且分别连接至多个有源区AC。
衬底110可包括例如Si或Ge的半导体元素或者例如SiC、GaAs、InAs和InP的化合物半导体。衬底110可包括半导体衬底和形成在半导体衬底上的至少一个绝缘层，或者可包括包含至少一个导电区的结构。导电区可包括掺杂有杂质的阱或掺杂有杂质的结构。限定多个有源区AC的器件隔离层112可形成在衬底110中。器件隔离层112可包括氧化物膜、氮化物膜或它们的组合。根据实施例，器件隔离层112可具有像浅沟槽隔离(STI)结构的各种结构。
根据一些实施例，下结构120可包括包含氧化硅膜、氮化硅膜或它们的组合的绝缘膜。根据一些实施例，下结构120可包括例如布线层、接触插塞和晶体管的各种导电区以及将导电区彼此绝缘的绝缘膜。多个导电区124可包括多晶硅、金属、导电金属氮化物、金属硅化物、或它们的组合。下结构120可包括参照图1描述的多条位线BL。多个导电区124各自可包括上面参照图1描述的埋置接触件BC和导电着陆焊盘LP。
具有在第三方向D3上分别与多个导电区124重叠的多个孔126H的绝缘图案126P可设置在下结构120和多个导电区124上方。绝缘图案126P可包括氮化硅(SiN)膜、碳氮化硅(SiCN)膜、硼氮化硅(SiBN)膜，或它们的组合。本文所用的术语“SiN”、“SiCN”和“SiBN”是指由包括在对应的项中的元素构成的材料而非表示化学计量关系的化学公式。
多个电容器CP1可分别布置在多个导电区124上。多个电容器CP1各自可包括：在垂直于衬底110的顶表面110a的第三方向D3上延伸的下电极LE1、包围下电极LE1的侧壁并且支承下电极LE1的下支承件142P和上支承件144P、设置在下电极LE1以及下支承件142P和上支承件144P上方的电介质层160、通过介于其间的电介质层160与下电极LE1间隔开的上电极UE、以及设置在下电极LE1与上支承件144P之间并且包围下电极LE1的上部的衬垫膜170。
绝缘图案126P可设为邻近于下电极LE1中的每一个的下端。多个下电极LE1各自可具有穿过绝缘图案126P的孔126H在竖直方向(即，第三方向D3)上从导电区124的顶表面在远离衬底110的方向上延伸的柱形形状。虽然附图中例示了多个下电极LE1中的每一个具有如柱形的形状，但是本公开的实施例不限于此。例如，多个下电极LE1各自可具有如杯形的形状或底部封闭的筒形形状的剖面结构。
多个下电极LE1可由下支承件142P和上支承件144P支承。多个下电极LE1和上电极UE可彼此面对，并且电介质层160介于它们之间。
电介质层160可覆盖下电极LE1、下支承件142P和上支承件144P。当衬垫膜170设置在下电极LE1与上支承件144P之间时，如图2和图3A至图3C所示，电介质层160可接触包围下电极LE1的上部的衬垫膜170的一部分，并且覆盖衬垫膜170。
如图3A所示，上支承件144P可平行于衬底110延伸，同时包围多个下电极LE1中的每一个的上部。多个下电极LE1所穿过的多个孔144H可形成在上支承件144P中。衬垫膜170设置在形成在上支承件144P中的多个孔144H中的每一个的内侧壁上，并且各自覆盖设置在多个孔144H中的每一个的侧壁上的衬垫膜170的多个下电极LE1可被布置。因此，形成在上支承件144P中的多个孔144H中的每一个的内侧壁可不直接接触下电极LE1的外侧壁。多个下电极LE1中的每一个的顶表面和上支承件144P的顶表面可彼此共面。例如，多个下电极LE1中的每一个的顶表面可低于上支承件144P的顶表面。
下支承件142P可在衬底110与上支承件144P之间平行于衬底110延伸并且可接触多个下电极LE1的外侧壁。多个下电极LE1所穿过的多个孔142H和多个下孔LH(参照图7G)可形成在下支承件142P中。多个下电极LE1可穿过形成在上支承件144P中的多个孔144H和形成在下支承件142P中的多个孔142H在竖直方向(即，第三方向D3)上延伸。
图2示出了上支承件144P、多个下电极LE1和多个衬垫膜170中的每一个的平面结构。如图2所示，多个上孔UH可形成在上支承件144P中。图2示出了多个上孔UH中的每一个基本上具有四个邻近的下电极LE1对应于各个顶点的菱形平面形状的配置的示例。然而，多个上孔UH中的每一个的平面形状不限于图2所示的，并且可在本公开的范围内作出各种修改和改变。多个下电极LE1可包括朝着上孔UH的中心突出至第一点P’的部分。具有对应于多个上孔UH的平面形状的平面形状的多个下孔LH(参照图7G)可形成在下支承件142P中。另外，衬垫膜170可设置在下电极LE1与上支承件144P之间。衬垫膜170形成为包围下电极LE1的上部，并且包围下电极LE1的上部的衬垫膜170可被支承下电极LE1的上部的上支承件144P包围。
下支承件142P和上支承件144P各自可包括SiN膜、SiCN膜、SiBN膜、或它们的组合。根据实施例，下支承件142P和上支承件144P可包括相同材料。根据一些实施例，下支承件142P和上支承件144P可包括不同材料。根据一些实施例，下支承件142P和上支承件144P各自可包括SiCN。根据一些实施例，下支承件142P可包括SiCN，上支承件144P可包括SiBN。然而，本公开不限于上述材料。
下电极LE1可包括包含第一金属的含金属膜。上电极UE可面对下电极LE1，并且电介质层160介于它们之间。根据实施例，上电极UE可包括与第一金属相同的金属。根据一些实施例，上电极UE可包括与第一金属不同的金属。
下电极LE1和上电极UE各自可包括金属膜、导电金属氧化物膜、导电金属氮化物膜、导电金属氧氮化物膜、或它们的组合。根据实施例，下电极LE1和上电极UE各自可包括Ti、Ti氧化物、Ti氮化物、Ti氧氮化物、Nb、Nb氧化物、Nb氮化物、Nb氧氮化物、Co、Co氧化物、Co氮化物、Co氧氮化物、Sn、Sn氧化物、Sn氮化物、Sn氧氮化物、或它们的组合。例如，下电极LE1和上电极UE中的每一个可包括NbN、TiN、CoN、SnO2、或它们的组合。根据一些实施例，下电极LE1和上电极UE各自可包括TaN、TiAlN、TaAlN、W、Ru、RuO2、SrRuO3、Ir、IrO2、Pt、PtO、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCO((La,Sr)CoO3)，或它们的组合。然而，构成下电极LE1和上电极UE的材料不限于上述示例。
下电极LE1的水平厚度和上电极UE的水平厚度和/或竖直厚度各自可为约1nm至约20nm。可替换地，根据一些实施例，下电极LE1的水平厚度和上电极UE的水平厚度和/或竖直厚度各自可为约20nm或更大。根据一些实施例，下电极LE1的水平厚度可大于上电极UE的水平厚度和/或竖直厚度。然而，本公开的实施例不限于此，并且下电极LE1的水平厚度可与上电极UE的水平厚度和/或竖直厚度基本相同或更小。
电介质层160可包括高k层。本文所用的术语“高k层”可指具有比氧化硅膜的介电常数大的介电常数的电介质层。根据实施例，电介质层160可包括金属氧化物，其包括选自铪(Hf)、锆(Zr)、铝(Al)、铌(Nb)、铈(Ce)、镧(La)、钽(Ta)和钛(Ti)的至少一种金属。根据实施例，电介质层160可具有包括一个高k层的单层结构。根据一些实施例，电介质层160可具有包括多个高k层的多层结构。高k层可包括HfO2、ZrO2、Al2O3、La2O3、Ta2O3、Nb2O5、CeO2、TiO2、GeO2或它们的组合，但不限于此。
根据实施例，电介质层160可包括选自铁电材料层、反铁电材料层和顺电材料层中的至少一种。例如，电介质层160可包括HfZrO2、ZrO2、PbTiO3、AgNbO3、HfO2、ZrO2、TiO2、Ta2O3、VO2、AlO2、SiO2、SrTiO3、BaTiO3、BiFeO3或它们的组合，但不限于此。
根据实施例，电介质层160可包括堆叠了包括不同材料的多个材料层的多层。例如，电介质层160可包括接触下电极LE1的第一电介质层和第一电介质层上的第二电介质层。
第一电介质层可包括铁电材料层、反铁电材料层或它们的组合。根据实施例，第一电介质层可包括铁电材料和反铁电材料不均匀混合的单层。根据一些实施例，第一电介质层可包括包含铁电材料的单层。根据一些实施例，第一电介质层可包括包含反铁电材料的单层。第二电介质层可包括顺电材料层。
根据实施例，第一电介质层可包括HfZrO2、ZrO2、PbTiO3、AgNbO3或它们的组合。第二电介质层可包括HfO2、ZrO2、TiO2、Ta2O3、VO2、AlO2、SiO2、SrTiO3、BaTiO3、BiFeO3或它们的组合。
根据实施例，电介质层160的厚度大于0nm且小于约6nm。根据一些实施例，第一电介质层的厚度和第二电介质层的厚度各自可大于0nm且小于约3nm。根据一些实施例，第一电介质层或第二电介质层的厚度可为从约3nm至约6nm，但是本公开不限于此。
参照图3A至图3C，包围下电极LE1的上部的衬垫膜170可设置在下电极LE1和上支承件144P之间。包围下电极LE1的上部的衬垫膜170可接触支承下电极LE1的上部的上支承件144P并且可被上支承件144P包围。换句话说，下电极LE1和上支承件144P(衬垫膜170介于它们之间)可通过衬垫膜170的水平宽度彼此间隔开。衬垫膜170的顶表面170_T可与下电极LE1的顶表面共面。
根据一些实施例，下电极LE1可包括金属氮化物。例如，下电极LE1可包括含第一金属的第一金属氮化物。根据一些实施例，衬垫膜170可包括含第二金属的第二金属氮化物。根据一些实施例，第一金属和第二金属可包括相同金属元素。例如，第一金属和第二金属都可包括Ti。例如，第一金属和第二金属都可包括Ta。换句话说，第一金属氮化物和第二金属氮化物都可包括TiN或TaN。本文所用的术语“TiN”和“TaN”指由对应的项中包括的元素构成的材料，而非表示化学计量关系的化学公式。
根据一些实施例，第一金属和第二金属可包括不同的金属元素。例如，第一金属可包括Ti，而第二金属可包括Ta。可替换地，第一金属可包括Ta，而第二金属可包括Ti。换句话说，第一金属氮化物和第二金属氮化物可包括TiN和/或TaN。
根据一些实施例，第一金属在下电极LE1中包括的第一金属氮化物中的比率可高于第二金属在衬垫膜170中包括的第二金属氮化物中的比率，并且氮原子在下电极LE1中包括的第一金属氮化物中的比率可低于氮原子在衬垫膜170中包括的第二金属氮化物中的比率。
第一金属在下电极LE1中包括的第一金属氮化物中的比率可为约50at％或更高，并且第二金属在在衬垫膜170中包括的第二金属氮化物中的比率可小于约50at％。另外，氮原子在下电极LE1中包括的第一金属氮化物中的比率可为约30at％或更高且小于约50at％，并且氮原子在衬垫膜170中包括的第二金属氮化物中的比率可为约50at％或更高且小于或为约70at％。例如，下电极LE1可包括含约60at％的第一金属和约40at％的氮原子的第一金属氮化物，而衬垫膜170可包括含约40at％的第二金属和约60at％的氮原子的第二金属氮化物。除第一金属、第二金属和氮原子之外，第一金属氮化物和第二金属氮化物可包括其它类型的元素。在这种情况下，在第一金属氮化物和第二金属氮化物中，第一金属或第二金属的组成比和氮原子的组成比之和可小于100％。
根据一些实施例，对应于水平宽度的最大水平宽度的点可比对应于衬垫膜170的最小水平宽度的点更远离衬底110。例如，如图3B和图3C所示，衬垫膜170可具有顶点朝下的三角形的剖面形状，并且其一条边可置于平行于衬底110的顶表面110a的平面上。当如上所述衬垫膜170具有三角形剖面时，对应于衬垫膜170的最大水平宽度的点可位于衬垫膜170的顶表面170_T上，并且对应于衬垫膜170的最小水平宽度的点可以是在竖直方向(即，第三方向D3)上距离衬垫膜170的顶表面170_T最远的点。另外，对应于衬垫膜170的最大水平宽度的点可比对应于衬垫膜170的非最大水平宽度的点距离衬底110更远。例如，对应于衬垫膜170的最大水平宽度L1的点可比对应于衬垫膜170的非最大水平宽度L2的点距离衬底110更远。根据一些实施例，衬垫膜170的水平宽度可在在竖直方向(即，第三方向D3)上远离衬底110的方向上显著增大。
根据一些实施例，衬垫膜170的最大水平宽度L1可为约0.5nm至约1.5nm。换句话说，下电极LE1和上支承件144P在水平方向上之间的最大距离可为从约0.5nm至约1.5nm。
根据一些实施例，下电极LE1的被衬垫膜170包围的上部的水平宽度L3可大于下电极LE1的不被衬垫膜170包围的下部的水平宽度L4。换句话说，下电极LE1可形成为使得下电极LE1的上部的水平宽度L3大于下电极LE1的下部的水平宽度L4。根据一些实施例，下电极LE1可设置在下电极沟槽LE_Tr内，下电极沟槽LE_Tr在竖直方向(例如，第三方向D3)上穿过结构SS，结构SS设置在衬底110上，并且包括包围下电极LE1的侧壁并且支承下电极LE1的上支承件144P和下支承件142P、设置在上支承件144P和下支承件142P上的电介质层160、以及设置在下电极LE1上方并且电介质层160介于它们之间的上电极UE。衬垫膜170可设置在下电极沟槽LE_Tr上方。衬垫膜170可包括布置在形成在上支承件144P中的多个孔144H的对应的内侧壁上以被上支承件144P包围的部分。根据一些实施例，其中设有下电极LE1的下电极沟槽LE_Tr可形成为其下部的水平宽度小于其上部的水平宽度。换句话说，下电极沟槽LE_Tr的其中设有衬垫膜170的上部的水平宽度可大于下电极沟槽LE_Tr的其中未设有衬垫膜170的下部的水平宽度。根据一些实施例，即使在衬垫膜170设置在下电极沟槽LE_Tr的上部中之后，下电极沟槽LE_Tr的其余的上部的水平宽度也可大于下电极沟槽LE_Tr的下部的水平宽度。换句话说，下电极LE1的覆盖衬垫膜170并且设置在下电极沟槽LE_Tr中的上部的水平宽度L3可大于下电极LE1的不覆盖衬垫膜170并且设置在下电极沟槽LE_Tr中的下部的水平宽度L4。
根据一些实施例，下电极LE1的水平宽度可包括在竖直方向(即，第三方向D3)上远离衬底110的方向上显著增大的部分。例如，如图3A至图3C所示，下电极LE1可具有梯形剖面，该梯形剖面的两条平行的边的长度不同，这两条平行的边中的一条边可位于衬底110上，而另一条边可位于平行于衬底110的顶表面110a的平面上。在这种情况下，这两条平行的边中的位于衬底110上的一条边的长度可小于位于平行于衬底110的顶表面110a的平面上的另一条边的长度。在这种情况下，下电极LE1的水平宽度可在在竖直方向(即，第三方向D3)上远离衬底110的方向上显著增大。
根据一些实施例，下电极LE1的下部的侧表面的斜度可与下电极LE1的上部的侧表面的斜度不同。换句话说，下电极LE1的被衬垫膜170包围的那部分的侧表面的斜度可与下电极LE1的不被衬垫膜170包围的那部分的侧表面的斜度不同。
根据一些实施例，衬垫膜170的水平宽度与衬垫膜170的竖直深度H1之间的比率可大于0且可以是1/80或更小。如上参照图3B和图3C所述，衬垫膜170的水平宽度可不均匀。例如，对应于衬垫膜170的最大水平宽度的点可比对应于衬垫膜170的最小水平宽度的点距离衬底110更远，并且衬垫膜170的水平宽度可在竖直方向(即，第三方向D3)上远离衬底110的方向上显著增大。根据一些实施例，衬垫膜170的最大水平宽度L1与衬垫膜170的竖直深度H1之间的比率可大于0并且可以是约1/80或更小。衬垫膜170的竖直深度H1可指在竖直方向(即，第三方向D3)上衬垫膜170的顶表面170_T与对应于衬垫膜170的最小水平宽度的点之间的距离。
根据一些实施例，衬垫膜170的侧表面(即，第一侧表面170_S 1和第二侧表面170_S2)中的至少一些可具有与下电极LE1的侧表面LE1_S的斜度不同的斜度。衬垫膜170的第一侧表面170_S1可以是衬垫膜170的接触下电极LE1的内侧表面，并且衬垫膜170的第二侧表面170_S2可以是衬垫膜170的接触上支承件144P的外侧表面。例如，如图3B所示，衬垫膜170的第一侧表面170_S1可具有与下电极LE1的侧表面LE1_S相同的斜度，衬垫膜170的第二侧表面170_S2可具有与下电极LE1的侧表面LE1_S的斜度不同的斜度。可替换地，如图3D所示，衬垫膜170的第一侧表面170_S1可具有与下电极LE1的侧表面LE1_S的斜度不同的斜度，衬垫膜170的第二侧表面170_S2可具有与下电极LE1的侧表面LE1_S相同的斜度。
根据实施例的半导体装置100可包括包围下电极LE1的上部并且被上支承件144P包围的衬垫膜170。可通过衬垫膜170改进下电极LE1的顶部/底部(T/B)比。下电极LE1的T/B比可指下电极LE1的上部的水平厚度与下电极LE1的下部的水平厚度之间的比率。在制造半导体装置100的处理期间，可形成具有大于下宽度的上宽度的下电极沟槽LE_Tr。当在具有大于下宽度的上宽度的下电极沟槽LE_Tr中沉积下电极LE1时，形成具有大于下宽度的上宽度的下电极LE1。因此，可通过仅在具有大于下宽度的上宽度的下电极沟槽LE_Tr的上部上沉积衬垫膜170来改进下电极LE1的T/B比。
另外，根据实施例的半导体装置100的衬垫膜170可包括以比下电极LE1更高的比率包含氮原子的第二金属氮化物，其中以比下电极LE1更高的比率包含氮原子的第二金属氮化物可用作绝缘体，并且可增大下电极LE1与相邻的下电极LE1的绝缘距离，从而减小电流泄漏。
根据实施例的半导体装置100的衬垫膜170通过利用台阶覆盖率提高的沉积方法被形成在上支承件144P上。结果，可防止在下电极LE1的沉积期间由于仅在下电极沟槽LE_Tr的上部上过度沉积衬垫膜170导致下电极沟槽LE_Tr的开口被堵塞或变窄而在下电极LE1内形成细缝的现象。
图4A是根据示例实施例的半导体装置的结构的示例的剖视图。图4B是根据示例实施例的图4A的区Q的放大剖视图。图4C是根据示例实施例的图4B中所示的区Q的结构的示例的剖视图。
参照图4A和图4B，衬垫膜170可包括接触上支承件144P并且被上支承件144P包围的部分171和接触电介质层160并且设置在电介质层160和下电极LE1之间的部分172。接触电介质层160并且设置在电介质层160和下电极LE1之间的部分172可在用于形成衬垫膜170的第二金属氮化物的沉积期间随着第二金属氮化物沉积至低于上支承件144P的水平高度而形成。
可形成衬垫膜170，使得衬垫膜170的上部的宽度大于衬垫膜170的下部的宽度。例如，接触上支承件144P并且被上支承件144P包围的部分171的水平宽度可大于接触电介质层160并且设置在电介质层160和下电极LE1之间的部分172的水平宽度。衬垫膜170的最大水平宽度可为T1，并且衬垫膜170具有最大水平宽度的点可以是衬垫膜170的顶表面170_T。当衬垫膜170可包括接触电介质层160并且设置在电介质层160和下电极LE1之间的部分172时，接触电介质层160并且设置在电介质层160和下电极LE1之间的部分172的最大水平宽度可为T3，其可小于被上支承件144P包围的部分171的水平宽度T2。
根据一些实施例，即使衬垫膜170包括接触上支承件144P并且被上支承件144P包围的部分171和接触电介质层160并且设置在电介质层160和下电极LE1之间的部分172，下电极LE1的被衬垫膜170包围的上部的水平宽度T4也可大于下电极LE1的未被衬垫膜170包围的下部的水平宽度T5。换句话说，下电极LE1可形成为使得下电极LE1的上部的水平宽度T4大于下电极LE1的下部的水平宽度T5。
根据一些实施例，当衬垫膜170包括接触上支承件144P并且被上支承件144P包围的部分171和接触电介质层160并且设置在电介质层160和下电极LE1之间的部分172时，衬垫膜170的被上支承件144P包围的部分171的最大水平宽度T1可为从约0.5nm至约1.5nm。换句话说，下电极LE1和上支承件144P之间在水平方向上的最大距离可为从约0.5nm至约1.5nm。另外，根据一些实施例，衬垫膜170的接触电介质层160并且设置在电介质层160和下电极LE1之间的部分172的最大水平宽度T3可大于0nm且可为约0.75nm或更小。然而，如上所述，接触上支承件144P并且被上支承件144P包围的部分171的水平宽度可大于接触电介质层160并且设置在电介质层160和下电极LE1之间的部分172的水平宽度。因此，当接触电介质层160并且设置在电介质层160和下电极LE1之间的部分172的最大水平宽度T3为约0.75nm时，接触上支承件144P并且被上支承件144P包围的部分171的最大水平宽度T1可具有大于0.75nm且为约1.5nm或更小的值。
一起参照图4B和图4C，当衬垫膜170包括接触上支承件144P并且被上支承件144P包围的部分171和接触电介质层160并且设置在电介质层160和下电极LE1之间的部分172时，侧表面(即，衬垫膜170的第一侧表面170_S1和第二侧表面170_S2)中的至少一些可具有可与下电极LE1的侧表面LE1_S的斜度不同的斜度。例如，如图4B所示，衬垫膜170的第一侧表面170_S1可具有与下电极LE1的侧表面LE1_S相同的斜度，而衬垫膜170的第二侧表面170_S2可具有与下电极LE1的侧表面LE1_S的斜度不同的斜度。可替换地，如图4C所示，衬垫膜170的第一侧表面170_S1可具有与下电极LE1的侧表面LE1_S的斜度不同的斜度，衬垫膜170的第二侧表面170_S2可具有与下电极LE1的侧表面LE1_S相同的斜度。
图5A是根据示例实施例的半导体装置100B的结构的示例的剖视图。图5B是根据示例实施例的图5A的区R1的放大剖视图。
参照图5A和图5B，下电极LE2可包括侧壁LE2_S垂直于衬底110的部分。下电极LE2的侧壁LE2_S垂直于衬底110的部分可具有与参照图3A至图3D所述的剖面不同的矩形剖面。同时，下电极LE2可包括下电极LE2的水平宽度在远离衬底110的竖直方向(即，第三方向D3)上增大的部分。下电极LE2的该部分可具有与参照图3A至图3D所述的剖面相似的梯形剖面。
根据一些实施例，衬垫膜170的侧表面(即，第一侧表面170_S和第二侧表面170_S2)中的至少一些可具有可与下电极LE2的侧表面LE2_S的斜度不同的斜度。具体地说，如图5A和图5B所示，当下电极LE2可包括垂直于衬底110的部分时，衬垫膜170的两个侧表面(即，第一侧表面170_S1和第二侧表面170_S2)都可具有与下电极LE2的侧表面LE2_S的斜度不同的斜度。
图6A是根据示例实施例的半导体装置的结构的示例的剖视图。图6B是根据示例实施例的图6A的区R2的放大剖视图。
参照图6A和图6B，衬垫膜170可包括接触上支承件144P并且被上支承件144P包围的部分171和接触电介质层160并且设置在电介质层160和下电极LE2之间的部分172。另外，根据一些实施例，衬垫膜170的侧表面(即，第一侧表面170_S1和第二侧表面170_S2)中的至少一些可具有可与下电极LE2的侧表面LE2_S的斜度不同的斜度。具体地说，如图6A和图6B所示，当下电极LE2的侧表面LE2_S可包括垂直于衬底110的部分时，衬垫膜170的两个侧表面(即，第一侧表面170_S1和第二侧表面170_S2)都可具有与下电极LE2的侧表面LE2_S的斜度不同的斜度。
图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H和图7I是根据示例实施例的制造半导体装置的方法的剖视图。在图7A至图7I中，与图1至图6B中的标号相同的标号指示相同构件，并且下面将省略其详细描述。
参照图7A，下结构120和穿过下结构120并且连接至有源区AC的导电区124可形成在其中有源区AC由器件隔离层112限定的衬底110上。接着，可形成覆盖下结构120和导电区124的绝缘膜126。
绝缘膜126可在后续工艺中用作蚀刻停止层。绝缘膜126可包括相对于下结构120具有蚀刻选择性的绝缘材料。根据一些实施例，绝缘膜126可包括SiN膜、SiCN膜、SiBN膜或它们的组合。
参照图7B，模制结构MST可形成在绝缘膜126上。模制结构MST可包括多个模制膜和多个支承件膜。例如，模制结构MST可包括顺序地堆叠在绝缘膜126上的第一模制膜132、下支承件膜142、第二模制膜134和上支承件膜144。第一模制膜132和第二模制膜134各自可包括由于相对于蚀刻剂的相对高的蚀刻速率而使用含有氟化铵(NH4F)、氢氟酸(HF)和水的蚀刻剂通过剥离工艺可被去除的材料。根据一些实施例，第一模制膜132和第二模制膜134各自可包括氧化物膜、氮化物膜或它们的组合。例如，第一模制膜132可包括硼磷硅酸盐玻璃(BPSG)膜。BPSG膜可包括作为掺杂剂的硼(B)的浓度在BPSG膜的厚度方向上变化的第一部分和作为掺杂剂的磷(P)的浓度在BPSG膜的厚度方向上变化的第二部分中的至少一个。第二模制膜134可包括相对薄的氧化硅膜和相对薄的氮化硅膜交替地堆叠多次的多个绝缘膜或氮化硅膜。然而，构成第一模制膜132和第二模制膜134的材料不限于上述示例，并且各种修改和改变在本公开的范围内都是可能的。另外，模制结构MST的堆叠次序不限于图7B中所示的，并且各种修改和改变在本公开的范围内都是可能的。
下支承件膜142和上支承件膜144各自可包括SiN膜、SiCN膜、SiBN膜或它们的组合。根据实施例，下支承件膜142和上支承件膜144可包括相同材料。根据一些实施例，下支承件膜142和上支承件膜144可包括不同材料。根据一些实施例，下支承件膜142和上支承件膜144各自可包括SiCN膜。根据一些实施例，下支承件膜142可包括SiCN膜，而上支承件膜144可包括含硼的SiN膜。然而，构成下支承件膜142和上支承件膜144的材料不限于上述示例，并且各种修改和改变在本公开的范围内都是可能的。
参照图7C，在图7B的所得结构中的模制结构MST上形成掩模图案MP之后，可通过利用掩模图案MP作为蚀刻掩模和利用绝缘膜126作为蚀刻停止层通过各向异性地蚀刻模制结构MST来形成限制下电极沟槽LE_Tr的模制结构图案MSP。模制结构图案MSP可包括第一模制图案132P、下支承件142P、第二模制图案134P和上支承件144P。
掩模图案MP可包括氮化物膜、氧化物膜、多晶硅膜、光致抗蚀剂膜或它们的组合。
形成下电极沟槽LE_Tr的工艺还可包括对通过各向异性地蚀刻模制结构MST获得的所得结构的湿法处理的工艺。在各向异性地蚀刻模制结构MST的工艺和对其所得结构湿法处理期间，绝缘膜126还可被部分蚀刻，因此可获得具有暴露多个导电区124的多个孔126H的绝缘图案126P。在对各向异性地蚀刻模制结构MST的所得结构进行湿法处理的示例工艺中，可使用包括稀释硫酸过氧化物(DSP)溶液的蚀刻剂，但是本公开的实施例不限于此。
在模制结构图案MSP中，作为下电极沟槽LE_Tr的一部分的多个孔142H可形成在下支承件142P中，并且作为下电极沟槽LE_Tr的一部分的多个孔144H可形成在上支承件144P中。
参照图7D，预衬垫膜170F可形成在在图7D中形成的下电极沟槽LE_Tr中。
根据实施例，可将第二金属氮化物施加至下电极沟槽LE_Tr(即，施加至上支承件144P以形成预衬垫膜170F)。可通过化学气相沉积(CVD)工艺、等离子体增强化学气相淀积(PECVD)工艺、金属有机CVD(MOCVD)工艺或原子层淀积(ALD)工艺执行第二金属氮化物的施加。详细地，可通过ALD工艺执行第二金属氮化物的施加。
参照图7E，在图7D的所得结构中，预下电极LEF可在填充下电极沟槽LE_Tr的同时形成在预衬垫膜170F上。可施加第一金属氮化物以形成预下电极LEF，并且可使用CVD工艺、PECVD工艺、MOCVD工艺或ALD工艺以施加第一金属氮化物。具体地，可通过使用与用于施加预衬垫膜170F的方法相同的涂布方法施加预下电极LEF。
参照图7F，在施加预衬垫膜170F和预下电极LEF之后，可通过回蚀工艺或化学机械抛光(CMP)工艺去除预下电极LEF和预衬垫膜170F的一部分，从而暴露出上支承件144P的顶表面。因此，可形成衬垫膜170和下电极LE1，并且衬垫膜170的顶表面可位于与下电极LE1的顶表面相同的平面上。
参照图7G，在通过部分去除图7F的所得结构中的上支承件144P来形成多个上孔UH之后，第二模制图案134P可通过多个上孔UH被湿法去除。接着，在通过去除经多个上孔UH暴露的下支承件142P的一些部分来形成多个下孔LH之后，第一模制图案132P可通过多个下孔LH被湿法去除，从而暴露出绝缘图案126P的顶表面。在去除第一模制图案132P和第二模制图案134P之后，多个下电极LE1的侧壁可被暴露。
根据实施例，含NH4F、HF和水的蚀刻剂可用于将第二模制图案134P和第一模制图案132P湿法去除，但是本公开不限于此。
参照图7H，可执行形成覆盖在图7G的所得结构中暴露的下电极LE1的电介质层160的工艺。可形成不仅覆盖下电极LE1的侧壁而且覆盖下支承件142P和上支承件144P的暴露表面以及绝缘图案126P的暴露表面的电介质层160。为了形成电介质层160，可使用CVD、MOCVD、PVD或ALD工艺。在执行沉积覆盖下电极LE1的电介质层160的工艺之后，可执行退火工艺。根据实施例，可在从约200℃至约700℃的温度下执行退火工艺。可通过可在形成电介质层160的状态下执行的退火工艺改进电介质层160的结晶度。
参照图7I，可在图7H的所得结构中执行形成覆盖电介质层160的上电极UE的工艺。通过上述工艺，可制造各自包括以下项的多个电容器：在垂直于衬底110的顶表面110a的第三方向D3上延伸的下电极LE1、包围下电极LE1的侧壁并且支承下电极LE1的下支承件142P和上支承件144P、设置在下电极LE1以及下支承件142P和上支承件144P上方的电介质层160、通过介于其间的电介质层160与下电极LE1间隔开的上电极UE、以及设置在下电极LE1和上支承件144P之间并且包围下电极LE1的上部的衬垫膜170，并且可以制造包括多个电容器的半导体装置100。
图8A是根据示例实施例的半导体装置200的示图。图8B是根据示例实施例的半导体装置200的组件的示图。图8C是根据示例实施例的沿着图8A的线X1-X1’和线Y1-Y1’截取的剖视图。
参照图8A至图8C，半导体装置200可包括衬底210、多条第一导电线220、沟道层230、栅电极240、栅极绝缘层250和电容器结构280。半导体装置200可以是包括竖直沟道晶体管(VCT)的存储器装置。VCT可指沟道层230的沟道长度在竖直方向上从衬底210延伸的结构。
下绝缘层212可设置在衬底210上，并且在下绝缘层212上，多条第一导电线220可在第一方向(X方向)上彼此间隔开并且可在第二方向(Y方向)上延伸。多个第一绝缘图案222可布置在下绝缘层212上，以填充多条第一导电线220之间的空间。第一绝缘图案222可在第二方向(Y方向)上延伸，并且多个第一绝缘图案222的顶表面可位于与多条第一导电线220的顶表面相同的水平处。多条第一导电线220可用作半导体装置200的位线。
根据实施例，多条第一导电线220可包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，多条第一导电线220可包括掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合，但是实施例不限于此。多条第一导电线220可包括单层或多层上述材料。根据实施例，多条第一导电线220可包括2维半导体材料，其中2维半导体材料可包括例如石墨烯、碳纳米管或它们的组合。
沟道层230可在多条第一导电线220上方按照在第一方向(例如，X方向)和第二方向(例如，Y方向)上彼此间隔开的如矩阵的形状布置。沟道层230可在第一方向(例如，X方向)上具有第一宽度并且在第三方向D3(例如，Z方向)上具有第一高度，其中第一高度可大于第一宽度。例如，第一高度可为第一宽度的约2倍至约10倍，但不限于此。沟道层230的底部可用作第一源极/漏极区，沟道层230的上部可用作第二源极/漏极区，并且沟道层230的第一源极/漏极区和第二源极/漏极区之间的一部分可用作沟道区。
根据实施例，沟道层230可包括氧化物半导体。例如，氧化物半导体可包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、HfxInyZnO、AlxZnySnzO、YbxGayZnzO、InxGayO或它们的组合。沟道层230可包括单层或多层氧化物半导体。根据一些实施例，沟道层230可具有大于硅的带隙能量的带隙能量。例如，沟道层230可具有从约1.5eV至约5.6eV的带隙能量。例如，当沟道层230具有从约2.0eV至约4.0eV的带隙能量时，沟道层230可表现出最佳沟道性能。例如，沟道层230可为多晶或非晶的，但是实施例不限于此。根据实施例，沟道层230可包括2维半导体材料，其中2维半导体材料可包括例如石墨烯、碳纳米管或它们的组合。
栅电极240可在沟道层230的两个侧壁上在第一方向(例如，X方向)上延伸。栅电极240各自可包括面对沟道层230的第一侧壁的第一子栅电极240P1和面对沟道层230的与沟道层230的第一侧壁相对的第二侧壁的第二子栅电极240P2。由于一个沟道层230设置在第一子栅电极240P1和第二子栅电极240P2之间，因此半导体装置200可具有双栅极晶体管结构。然而，本公开的实施例不限于此，由于省略第二子栅电极240P2并且仅形成面对沟道层230的第一侧壁的第一子栅电极240P1，可实施单栅极晶体管结构。
栅电极240可包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，栅电极240可包括掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合，但不限于此。
栅极绝缘层250可包围沟道层230的侧壁，并且可设置在沟道层230与栅电极240之间。例如，如图8A所示，沟道层230的整个侧壁可被栅极绝缘层250包围，并且栅电极240的一部分侧壁可接触栅极绝缘层250。根据一些实施例，栅极绝缘层250可在栅电极240延伸的方向(即，第一方向)上延伸，并且沟道层230的侧壁中的仅沟道层230的面对栅电极240的两个侧壁可接触栅极绝缘层250。
根据实施例，栅极绝缘层250可包括氧化硅膜、氧氮化硅膜、具有比氧化硅膜高的介电常数的高k膜或它们的组合。高k膜可包括金属氧化物或者金属氧氮化物。例如，可用作栅极绝缘层450的高k膜可包括(但不限于)HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或它们的组合。
多个第二绝缘图案232可在多个第一绝缘图案222上在第二方向(例如，Y方向)上延伸，并且沟道层230可设置在多个第二绝缘图案232中的两个相邻的第二绝缘图案232之间。另外，第一填充层234和第二填充层236可布置在两个相邻的第二绝缘图案232之间的两个相邻的沟道层230之间的空间中。第一填充层234可设置在两个相邻的沟道层230之间的空间的底部，并且第二填充层236可形成在第一填充层234上，以填充两个相邻的沟道层230之间的空间的其余部分。第二填充层236的顶表面可位于与沟道层230的顶表面相同的水平处，并且第二填充层236可覆盖栅电极240的顶表面。可替换地，多个第二绝缘图案232可形成为与多个第一绝缘图案222连续的材料层，或者第二填充层236可形成为与第一填充层234连续的材料层。
电容器接触件260可布置在沟道层230上。电容器接触件260可布置为与沟道层230竖直地重叠并且可按照在第一方向(例如，X方向)和第二方向(例如，Y方向)上彼此间隔开的如矩阵的形状布置。电容器接触件260可包括掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合，但是实施例不限于此。上绝缘层262可在多个第二绝缘图案232和第二填充层236上包围电容器接触件260的侧壁。
蚀刻停止层270可设置在上绝缘层262上，电容器结构280可设置在蚀刻停止层270上。电容器结构280可包括下电极282、电容器电介质层284和上电极286。
下电极282可穿过蚀刻停止层270并且可电连接至电容器接触件260的顶表面。下电极282可按照在第三方向D3(例如，Z方向)上延伸的如柱形的形状形成，但不限于此。根据实施例，下电极282可布置为与电容器接触件260竖直重叠，并且可按照在第一方向(例如，X方向)和第二方向(例如，Y方向)上彼此间隔开的如矩阵的形状布置。可替换地，还可在电容器接触件260和下电极282之间布置着陆焊盘，因此下电极282可按照六边形布置。
电容器结构280还可包括用于改进下电极282的T/B比并且将下电极282与其它相邻的下电极282绝缘的衬垫膜。该衬垫膜可包括类似于参照图1至图7I描述的衬垫膜170的材料的材料，并且可执行类似的功能。
图9是根据示例实施例的半导体装置300的示图。
包括第一层至第三层L_1、L_2和L_3的堆叠结构LS可设置在衬底310上。堆叠结构LS的第一层至第三层L_1、L_2和L_3可在竖直方向(即，第三方向Z)上彼此间隔开的同时被堆叠。第一层至第三层L_1、L_2和L_3各自可包括多个半导体图案SP、多个数据存储元件DS和第一导电线CL1。
半导体图案SP可具有在第一方向X上延伸的线性形状、如条形的形状或如柱形的形状。例如，半导体图案SP可包括硅、锗、硅锗或铟镓锌氧化物(IGZO)。半导体图案SP各自可包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可设置在第一杂质区SD1和第二杂质区SD2之间。沟道区CH可对应于参照图1描述的存储器单元晶体管(MCT)的沟道。第一杂质区SD1和第二杂质区SD2可对应于MCT的源极和漏极。
数据存储元件DS可分别连接至半导体图案SP的第一端。数据存储元件DS可分别连接至半导体图案SP的第二杂质区SD2。数据存储元件DS可以是能够存储数据的存储器元件。数据存储元件DS各自可以是使用电容器的存储器元件、使用磁性隧道结图案的存储器元件或使用包括相变材料的可变电阻器的存储器元件。例如，数据存储元件DS各自可以是电容器。
根据一些实施例，数据存储元件DS还可包括衬垫膜。该衬垫膜可包括类似于参照图1至图7I描述的衬垫膜170的材料的材料，并且可执行相似功能。
第一导电线CL1可具有在第二方向Y上延伸的线形形状或如条形的形状。第一导电线CL1可在第三方向Z上堆叠以彼此间隔开。第一导电线CL1可包括导电材料。例如，导电材料可包括掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的任一种。第一导电线CL1可以是位线BL。
将详细描述第一层至第三层L_1、L_2和L_3中的第一层L_1，作为代表性示例。第一层L_1的半导体图案SP可布置为在第二方向Y上彼此间隔开。第一层L_1的半导体图案SP可位于相同的第一水平处。第一层L_1的第一导电线CL1可设置在第一层L_1的半导体图案SP上。第一导电线CL1可设置在半导体图案SP的顶表面上。第一导电线CL1可设置在半导体图案SP的第一杂质区SD1的顶表面上。第一导电线CL1可位于高于半导体图案SP所在的第一水平的第二水平处。例如，第一导电线CL1可直接连接至第一杂质区SD1。在一些实施例中，第一导电线CL1可通过接触件连接至第一杂质区SD1，其中接触件可包括金属硅化物。第二层L_2和第三层L_3可与上面提供的第一层L_1基本相同。
穿过堆叠结构LS的第二导电线CL2可设置在衬底310上。第二导电线CL2可具有在第三方向Z上延伸的线形形状或如条形的形状。第二导电线CL2可在第二方向Y上布置。当从上面观看时，第二导电线CL2各自可设置在一对相邻的半导体图案SP之间。第二导电线CL2可在竖直地堆叠的多个半导体图案SP的侧壁上竖直地延伸。
例如，任一条第二导电线CL2可邻近于第一层L_1的半导体图案SP中的第一半导体图案SP、第二层L_2的半导体图案SP中的第一半导体图案SP、和第三层L_3的半导体图案SP中的第一半导体图案SP。另一第二导电线CL2可邻近于第一层L_1的半导体图案SP中的第二半导体图案SP、第二层L_2的半导体图案SP中的第二半导体图案SP、和第三层L_3的半导体图案SP中的第二半导体图案SP。
第二导电线CL2可包括导电材料，并且导电材料可以是掺杂的半导体材料、导电金属氮化物、金属和金属半导体化合物中的任一种。第二导电线CL2可以是参照图1描述的字线WL。
沿着堆叠结构LS的一个侧表面在第二方向Y上延伸的公共源极线CSL可设置在衬底310上。半导体图案SP的第二端可连接至公共源极线CSL。公共源极线CSL可包括导电材料，并且导电材料可以是掺杂的半导体材料、导电金属氮化物、金属和金属半导体化合物中的任一种。
堆叠结构LS中的空的空间可被绝缘材料填充。例如，绝缘材料可包括氧化硅层、氮化硅层和氧氮化硅层中的至少一种。
根据示例实施例，当高电阻的富含氮化物的金属氮化物通过具有相对良好的台阶覆盖率的ALD工艺较薄地沉积时，金属氮化物可较厚地施加至开口的孔的顶部上并且相对薄地施加至开口的孔的底部上。结果，BT比可减小，并且后续的下电极沉积工艺可被实现为一步工艺。
不排除以上描述中提供的实施例中的每一个与也在本文中提供或未提供但与本公开一致的另一示例或另一实施例的一个或多个特征相关联。
虽然已经参照本公开的实施例具体地示出和描述了本公开，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体装置，包括：
衬底；
下电极，其在所述衬底上，并且在竖直方向上延伸；
支承件，其包围所述下电极的侧壁的至少一部分，并且支承所述下电极；
电介质层，其在所述下电极和所述支承件上；
上电极，其在所述下电极和所述电介质层的至少一部分上，其中，所述电介质层在所述上电极与所述下电极之间；以及
衬垫膜，其在所述下电极与所述支承件之间，所述衬垫膜包围所述下电极的上部，
其中，所述下电极包括包含第一金属的第一金属氮化物，
其中，所述衬垫膜包括包含第二金属的第二金属氮化物，
其中，所述第一金属在所述第一金属氮化物中的第一比率高于所述第二金属在所述第二金属氮化物中的第二比率，并且
其中，氮原子在所述第一金属氮化物中的第三比率低于氮原子在所述第二金属氮化物中的第四比率。
2.根据权利要求1所述的半导体装置，其中，所述下电极的被所述衬垫膜包围的所述上部的水平宽度大于所述下电极的下部的水平宽度，所述下电极的所述下部不被所述衬垫膜包围。
3.根据权利要求1所述的半导体装置，其中，氮原子在所述第一金属氮化物中的所述第三比率为30at％或更高并且小于50at％，并且
其中，氮原子在所述第二金属氮化物中的所述第四比率为50at％或更高并且为70at％或更小。
4.根据权利要求1所述的半导体装置，其中，所述衬垫膜的侧表面的至少一些部分具有与所述下电极的侧表面的斜度不同的斜度。
5.根据权利要求1所述的半导体装置，其中，对应于所述衬垫膜的最大水平宽度的第一点比对应于所述衬垫膜的最小水平宽度的第二点距离所述衬底更远。
6.根据权利要求1所述的半导体装置，其中，所述下电极包括其水平宽度随着在所述竖直方向上与所述衬底的距离增大而增大的一部分，并且
所述下电极的下部的侧表面的斜度与所述下电极的所述上部的侧表面的斜度不同。
7.根据权利要求1所述的半导体装置，其中，所述衬垫膜的水平宽度与所述衬垫膜的竖直深度的第五比率大于0并且为1/80或更小。
8.根据权利要求1所述的半导体装置，其中，所述衬垫膜的最大水平宽度为从0.5nm至1.5nm。
9.根据权利要求1所述的半导体装置，其中，所述衬垫膜包括：
第一部分，其被所述支承件包围并且接触所述支承件，以及
第二部分，其在所述下电极与所述电介质层之间，并且接触所述电介质层，并且
其中，所述衬垫膜所述第一部分的水平宽度大于所述衬垫膜的所述第二部分的水平宽度。
10.根据权利要求9所述的半导体装置，其中，所述衬垫膜的所述第二部分的最大水平宽度大于0nm并且小于或等于0.75nm。
11.根据权利要求1所述的半导体装置，其中，所述衬垫膜的顶表面位于与所述下电极的顶表面相同的平面上。
12.一种半导体装置，包括：
衬底；
所述衬底上的结构；
衬垫膜，其在下电极沟槽上方，并且穿过所述结构；以及
下电极，其设置在所述下电极沟槽中，并且覆盖所述衬垫膜的至少一部分，
其中，所述结构包括：
支承件，其包围所述衬垫膜的侧壁的至少一部分和所述下电极的侧壁的至少一部分，并且支承所述下电极；
电介质层，其在所述下电极和所述支承件上；以及
上电极，其在所述下电极和所述电介质层的至少一部分上，其中，所述电介质层在所述上电极与所述下电极之间，
其中，所述下电极包括包含第一金属的第一金属氮化物，
其中，所述衬垫膜包括包含第二金属的第二金属氮化物，
其中，所述第一金属在所述第一金属氮化物中的第一比率高于所述第二金属在所述第二金属氮化物中的第二比率，并且
其中，氮原子在所述第一金属氮化物中的第三比率低于氮原子在所述第二金属氮化物中的第四比率。
13.根据权利要求12所述的半导体装置，其中，所述下电极的设置有所述衬垫膜的上部的水平宽度大于所述下电极的未设置有所述衬垫膜的下部的水平宽度。
14.根据权利要求12所述的半导体装置，其中，所述下电极包括其水平宽度随着在竖直方向上与所述衬底的距离增大而增大的一部分，并且
所述下电极的下部的侧表面的斜度与所述下电极的上部的侧表面的斜度不同。
15.根据权利要求12所述的半导体装置，其中，对应于所述衬垫膜的最大水平宽度的第一点比对应于所述衬垫膜的最小水平宽度的第二点距离所述衬底更远。
16.根据权利要求12所述的半导体装置，其中，所述衬垫膜的侧表面的至少一些部分具有与所述下电极的侧表面的斜度不同的斜度。
17.根据权利要求12所述的半导体装置，其中，氮原子在所述第一金属氮化物中的所述第三比率为30at％或更高并且小于50at％，并且
其中，氮原子在所述第二金属氮化物中的所述第四比率为50at％或更高并且为70at％或更小。
18.根据权利要求12所述的半导体装置，其中，所述衬垫膜的水平宽度与所述衬垫膜的竖直深度的第五比率大于0并且为1/80或更小。
19.根据权利要求12所述的半导体装置，其中，所述衬垫膜的最大水平宽度为从0.5nm至1.5nm。
20.一种半导体装置，包括：
衬底；
有源区，其在所述衬底中由器件隔离层限定；
字线，其在所述衬底中，并且在第一水平方向上延伸与所述有源区相交；
位线，其在垂直于所述第一水平方向的第二水平方向上在所述字线上方延伸；以及
电容器，其位于高于所述位线的水平的水平处，
其中，所述电容器包括：
下电极，其在所述衬底上并且在竖直方向上延伸；
支承件，其包围所述下电极的侧壁的至少一部分并且支承所述下电极；
电介质层，其在所述下电极和所述支承件上；
上电极，其在所述下电极和所述电介质层的至少一部分上，其中所述电介质层在所述上电极与所述下电极之间；以及
衬垫膜，其包围所述下电极的上部，
其中，所述下电极的被所述衬垫膜包围的所述上部的水平宽度大于所述下电极的下部的水平宽度，所述下电极的所述下部不被所述衬垫膜包围，
其中，所述下电极包括包含第一金属的第一金属氮化物，
其中，所述衬垫膜包括包含第二金属的第二金属氮化物，
其中，所述第一金属和所述第二金属包括相同类型的金属元素，其中，所述第一金属在所述第一金属氮化物中的第一比率高于所述第二金属在所述第二金属氮化物中的第二比率，
其中，氮原子在所述第一金属氮化物中的第三比率为30at％或更高并且小于50at％，并且
其中，氮原子在所述第二金属氮化物中的第四比率为50at％或更高并且为70at％或更小。
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