TW202407806A - 半導體元件 - Google Patents

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Abstract

一種半導體元件包括：基板；下部電極，位於基板上且在垂直方向上延伸；支撐件，環繞下部電極的側壁的至少一部分並支撐下部電極；介電層，位於下部電極及支撐件上；上部電極，位於下部電極及介電層的至少一部分上，其中介電層位於上部電極與下部電極之間；以及襯墊膜，位於下部電極與支撐件之間，襯墊膜環繞下部電極的上部部分，其中下部電極包括包含第一金屬的第一金屬氮化物，襯墊膜包括包含第二金屬的第二金屬氮化物，第一金屬氮化物中的第一金屬的第一比率高於第二金屬氮化物中的第二金屬的第二比率，且第一金屬氮化物中的氮原子的第三比率低於第二金屬氮化物中的氮原子的第四比率。

Description

半導體元件
[相關申請案的交叉參考]
本申請案基於2022年8月2日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0096272號並主張其優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露的一或多個實例性實施例是有關於一種半導體元件，且更具體而言是有關於一種包括電容器的半導體元件。
隨著半導體記憶體元件的積體化越來越高，為了在相同的面積內實施更多的半導體記憶體元件，各別電路圖案變得更加小型化。換言之，隨著半導體記憶體元件的積體度增加，半導體記憶體元件的組件的設計規則在大小上減小。
在高度按比例縮小的半導體記憶體元件中，形成電容器的製程變得越來越複雜且困難。在小型化的半導體元件中，採用相關技術結構的電容器在確保所需電容方面達到了極限。
隨著深寬比（aspect ratio）的增加，會出現上部孔變大而下部孔變小的苯並噻吩（benzothiophene，BT）比率劣化問題。當開口的孔變大時，下部電極之間的分離距離減小，且因此可能發生電流洩漏。
在相關技術中，為解決上述問題，藉由具有差的台階覆蓋的化學氣相沈積（chemical vapor deposition，CVD）製程有意地將SiCN沈積至開口的孔上。在此種情況下，由於在開口的孔的上部部分上相對厚地施加及在開口的孔的下部部分上相對薄地施加，BT比率可得到提高。然而，開口可能被堵塞或變窄，且因此，由於在隨後的下部電極形成製程中在下部電極中形成縫隙，可能發生下部電極彎曲。
本背景技術部分中揭露的資訊在達成本申請案的實施例的過程之前或期間已為發明人所知或由發明人導出，或者是在達成實施例的過程中獲取的技術資訊。因此，所述資訊可能包含不形成公眾已知的先前技術的資訊。
提供一種包括具有改進的效能及可靠性的電容器的半導體元件。
另外的態樣將在以下說明中部分地陳述且部分地將因所述說明而變得顯而易見，或可藉由實踐所呈現的實施例來獲悉。
根據實例性實施例的一態樣，一種半導體元件可包括：基板；下部電極，位於所述基板上且在垂直方向上延伸；支撐件，環繞所述下部電極的側壁的至少一部分並支撐所述下部電極；介電層，位於所述下部電極及所述支撐件上；上部電極，位於所述下部電極及所述介電層的至少一部分上，其中所述介電層位於所述上部電極與所述下部電極之間；以及襯墊膜，位於所述下部電極與所述支撐件之間，所述襯墊膜環繞所述下部電極的上部部分，其中所述下部電極包括包含第一金屬的第一金屬氮化物，所述襯墊膜包括包含第二金屬的第二金屬氮化物，所述第一金屬氮化物中的所述第一金屬的第一比率高於所述第二金屬氮化物中的所述第二金屬的第二比率，且所述第一金屬氮化物中的氮原子的第三比率低於所述第二金屬氮化物中的氮原子的第四比率。
根據實例性實施例的一態樣，一種半導體元件可包括：基板；位於所述基板上的結構；襯墊膜，位於下部電極溝渠之上並穿透所述結構；以及下部電極，設置於所述下部電極溝渠中且覆蓋所述襯墊膜的至少一部分，其中所述結構包括：支撐件，環繞所述襯墊膜的側壁的至少一部分及所述下部電極的側壁的至少一部分並支撐所述下部電極，並支撐所述下部電極；介電層，位於所述下部電極及所述支撐件上；以及上部電極，位於所述下部電極及所述介電層的至少一部分上，其中所述介電層位於所述上部電極與所述下部電極之間，其中所述下部電極包括包含第一金屬的第一金屬氮化物，所述襯墊膜包括包含第二金屬的第二金屬氮化物，所述第一金屬氮化物中的所述第一金屬的第一比率高於所述第二金屬氮化物中的所述第二金屬的第二比率，且所述第一金屬氮化物中的氮原子的第三比率低於所述第二金屬氮化物中的氮原子的第四比率。
根據實例性實施例的一態樣，一種半導體元件可包括：基板；主動區，在所述基板中由元件隔離層界定；字元線，位於所述基板中且在第一水平方向上延伸跨越所述主動區；位元線，在垂直於所述第一水平方向的第二水平方向上在所述字元線之上延伸；以及電容器，位於較所述位元線的水準的水準處。所述電容器可包括：下部電極，位於所述基板上且在垂直方向上延伸；支撐件，環繞所述下部電極的側壁並支撐所述下部電極；介電層，位於所述下部電極及所述支撐件上；上部電極，位於所述下部電極及所述介電層的至少一部分上，其中所述介電層位於所述上部電極與所述下部電極之間；以及襯墊膜，環繞所述下部電極的上部部分，其中所述下部電極的被所述襯墊膜環繞的所述上部部分的水平寬度大於所述下部電極的下部部分的水平寬度，所述下部電極的所述下部部分並未被所述襯墊膜環繞，所述下部電極包括包含第一金屬的第一金屬氮化物，所述襯墊膜包括包含第二金屬的第二金屬氮化物，所述第一金屬與所述第二金屬包含相同類型的金屬元素，所述第一金屬氮化物中的所述第一金屬的第一比率高於所述第二金屬氮化物中的所述第二金屬的第二比率，所述第一金屬氮化物中的氮原子的第三比率為約30原子%或大於30原子%且小於約50原子%，且所述第二金屬氮化物中的氮原子的第四比率為約50原子%或大於50原子%且為約70原子%或小於70原子%。
在下文中，將參照附圖詳細地對本揭露的實例性實施例進行闡述。在圖式中，相同的參考編號用於相同的組件且將省略其冗餘說明。本文中闡述的實施例為實例性實施例，且因此本揭露並不限於此且可以各種其他形式達成。
如本文中所使用的例如「…中的至少一者」等表達在位於一系列裝置之後時修飾整個系列的裝置而並非修飾所述一系列裝置中的各別裝置。舉例而言，應將表達「a、b及c中的至少一者」理解成包括僅a、僅b、僅c、a與b二者、a與c二者、b與c二者或者a、b及c全部。
圖1是根據實例性實施例的半導體元件的記憶體胞元陣列區的組件的圖。
參照圖1，半導體元件100可包括多個主動區AC，所述多個主動區AC被佈置成在平面上相對於第一方向D1及第二方向D2在傾斜方向上水平地延伸。多條字元線WL可在第一方向D1上彼此平行地延伸跨越所述多個主動區AC。多條位元線BL可在所述多條字元線WL之上在與第一方向D1交叉的第二方向D2上彼此平行地延伸。所述多條位元線BL可分別經由多個直接接觸件DC連接至所述多個主動區AC。
位元線BL之中彼此相鄰的兩條位元線BL之間可各自佈置有多個隱埋式接觸件BC。所述多個隱埋式接觸件BC上可分別佈置有多個導電搭接接墊（conductive landing pad）LP。導電搭接接墊LP可被佈置成分別與隱埋式接觸件BC至少部分地交疊。多個下部電極LE可被佈置成分別在搭接接墊LP上彼此隔開。下部電極LE可分別藉由隱埋式接觸件BC及導電搭接接墊LP連接至主動區AC。
圖2是根據實例性實施例的半導體元件的組件的圖。圖3A是根據實例性實施例的沿著圖2所示線X-X'截取的剖視圖。圖3B及圖3C是根據實例性實施例的圖3A所示區P的放大剖視圖。圖3D是根據實例性實施例的圖3B及圖3C中示出的區P的結構的實例的剖視圖。
參照圖2及圖3A至圖3C，半導體元件100可包括基板110及形成於基板110上的下部結構120，其中基板110可包括所述多個主動區AC。多個導電區124可穿透下部結構120且分別連接至所述多個主動區AC。
基板110可包括如Si或Ge等半導體元素、或者如SiC、GaAs、InAs及InP等化合物半導體。基板110可包括半導體基板及形成於半導體基板上的至少一個絕緣層，或者包括至少一個導電區的結構。導電區可包括摻雜有雜質的井或摻雜有雜質的結構。基板110中可形成有界定所述多個主動區AC的元件隔離層112。元件隔離層112可包括氧化物膜、氮化物膜或其組合。根據實施例，元件隔離層112可具有如淺溝渠隔離（shallow trench isolation，STI）結構等各種結構。
根據一些實施例，下部結構120可包括絕緣膜，所述絕緣膜包括氧化矽膜、氮化矽膜或其組合。根據一些實施例，下部結構120可包括各種導電區（如配線層、接觸插塞及電晶體）以及將導電區彼此絕緣的絕緣膜。所述多個導電區124可包含複晶矽、金屬、導電金屬氮化物、金屬矽化物或其組合。下部結構120可包括參照圖1闡述的所述多條位元線BL。所述多個導電區124可各自包括以上參照圖1闡述的隱埋式接觸件BC及導電搭接接墊LP。
在下部結構120及所述多個導電區124之上可設置有具有在第三方向D3上分別與所述多個導電區124交疊的多個孔126H的絕緣圖案126P。絕緣圖案126P可包括氮化矽（SiN）膜、碳氮化矽（SiCN）膜、硼氮化矽（SiBN）膜或其組合。本文中所使用的用語「SiN」、「SiCN」及「SiBN」是指由相應用語中所包含的元素構成的材料，而並非指示化學計量關係的化學式。
所述多個導電區124上可分別佈置有多個電容器CP1。所述多個電容器CP1可各自包括：下部電極LE1，在垂直於基板110的頂表面110a的第三方向D3上延伸；下部支撐件142P及上部支撐件144P，環繞下部電極LE1的側壁並支撐下部電極LE1；介電層160，設置於下部電極LE1以及下部支撐件142P及上部支撐件144P之上；上部電極UE，與下部電極LE1間隔開，其中介電層160位於上部電極UE與下部電極LE1之間；以及襯墊膜170，設置於下部電極LE1與上部支撐件144P之間且環繞下部電極LE1的上部部分。
絕緣圖案126P可與下部電極LE1中的每一者的下端相鄰地設置。所述多個下部電極LE1可各自具有藉由絕緣圖案126P的孔126H在垂直方向（即，第三方向D3）上自導電區124的頂表面在遠離基板110的方向上延伸的柱形形狀。儘管在圖式中例示出所述多個下部電極LE1中的每一者具有柱形形狀的情況，但是本揭露的實施例不限於此。舉例而言，所述多個下部電極LE1可各自具有擁有杯形形狀或具有封閉底部的圓柱形狀的橫截面結構。
所述多個下部電極LE1可由下部支撐件142P及上部支撐件144P支撐。所述多個下部電極LE1及上部電極UE可彼此面對，其中介電層160位於下部電極LE1與上部電極UE之間。
介電層160可覆蓋下部電極LE1、下部支撐件142P及上部支撐件144P。如圖2及圖3A至圖3C所示，當襯墊膜170設置於下部電極LE1與下部支撐件142P及上部支撐件144P之間時，介電層160可與襯墊膜170的環繞下部電極LE1的上部部分的部分接觸並覆蓋襯墊膜170。
如圖3A所示，上部支撐件144P可平行於基板110延伸，同時環繞所述多個下部電極LE1中的每一者的上部部分。上部支撐件144P中可形成有供所述多個下部電極LE1穿過的多個孔144H。襯墊膜170設置於上部支撐件144P中形成的所述多個孔144H中的每一者的內側壁上，且可佈置多個下部電極LE1，所述多個下部電極LE1各自覆蓋設置於所述多個孔144H中的每一者的側壁上的襯墊膜170。因此，形成於上部支撐件144P中的所述多個孔144H中的每一者的內側壁可不與下部電極LE1的外側壁直接接觸。所述多個下部電極LE1中的每一者的頂表面與上部支撐件144P的頂表面可彼此共面。舉例而言，所述多個下部電極LE1中的每一者的頂表面可低於上部支撐件144P的頂表面。
下部支撐件142P可在基板110與上部支撐件144P之間平行於基板110延伸，且可與所述多個下部電極LE1的外側壁接觸。下部支撐件142P中可形成有供所述多個下部電極LE1穿過的多個孔142H以及多個下部孔LH（參照圖7G）。所述多個下部電極LE1可在垂直方向（即，第三方向D3）上延伸穿過形成於上部支撐件144P中的所述多個孔144H及形成於下部支撐件142P中的所述多個孔142H。
圖2示出上部支撐件144P、所述多個下部電極LE1及多個襯墊膜170中的每一者的平面結構。如圖2所示，上部支撐件144P中可形成有多個上部孔UH。圖2示出其中所述多個上部孔UH中的每一者實質上具有菱形平面形狀的配置的實例，在菱形平面形狀中四個相鄰的下部電極LE1對應於相應的頂點。然而，所述多個上部孔UH中的每一者的平面形狀不限於圖2所示的形狀，且可在本揭露的範圍內進行各種修改及改變。所述多個下部電極LE1可包括朝向上部孔UH的中心突出至第一點P'的部分。下部支撐件142P中可形成有具有與所述多個上部孔UH的平面形狀對應的平面形狀的所述多個下部孔LH（參照圖7G）。此外，襯墊膜170可設置於下部電極LE1與上部支撐件144P之間。襯墊膜170被形成為環繞下部電極LE1的上部部分，且環繞下部電極LE1的上部部分的襯墊膜170可被支撐下部電極LE1的上部部分的上部支撐件144P環繞。
下部支撐件142P及上部支撐件144P可各自包括SiN膜、SiCN膜、SiBN膜或其組合。根據實施例，下部支撐件142P及上部支撐件144P可包含相同的材料。根據一些實施例，下部支撐件142P與上部支撐件144P可包含不同的材料。根據一些實施例，下部支撐件142P與上部支撐件144P可各自包含SiCN。根據一些實施例，下部支撐件142P可包含SiCN，且上部支撐件144P可包含SiBN。然而，本揭露不限於上述材料。
下部電極LE1可包括包含第一金屬的含金屬膜。上部電極UE可面對下部電極LE1，其中介電層160位於上部電極UE與下部電極LE1之間。根據實施例，上部電極UE可包含與第一金屬相同的金屬。根據一些實施例，上部電極UE可包含不同於第一金屬的金屬。
下部電極LE1及上部電極UE可各自包括金屬膜、導電金屬氧化物膜、導電金屬氮化物膜、導電金屬氮氧化物膜或其組合。根據實施例，下部電極LE1及上部電極UE可各自包含鈦（Ti）、氧化鈦、氮化鈦、氮氧化鈦、鈮（Nb）、氧化鈮、氮化鈮、氮氧化鈮、鈷（Co）、氧化鈷、氮化鈷、氮氧化鈷、錫（Sn）、氧化錫、氮化錫、氮氧化錫或其組合。舉例而言，下部電極LE1及上部電極UE中的每一者可包含NbN、TiN、CoN、SnO 2或其組合。根據一些實施例，下部電極LE1及上部電極UE可各自包含TaN、TiAlN、TaAlN、W、Ru、RuO 2、SrRuO 3、Ir、IrO 2、Pt、PtO、SRO（SrRuO 3）、BSRO（(Ba,Sr)RuO 3）、CRO（CaRuO 3）、LSCO（(La,Sr)CoO 3）或其組合。然而，構成下部電極LE1及上部電極UE的材料不限於上述實例。
下部電極LE1的水平厚度及上部電極UE的水平厚度及/或垂直厚度可各自為自約1奈米至約20奈米。作為另外一種選擇，根據一些實施例，下部電極LE1的水平厚度及上部電極UE的水平厚度及/或垂直厚度可各自為約20奈米或大於20奈米。根據一些實施例，下部電極LE1的水平厚度可大於上部電極UE的水平厚度及/或垂直厚度。然而，本揭露的實施例不限於此，且下部電極LE1的水平厚度可實質上相同於或小於上部電極UE的水平厚度及/或垂直厚度。
介電層160可包括高介電常數層。本文中所使用的用語「高介電常數層」可指介電常數高於氧化矽膜的介電常數的介電層。根據實施例，介電層160可包含金屬氧化物，所述金屬氧化物包含選自鉿（Hf）、鋯（Zr）、鋁（Al）、鈮（Nb）、鈰（Ce）、鑭（La）、鉭（Ta）及鈦（Ti）之中的至少一種金屬。根據實施例，介電層160可具有包括一個高介電常數層的單一層結構。根據一些實施例，介電層160可具有包括多個高介電常數層的多層式結構。高介電常數層可包含HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3、Nb 2O 5、CeO 2、TiO 2、GeO 2或其組合，但不限於此。
根據實施例，介電層160可包括鐵電材料層、反鐵電材料層及順電材料層之中的至少一者。舉例而言，介電層160可包含HfZrO 2、ZrO 2、PbTiO 3、AgNbO 3、HfO 2、ZrO 2、TiO 2、Ta 2O 3、VO 2、AlO 2、SiO 2、SrTiO 3BaTiO 3、BiFeO 3或其組合，但不限於此。
根據實施例，介電層160可包括多個層，所述多個層中堆疊有包含不同材料的多個材料層。舉例而言，介電層160可包括與下部電極LE1接觸的第一介電層及位於第一介電層上的第二介電層。
第一介電層可包括鐵電材料層、反鐵電材料層或其組合。根據實施例，第一介電層可包括其中鐵電材料及反鐵電材料非均勻混合的單層。根據一些實施例，第一介電層可包括包含鐵電材料的單層。根據一些實施例，第一介電層可包括包含反鐵電材料的單層。第二介電層可包括順電材料層。
根據實施例，第一介電層可包含HfZrO 2、ZrO 2、PbTiO 3、AgNbO 3或其組合。第二介電層可包含HfO 2、ZrO 2、TiO 2、Ta 2O 3、VO 2、AlO 2、SiO 2、SrTiO 3、BaTiO 3、BiFeO 3或其組合。
根據實施例，介電層160的厚度大於0奈米且小於約6奈米。根據一些實施例，第一介電層的厚度及第二介電層的厚度可各自大於0奈米且小於約3奈米。根據一些實施例，第一介電層或第二介電層的厚度可為自約3奈米至約6奈米，但是本揭露不限於此。
參照圖3A至圖3C，環繞下部電極LE1的上部部分的襯墊膜170可設置於下部電極LE1與上部支撐件144P之間。環繞下部電極LE1的上部部分的襯墊膜170可與支撐下部電極LE1的上部部分的上部支撐件144P接觸並被上部支撐件144P環繞。換言之，其間具有襯墊膜170的下部電極LE1與上部支撐件144P可彼此間隔開襯墊膜170的水平寬度。襯墊膜170的頂表面170_T可與下部電極LE1的頂表面共面。
根據一些實施例，下部電極LE1可包含金屬氮化物。舉例而言，下部電極LE1可包括包含第一金屬的第一金屬氮化物。根據一些實施例，襯墊膜170可包括包含第二金屬的第二金屬氮化物。根據一些實施例，第一金屬與第二金屬可包含相同的金屬元素。舉例而言，第一金屬與第二金屬二者可包括Ti。舉例而言，第一金屬與第二金屬二者可包括Ta。換言之，第一金屬氮化物與第二金屬氮化物二者可包括TiN或TaN。本文中所使用的用語「TiN」及「TaN」是指由相應用語中所包含的元素構成的材料，而並非指示化學計量關係的化學式。
根據一些實施例，第一金屬與第二金屬可包括不同的金屬元素。舉例而言，第一金屬可包括Ti，而第二金屬可包括Ta。作為另外一種選擇，第一金屬可包括Ta，而第二金屬可包括Ti。換言之，第一金屬氮化物及第二金屬氮化物可包括TiN及/或TaN。
根據一些實施例，下部電極LE1中所包含的第一金屬氮化物中的第一金屬的比率可高於襯墊膜170中所包含的第二金屬氮化物中的第二金屬的比率，且下部電極LE1中所包含的第一金屬氮化物中的氮原子的比率可低於襯墊膜170中所包含的第二金屬氮化物中的氮原子的比率。
下部電極LE1中所包含的第一金屬氮化物中的第一金屬的比率可為約50原子%或大於50原子%，且襯墊膜170中所包含的第二金屬氮化物中的第二金屬的比率可小於約50原子%。此外，下部電極LE1中所包含的第一金屬氮化物中的氮原子的比率可為約30原子%或大於30原子%且小於約50原子%，且襯墊膜170中所包含的第二金屬氮化物中的氮原子的比率可為約50原子%或大於50原子%且小於或約70原子%。舉例而言，下部電極LE1可包括包含約60原子%的第一金屬及約40原子%的氮原子的第一金屬氮化物，且襯墊膜170可包括包含約40原子%的第二金屬及約60原子%的氮原子的第二金屬氮化物。除了第一金屬、第二金屬及氮原子之外，第一金屬氮化物及第二金屬氮化物可包括其他類型的元素。在此種情況下，在第一金屬氮化物及第二金屬氮化物中，第一金屬或第二金屬的組成比與氮原子的組成比之和可小於100%。
根據一些實施例，與水平寬度的最大水平寬度對應的點可相較於與襯墊膜170的最小水平寬度對應的點而言距基板110更遠。舉例而言，如圖3B及圖3C所示，襯墊膜170可具有向下指向的三角形的橫截面形狀，且其一側可被置於與基板110的頂表面110a平行的平面上。當襯墊膜170具有如上所述的三角形橫截面時，與襯墊膜170的最大水平寬度對應的點可位於襯墊膜170的頂表面170_T上，且與襯墊膜170的最小水平寬度對應的點可為在垂直方向（即，第三方向D3）上距襯墊膜170的頂表面170_T最遠的點。此外，與襯墊膜170的最大水平寬度對應的點可相較於與襯墊膜170的非最大水平寬度對應的點而言距基板110更遠。舉例而言，與襯墊膜170的最大水平寬度L1對應的點可相較於與襯墊膜170的非最大水平寬度L2對應的點而言距基板110更遠。根據一些實施例，襯墊膜170的水平寬度可在垂直方向（即，第三方向D3）上在遠離基板110的方向上顯著增加。
根據一些實施例，襯墊膜170的最大水平寬度L1可為自約0.5奈米至約1.5奈米。換言之，下部電極LE1與上部支撐件144P之間在水平方向上的最大距離可為自約0.5奈米至約1.5奈米。
根據一些實施例，下部電極LE1的被襯墊膜170環繞的上部部分的水平寬度L3可大於下部電極LE1的未被襯墊膜170環繞的下部部分的水平寬度L4。換言之，下部電極LE1可被形成為使得下部電極LE1的上部部分的水平寬度L3大於下部電極LE1的下部部分的水平寬度L4。根據一些實施例，下部電極LE1可設置於在垂直方向（例如，第三方向D3）上穿透結構SS的下部電極溝渠LE_Tr內側，所述結構SS設置於基板110上且包括環繞下部電極LE1的側壁並支撐下部電極LE1的上部支撐件144P及下部支撐件142P、設置於上部支撐件144P及下部支撐件142P上的介電層160以及設置於下部電極LE1之上的上部電極UE，其中介電層160位於下部電極LE1與上部電極UE之間。襯墊膜170可設置於下部電極溝渠LE_Tr之上。襯墊膜170可包括佈置於上部支撐件144P中形成的所述多個孔144H的相應內側壁上以被上部支撐件144P環繞的部分。根據一些實施例，其中設置有下部電極LE1的下部電極溝渠LE_Tr可被形成為具有水平寬度小於其上部部分的水平寬度的下部部分。換言之，下部電極溝渠LE_Tr中設置有襯墊膜170的上部部分的水平寬度可大於下部電極溝渠LE_Tr中不設置襯墊膜170的下部部分的水平寬度。根據一些實施例，即使在襯墊膜170設置於下部電極溝渠LE_Tr的上部部分中之後，下部電極溝渠LE_Tr的其餘上部部分的水平寬度亦可大於下部電極溝渠LE_Tr的下部部分的水平寬度。換言之，下部電極LE1的覆蓋襯墊膜170且設置於下部電極溝渠LE_Tr中的上部部分的水平寬度L3可大於下部電極LE1的不覆蓋襯墊膜170且設置於下部電極溝渠LE_Tr中的下部部分的水平寬度L4。
根據一些實施例，下部電極LE1的水平寬度可包括在垂直方向（即，第三方向D3）上在遠離基板110的方向上大幅增加的部分。舉例而言，如圖3A至圖3C所示，下部電極LE1可具有兩条平行邊具有不同的長度的梯形橫截面，其中所述兩條平行邊中的一邊可位於基板110上，且另一邊可位於平行於基板110的頂表面110a的平面上。在此種情況下，所述兩條平行邊之中的位於基板110上的所述一邊的長度可小於位於平行於基板110的頂表面110a的平面上的所述另一邊的長度。在此種情況下，下部電極LE1的水平寬度可在垂直方向（即，第三方向D3）上在遠離基板110的方向上大幅增加。
根據一些實施例，下部電極LE1的下部部分的側表面的斜率可與下部電極LE1的上部部分的側表面的斜率不同。換言之，下部電極LE1的被襯墊膜170環繞的部分的側表面的斜率可與下部電極LE1的不被襯墊膜170環繞的部分的側表面的斜率不同。
根據一些實施例，襯墊膜170的水平寬度對襯墊膜170的垂直深度H1之間的比率可大於0，且可為1/80或小於1/80。如以上參照圖3B及圖3C所述，襯墊膜170的水平寬度可能不均勻。舉例而言，與襯墊膜170的最大水平寬度對應的點可相較於與襯墊膜170的最小水平寬度對應的點而言距基板110更遠，且襯墊膜170的水平寬度可在垂直方向（即，第三方向D3）上在遠離基板110的方向上大幅增加。根據一些實施例，襯墊膜170的最大水平寬度L1對襯墊膜170的垂直深度H1之間的比率可大於0，且可為約1/80或小於1/80。襯墊膜170的垂直深度H1可指襯墊膜170的頂表面170_T至與襯墊膜170在垂直方向（即，第三方向D3）上的最小水平寬度對應的點之間的距離。
根據一些實施例，襯墊膜170的側表面（即，第一側表面170_S1及第二側表面170_S2）的至少一些可具有與下部電極LE1的側表面LE1_S的斜率不同的斜率。襯墊膜170的第一側表面170_S1可為襯墊膜170與下部電極LE1接觸的內側表面，且襯墊膜170的第二側表面170_S2可為襯墊膜170與上部支撐件144P接觸的外側表面。舉例而言，如圖3B所示，襯墊膜170的第一側表面170_S1可具有與下部電極LE1的側表面LE1_S相同的斜率，且襯墊膜170的第二側表面170_S2可具有與下部電極LE1的側表面LE1_S的斜率不同的斜率。作為另外一種選擇，如圖3D所示，襯墊膜170的第一側表面170_S1可具有與下部電極LE1的側表面LE1_S的斜率不同的斜率，且襯墊膜170的第二側表面170_S2可具有與下部電極LE1的側表面LE1_S相同的斜率。
根據實施例的半導體元件100可包括襯墊膜170，襯墊膜170環繞下部電極LE1的上部部分且被上部支撐件144P環繞。下部電極LE1的頂部/底部（top/bottom，T/B）比率可藉由襯墊膜170來改善。下部電極LE1的T/B比率可指下部電極LE1的上部部分的水平厚度與下部電極LE1的下部部分的水平厚度之間的比率。在製造半導體元件100的製程期間，可形成上部寬度大於下部寬度的下部電極溝渠LE_Tr。當在上部寬度大於下部寬度的下部電極溝渠LE_Tr中沈積下部電極LE1時，形成上部寬度大於下部寬度的下部電極LE1。因此，藉由僅在上部寬度大於下部寬度的下部電極溝渠LE_Tr的上部部分上沈積襯墊膜170，可改善下部電極LE1的T/B比率。
此外，根據實施例的半導體元件100的襯墊膜170與下部電極LE1相比可包含以更高的比率包含氮原子的第二金屬氮化物，其中與下部電極LE1相比以更高的比率包含氮原子的第二金屬氮化物可用作絕緣體，且增加下部電極LE1與相鄰下部電極LE1的絕緣距離，進而減少電流洩漏。
根據實施例的半導體元件100的襯墊膜170藉由使用具有改善的台階覆蓋的沈積方法在上部支撐件144P上形成。因此，可防止由於僅在下部電極溝渠LE_Tr的上部部分上過度沈積襯墊膜170而導致下部電極溝渠LE_Tr的開口被堵塞或變窄時在下部電極LE1的沈積期間在下部電極LE1內部形成縫隙等現象。
圖4A是根據實例性實施例的半導體元件的結構的實例的剖視圖。圖4B是根據實例性實施例的圖4A所示區Q的剖視圖。圖4C是根據實例性實施例的圖4B中示出的區Q的結構的實例的剖視圖。
參照圖4A及圖4B，襯墊膜170可包括與上部支撐件144P接觸並被上部支撐件144P環繞的部分171以及與介電層160接觸並設置於介電層160與下部電極LE1之間的部分172。在沈積用於形成襯墊膜170的第二金屬氮化物期間，當第二金屬氮化物沈積至低於上部支撐件144P的水準時，可形成與介電層160接觸並設置於介電層160與下部電極LE1之間的部分172。
襯墊膜170可被形成為使得襯墊膜170的上部部分的寬度大於襯墊膜170的下部部分的寬度。舉例而言，與上部支撐件144P接觸並被上部支撐件144P環繞的部分171的水平寬度可大於與介電層160接觸並設置於介電層160與下部電極LE1之間的部分172的水平寬度。襯墊膜170的最大水平寬度可為T1，且襯墊膜170具有最大水平寬度的點可為襯墊膜170的頂表面170_T。當襯墊膜170可包括與介電層160接觸並設置於介電層160與下部電極LE1之間的部分172時，與介電層160接觸並設置於介電層160與下部電極LE1之間的部分172的最大水平寬度可為T3，T3可小於被上部支撐件144P環繞的部分171的水平寬度T2。
根據一些實施例，即使當襯墊膜170包括與上部支撐件144P接觸並被上部支撐件144P環繞的部分171以及與介電層160接觸並設置於介電層160與下部電極LE1之間的部分172時，下部電極LE1的被襯墊膜170環繞的上部部分的水平寬度T4亦可大於下部電極LE1的不被襯墊膜170環繞的下部部分的水平寬度T5。換言之，下部電極LE1可被形成為使得下部電極LE1的上部部分的水平寬度T4大於下部電極LE1的下部部分的水平寬度T5。
根據一些實施例，當襯墊膜170包括與上部支撐件144P接觸並被上部支撐件144P環繞的部分171以及與介電層160接觸並設置於介電層160與下部電極LE1之間的部分172時，襯墊膜170的被上部支撐件144P環繞的部分171的最大水平寬度T1可為自約0.5奈米至約1.5奈米。換言之，下部電極LE1與上部支撐件144P之間在水平方向上的最大距離可為自約0.5奈米至約1.5奈米。此外，根據一些實施例，襯墊膜170的與介電層160接觸並設置於介電層160與下部電極LE1之間的部分172的最大水平寬度T3可大於0奈米且可為約0.75奈米或小於0.75奈米。然而，如上所述，與上部支撐件144P接觸並被上部支撐件144P環繞的部分171的水平寬度可大於與介電層160接觸並設置於介電層160與下部電極LE1之間的部分172的水平寬度。因此，當與介電層160接觸並設置於介電層160與下部電極LE1之間的部分172的最大水平寬度T3為約0.75奈米時，與上部支撐件144P接觸並被上部支撐件144P環繞的部分171的最大水平寬度T1可具有大於0.75奈米且為約1.5奈米或小於1.5奈米的值。
一起參照圖4B及圖4C，當襯墊膜170包括與上部支撐件144P接觸並被上部支撐件144P環繞的部分171以及與介電層160接觸並設置於介電層160與下部電極LE1之間的部分172時，側表面（即，襯墊膜170的第一側表面170_S1及第二側表面170_S2）中的至少一些可具有與下部電極LE1的側表面LE1_S的斜率不同的斜率。舉例而言，如圖4B所示，襯墊膜170的第一側表面170_S1可具有與下部電極LE1的側表面LE1_S相同的斜率，且襯墊膜170的第二側表面170_S2可具有與下部電極LE1的側表面LE1_S的斜率不同的斜率。作為另外一種選擇，如圖4C所示，襯墊膜170的第一側表面170_S1可具有與下部電極LE1的側表面LE1_S的斜率不同的斜率，且襯墊膜170的第二側表面170_S2可具有與下部電極LE1的側表面LE1_S相同的斜率。
圖5A是根據實例性實施例的半導體元件100B的結構的實例的剖視圖。圖5B是根據實例性實施例的圖5A所示區R1的剖視圖。
參照圖5A及圖5B，下部電極LE2可包括其中側壁LE2_S垂直於基板110的部分。與參照圖3A至圖3D闡述的內容不同，下部電極LE2中側壁LE2_S垂直於基板110的所述部分可具有矩形橫截面。同時，下部電極LE2可包括其中下部電極LE2的水平寬度在遠離基板110的垂直方向（即，第三方向D3）上增加的部分。下部電極LE2的所述部分可具有相似於參照圖3A至圖3D闡述的梯形橫截面。
根據一些實施例，襯墊膜170的側表面（即，第一側表面170_S及第二側表面170_S2）中的至少一些可具有與下部電極LE2的側表面LE2_S的斜率不同的斜率。具體而言，如圖5A及圖5B所示，當下部電極LE2可包括垂直於基板110的部分時，襯墊膜170的兩個側表面（即，第一側表面170_S1及第二側表面170_S2）可具有與下部電極LE2的側表面LE2_S的斜率不同的斜率。
圖6A是根據實例性實施例的半導體元件的結構的實例的剖視圖。圖6B是根據實例性實施例的圖6A所示區R2的剖視圖。
參照圖6A及圖6B，襯墊膜170可包括與上部支撐件144P接觸並被上部支撐件144P環繞的部分171以及與介電層160接觸並設置於介電層160與下部電極LE2之間的部分172。此外，根據一些實施例，襯墊膜170的側表面（即，第一側表面170_S及第二側表面170_S2）中的至少一些可具有與下部電極LE2的側表面LE2_S的斜率不同的斜率。具體而言，如圖6A及圖6B所示，當下部電極LE2的側表面LE2_S可包括垂直於基板110的部分時，襯墊膜170的兩個側表面（即，第一側表面170_S1及第二側表面170_S2）可具有與下部電極LE2的側表面LE2_S的斜率不同的斜率。
圖7A、圖7B、圖7C、圖7D、圖7E、圖7F、圖7G、圖7H及圖7I是根據實例性實施例的製造半導體元件的方法的剖視圖。在圖7A至圖7I中，與圖1至圖6B中相同的參考編號表示相同構件，且將在下文省略其詳細說明。
參照圖7A，可在基板110上形成下部結構120及穿透下部結構120並連接至主動區AC的導電區124，在基板110中由元件隔離層112界定主動區AC。接著，可形成覆蓋下部結構120及導電區124的絕緣膜126。
可在後續製程中使用絕緣膜126作為蝕刻終止層。絕緣膜126可包含相對於下部結構120具有蝕刻選擇性（etch selectivity）的絕緣材料。根據一些實施例，絕緣膜126可包括SiN膜、SiCN膜、SiBN膜或其組合。
參照圖7B，可在絕緣膜126上形成模製結構MST。模製結構MST可包括多個模製膜及多個支撐膜。舉例而言，模製結構MST可包括依序堆疊於絕緣膜126上的第一模製膜132、下部支撐膜142、第二模製膜134及上部支撐膜144。第一模製膜132及第二模製膜134可各自包含由於相對於蝕刻劑而言具有相對高的蝕刻速率而可使用包含氟化銨（NH 4F）、氫氟酸（HF）及水的蝕刻劑藉由剝離製程（lift-off process）移除的材料。根據一些實施例，第一模製膜132及第二模製膜134可各自包括氧化物膜、氮化物膜或其組合。舉例而言，第一模製膜132可包括硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）膜。BPSG膜可包括第一部分及第二部分中的至少一者，在所述第一部分中，作為摻雜劑的硼（B）的濃度在BPSG膜的厚度方向上變化，在所述第二部分中，作為摻雜劑的磷（P）的濃度在BPSG膜的厚度方向上變化。第二模製膜134可包括其中相對薄的氧化矽膜與相對薄的氮化矽膜交替堆疊多次的多層絕緣膜或氮化矽膜。然而，構成第一模製膜132及第二模製膜134的材料不限於上述實例，且在本揭露的範圍內可進行各種修改及變化。此外，模製結構MST的堆疊次序不限於圖7B所示的次序，且可在本揭露的範圍內進行各種修改及變化。
下部支撐膜142及上部支撐膜144可各自包括SiN膜、SiCN膜、SiBN膜或其組合。根據實施例，下部支撐膜142與上部支撐膜144可包含相同的材料。根據一些實施例，下部支撐膜142與上部支撐膜144可包含不同的材料。根據一些實施例，下部支撐膜142及上部支撐膜144可各自包括SiCN膜。根據一些實施例，下部支撐膜142可包括SiCN膜，而上部支撐膜144可包括含硼SiN膜。然而，構成下部支撐膜142及上部支撐膜144的材料不限於上述實例，且可在本揭露的範圍內進行各種修改及變化。
參照圖7C，在圖7B的所得結構中在模製結構MST上形成遮罩圖案MP之後，可藉由以下方式形成對下部電極溝渠LE_Tr進行限定的模製結構圖案MSP：使用遮罩圖案MP作為蝕刻遮罩並使用絕緣膜126作為蝕刻終止層來非等向性地對模製結構MST進行蝕刻。模製結構圖案MSP可包括第一模製圖案132P、下部支撐件142P、第二模製圖案134P及上部支撐件144P。
遮罩圖案MP可包括氮化物膜、氧化物膜、複晶矽膜、光阻劑膜或其組合。
形成下部電極溝渠LE_Tr的製程可更包括對藉由非等向性地蝕刻模製結構MST而獲得的所得結構進行濕式處理（wet processing）的製程。在非等向性地蝕刻模製結構MST並對其所得結構進行濕式處理的製程期間，絕緣膜126亦可能被部分蝕刻，且因此，可獲得具有暴露出所述多個導電區124的所述多個孔126H的絕緣圖案126P。在對非等向性地蝕刻模製結構MST的所得結構進行濕式處理的實例性製程中，可使用包括稀釋的硫酸過氧化物（diluted sulfuric acid peroxide，DSP）溶液的蝕刻劑，但是本揭露的實施例不限於此。
在模製結構圖案MSP中，可在下部支撐件142P中形成作為下部電極溝渠LE_Tr的部分的所述多個孔142H，且可在上部支撐件144P中形成作為下部電極溝渠LE_Tr的部分的所述多個孔144H。
參照圖7D，可在圖7D中形成的下部電極溝渠LE_Tr中形成預製襯墊膜170F。
根據實施例，可將第二金屬氮化物施加至下部電極溝渠LE_Tr上（即，施加至上部支撐件144P上以形成預製襯墊膜170F）。施加第二金屬氮化物可藉由化學氣相沈積（CVD）製程、電漿增強化學氣相沈積（plasma enhanced chemical vapor deposition，PECVD）製程、金屬有機CVD（metal organic CVD，MOCVD）製程或原子層沈積（atomic layer deposition，ALD）製程來實行。詳細而言，施加第二金屬氮化物可藉由ALD製程來實行。
參照圖7E，在圖7D的所得結構中，可在填充下部電極溝渠LE_Tr的同時在預製襯墊膜170F上形成預製下部電極LEF。可施加第一金屬氮化物來形成預製下部電極LEF，且可使用CVD製程、PECVD製程、MOCVD製程或ALD製程來施加第一金屬氮化物。具體而言，可藉由使用與用於施加預製襯墊膜170F的塗佈方法相同的塗佈方法來施加預製下部電極LEF。
參照圖7F，在施加預製襯墊膜170F及預製下部電極LEF之後，可藉由迴蝕製程或化學機械拋光（chemical mechanical polishing，CMP）製程移除預製襯墊膜170F及預製下部電極LEF的一部分，藉此暴露出上部支撐件144P的頂表面。因此，可形成襯墊膜170及下部電極LE1，且襯墊膜170的頂表面可位於與下部電極LE1的頂表面相同的平面上。
參照圖7G，在藉由在圖7F的所得結構中將上部支撐件144P部分移除來形成所述多個上部孔UH之後，可藉由所述多個上部孔UH將第二模製圖案134P濕式移除。接著，在藉由將下部支撐件142P的被所述多個上部孔UH暴露出的部分移除來形成所述多個下部孔LH之後，可藉由所述多個下部孔LH將第一模製圖案132P濕式移除，藉此暴露出絕緣圖案126P的頂表面。在將第一模製圖案132P及第二模製圖案134P移除之後，所述多個下部電極LE1的側壁可被暴露出。
根據實施例，可使用包含NH 4F、HF及水的蝕刻劑來將第二模製圖案134P及第一模製圖案132P濕式移除，但是本揭露不限於此。
參照圖7H，可實行形成覆蓋在圖7G的所得結構中暴露出的下部電極LE1的介電層160的製程。可形成不僅覆蓋下部電極LE1的側壁而且覆蓋下部支撐件142P及上部支撐件144P的暴露表面以及絕緣圖案126P的暴露表面的介電層160。為了形成介電層160，可使用CVD、MOCVD、PVD或ALD製程。在實行沈積覆蓋下部電極LE1的介電層160的製程之後，可實行退火製程（annealing process）。根據實施例，可在自約200℃至約700℃的溫度下實行退火製程。可藉由退火製程來改善介電層160的結晶度，退火製程可在形成有介電層160的狀態下實行。
參照圖7I，可在圖7H的所得結構中實行形成覆蓋介電層160的上部電極UE的製程。藉由上述製程，可製造多個電容器及包括所述多個電容器的半導體元件100，所述多個電容器各自包括：下部電極LE1，在垂直於基板110的頂表面110a的第三方向D3上延伸；下部支撐件142P及上部支撐件144P，環繞下部電極LE1的側壁並支撐下部電極LE1；介電層160，設置於下部電極LE1以及下部支撐件142P及上部支撐件144P之上；上部電極UE，與下部電極LE1間隔開，其中介電層160位於上部電極UE與下部電極LE1之間；以及襯墊膜170，設置於下部電極LE1與上部支撐件144P之間，並環繞下部電極LE1的上部部分。
圖8A是根據實例性實施例的半導體元件200的圖。圖8B是根據實例性實施例的半導體元件200的組件的圖。圖8C是根據實例性實施例的沿著圖8A所示線X1-X1'及線Y1-Y1'截取的剖視圖。
參照圖8A至圖8C，半導體元件200可包括基板210、多條第一導電線220、通道層230、閘極電極240、閘極絕緣層250及電容器結構280。半導體元件200可為包括垂直通道電晶體（vertical channel transistor，VCT）的記憶體元件。VCT可指其中通道層230的通道長度自基板210在垂直方向上延伸的結構。
基板210上可設置有下部絕緣層212，且在下部絕緣層212上，所述多條第一導電線220可在第一方向（X方向）上彼此間隔開且在第二方向（Y方向）上延伸。下部絕緣層212上可佈置有多個第一絕緣圖案222，以填充所述多條第一導電線220之間的空間。第一絕緣圖案222可在第二方向（Y方向）上延伸，且所述多個第一絕緣圖案222的頂表面可位於與所述多條第一導電線220的頂表面相同的水準處。所述多條第一導電線220可用作半導體元件200的位元線。
根據實施例，所述多條第一導電線220可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，所述多條第一導電線220可包含經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuO x或其組合，但實施例不限於此。所述多條第一導電線220可包括單個上述材料層或多個上述材料層。根據實施例，所述多條第一導電線220可包含二維半導體材料，其中二維半導體材料可包括例如石墨烯、碳奈米管或其組合。
通道層230可被佈置成在所述多條第一導電線220上方在第一方向（即X方向）及第二方向（即Y方向）上彼此間隔開的矩陣形形狀。通道層230可在第一方向（即X方向）上具有第一寬度，且在第三方向D3（即Z方向）上具有第一高度，其中第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約2倍至約10倍，但不限於此。通道層230的底部部分可用作第一源極/汲極區，通道層230的上部部分可用作第二源極/汲極區，且通道層230在第一源極/汲極區與第二源極/汲極區之間的部分可用作通道區。
根據實施例，通道層230可包含氧化物半導體。舉例而言，所述氧化物半導體可包括In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Hf xIn yZnOAl xZn ySn zO、Yb xGa yZn zO、In xGa yO,或其組合。通道層230可包括單層或多層氧化物半導體。根據一些實施例，通道層230可具有大於矽的帶隙能量的帶隙能量。舉例而言，通道層230可具有自約1.5電子伏至約5.6電子伏的帶隙能量。舉例而言，當通道層230具有自約2.0電子伏至約4.0電子伏的帶隙能量時，通道層230可表現出最佳的通道效能。舉例而言，通道層230可為多晶的或非晶的，但實施例不限於此。根據實施例，通道層230可包含二維半導體材料，其中二維半導體材料可包括例如石墨烯、碳奈米管或其組合。
閘極電極240可在通道層230的兩個側壁上在第一方向（即X方向）上延伸。閘極電極240可各自包括第一子閘極電極240P1及第二子閘極電極240P2，第一子閘極電極240P1面對通道層230的第一側壁，第二子閘極電極240P2面對通道層230的與通道層230的第一側壁相對的第二側壁。由於一個通道層230設置於第一子閘極電極240P1與第二子閘極電極240P2之間，因此半導體元件200可具有雙閘極電晶體結構。然而，本揭露的實施例不限於此，且當省略第二子閘極電極240P2並僅形成面對通道層230的第一側壁的第一子閘極電極240P1時，可實施單閘極電晶體結構。
閘極電極240可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極電極240可包含經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但不限於此。
閘極絕緣層250可環繞通道層230的側壁，且可設置於通道層230與閘極電極240之間。舉例而言，如圖8A所示，通道層230的所有側壁可被閘極絕緣層250環繞，且閘極電極240的側壁的部分可接觸閘極絕緣層250。根據一些實施例，閘極絕緣層250可在閘極電極240延伸的方向（即，第一方向）上延伸，且在通道層230的側壁之中僅通道層230的面對閘極電極240的兩個側壁可接觸閘極絕緣層250。
根據實施例，閘極絕緣層250可包括氧化矽膜、氮氧化矽膜、具有較氧化矽膜高的介電常數的高介電常數膜或其組合。高介電常數膜可包含金屬氧化物或金屬氮氧化物。舉例而言，可用作閘極絕緣層450的高介電常數膜可包含但不限於HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合。
多個第二絕緣圖案232可在所述多個第一絕緣圖案222上在第二方向（即Y方向）上延伸，且通道層230可設置於所述多個第二絕緣圖案232之中的兩個相鄰的第二絕緣圖案232之間。此外，在兩個相鄰的第二絕緣圖案232之間，在兩個相鄰的通道層230之間的空間中可佈置有第一填充層234及第二填充層236。第一填充層234可設置於兩個相鄰的通道層230之間的空間的底部處，且第二填充層236可形成於第一填充層234上以填充所述兩個相鄰的通道層230之間的其餘空間。第二填充層236的頂表面可位於與通道層230的頂表面相同的水準處，且第二填充層236可覆蓋閘極電極240的頂表面。作為另外一種選擇，所述多個第二絕緣圖案232可被形成為與所述多個第一絕緣圖案222相連的材料層，或者第二填充層236可被形成為與第一填充層234相連的材料層。
通道層230上可佈置有電容器接觸件260。電容器接觸件260可被佈置成在垂直方向上與通道層230交疊且可被佈置成在第一方向（即X方向）及第二方向（即Y方向）上彼此間隔開的矩陣形形狀。電容器接觸件260可包含經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuO x或其組合，但實施例不限於此。上部絕緣層262可在所述多個第二絕緣圖案232及第二填充層236上環繞電容器接觸件260的側壁。
上部絕緣層262上可設置有蝕刻終止層270，且蝕刻終止層270上可設置有電容器結構280。電容器結構280可包括下部電極282、電容器介電層284及上部電極286。
下部電極282可穿透蝕刻終止層270，且可電性連接至電容器接觸件260的頂表面。下部電極282可被形成為在第三方向D3（即Z方向）上延伸的柱形形狀，但不限於此。根據實施例，下部電極282可被佈置成在垂直方向上與電容器接觸件260交疊且可被佈置成在第一方向（即X方向）及第二方向（即Y方向）上彼此間隔開的矩陣形形狀。作為另外一種選擇，電容器接觸件260與下部電極282之間可進一步佈置有搭接接墊，且因此下部電極282可被佈置成六邊形形狀。
電容器結構280可更包括襯墊膜，襯墊膜用於改善下部電極282的T/B比率並將下部電極282與其他相鄰的下部電極282絕緣。襯墊膜可包含與參照圖1至圖7I闡述的襯墊膜170的材料相似的材料，且可實行相似的功能。
圖9是根據實例性實施例的半導體元件300的圖。
在基板310上可設置有包括第一層L_1、第二層L_2及第三層L_3的堆疊結構LS。堆疊結構LS的第一層L_1、第二層L_2及第三層L_3可堆疊，同時在垂直方向（即，第三方向D3）上彼此間隔開。第一層L_1、第二層L_2及第三層L_3可各自包括多個半導體圖案SP、多個資料儲存裝置DS及第一導電線CL1。
半導體圖案SP可具有在第二方向D2上延伸的線性形狀、條形形狀或柱形形狀。舉例而言，半導體圖案SP可包含矽、鍺、矽鍺或氧化銦鎵鋅（IGZO）。半導體圖案SP可各自包括通道區CH、第一雜質區SD1及第二雜質區SD2。通道區CH可設置於第一雜質區SD1與第二雜質區SD2之間。通道區CH可對應於參照圖1闡述的記憶體胞元電晶體（memory cell transistor，MCT）的通道。第一雜質區SD1及第二雜質區SD2可對應於MCT的源極及汲極。
資料儲存裝置DS可分別連接至半導體圖案SP的第一端。資料儲存裝置DS可分別連接至半導體圖案SP的第二雜質區SD2。資料儲存裝置DS可為能夠儲存資料的記憶體裝置。資料儲存裝置DS可各自為使用電容器的記憶體裝置、使用磁性隧道接面圖案的記憶體裝置、或者使用包含相變材料的可變電阻器的記憶體裝置。舉例而言，資料儲存裝置DS可各自為電容器。
根據一些實施例，資料儲存裝置DS可更包括襯墊膜。襯墊膜可包含與參照圖1至圖7I闡述的襯墊膜170的材料相似的材料，且可實行相似的功能。
第一導電線CL1可具有在第一方向D1上延伸的線性形狀或條形形狀。第一導電線CL1可被堆疊成在第三方向D3上彼此間隔開。第一導電線CL1可包含導電材料。舉例而言，導電材料可包括經摻雜的半導體材料（摻雜有矽、摻雜有鍺等）、導電金屬氮化物（氮化鈦、氮化鉭等）、金屬（鎢、鈦、鉭等）、及金屬-半導體化合物（矽化鎢、矽化鈷、矽化鈦等）之中的任一種。第一導電線CL1可為位元線BL。
將對第一層L_1、第二層L_2及第三層L_3之中的第一層L_1進行詳細闡述作為代表性實例。第一層L_1的半導體圖案SP可被佈置成在第一方向D1上彼此間隔開。第一層L_1的半導體圖案SP可位於相同的第一層級處。第一層L_1的第一導電線CL1可設置於第一層L_1的半導體圖案SP上。第一導電線CL1可設置於半導體圖案SP的頂表面上。第一導電線CL1可設置於半導體圖案SP的第一雜質區SD1的頂表面上。第一導電線CL1可位於較半導體圖案SP所處的第一層級高的第二層級處。舉例而言，第一導電線CL1可直接連接至第一雜質區SD1。在一些實施例中，第一導電線CL1可藉由接觸件連接至第一雜質區SD1，其中接觸件可包含金屬矽化物。第二層L_2及第三層L_3可與上面給出的第一層L_1的說明實質上相同。
穿透堆疊結構LS的第二導電線CL2可設置於基板310上。第二導電線CL2可具有在第三方向D3上延伸的線性形狀或條形形狀。第二導電線CL2可在第一方向D1上佈置。當自上方觀察時，第二導電線CL2可各自設置於一對相鄰的半導體圖案SP之間。第二導電線CL2可在垂直堆疊的所述多個半導體圖案SP的側壁上垂直延伸。
舉例而言，任一條第二導電線CL2可與第一層L_1的半導體圖案SP之中的第一半導體圖案SP、第二層L_2的半導體圖案SP之中的第一半導體圖案SP以及第三層L_3的半導體圖案SP之中的第一半導體圖案SP相鄰。另一第二導電線CL2可與第一層L_1的半導體圖案SP之中的第二半導體圖案SP、第二層L_2的半導體圖案SP之中的第二半導體圖案SP以及第三層L_3的半導體圖案SP之中的第二半導體圖案SP相鄰。
第二導電線CL2可包含導電材料，且所述導電材料可為經摻雜半導體材料、導電金屬氮化物、金屬及金屬-半導體化合物中的任一種。第二導電線CL2可為參照圖1闡述的字元線WL。
基板310上可設置有沿著堆疊結構LS的一個側表面在第一方向D1上延伸的共用源極線CSL。半導體圖案SP的第二端可連接至共用源極線CSL。共用源極線CSL可包含導電材料，且所述導電材料可為經摻雜半導體材料、導電金屬氮化物、金屬及金屬-半導體化合物中的任一種。
堆疊結構LS中的空的空間可使用絕緣材料來填充。舉例而言，絕緣材料可包括氧化矽層、氮化矽層及氮氧化矽層中的至少一者。
根據實例性實施例，當藉由具有相對良好的台階覆蓋的ALD製程薄薄地沈積具有高電阻的富含氮化物的金屬氮化物時，金屬氮化物可被厚地施加於開口的孔的頂部部分上，且相對薄地施加於開口的孔的底部部分上。因此，可降低BT比率，且可將隨後的下部電極沈積製程實施為一步製程。
以上說明中提供的實施例中的每一者並不排除與另一實例或另一實施例的一或多個特徵相關聯，所述另一實例或另一實施例亦在本文中提供或未在本文中提供，但與本揭露一致。
儘管已參照本揭露的實施例具體示出並闡述了本揭露，但應理解，在不背離以下申請專利範圍的精神及範圍的情況下，可對其作出形式及細節上的各種改變。
100、100B、200、300:半導體元件 110、210、310:基板 110a、170_T:頂表面 112:元件隔離層 120:下部結構 124:導電區 126:絕緣膜 126H、142H、144H:孔 126P:絕緣圖案 132:第一模製膜 132P:第一模製圖案 134:第二模製膜 134P:第二模製圖案 142:下部支撐膜 142P:下部支撐件 144:上部支撐膜 144P:上部支撐件 160:介電層 170:襯墊膜 170F:預製襯墊膜 170_S1:第一側表面 170_S2:第二側表面 171、172:部分 212:下部絕緣層 220:第一導電線 222:第一絕緣圖案 230:通道層 232:第二絕緣圖案 234:第一填充層 236:第二填充層 240:閘極電極 240P1:第一子閘極電極 240P2:第二子閘極電極 250:閘極絕緣層 260:電容器接觸件 262:上部絕緣層 270:蝕刻終止層 280:電容器結構 282、LE、LE1、LE2:下部電極 284:電容器介電層 286、UE:上部電極 AC:主動區 BC:隱埋式接觸件 BL:位元線 CH:通道區 CL1:第一導電線 CL2:第二導電線 CP1:電容器 CSL:共用源極線 D1:第一方向 D2:第二方向 D3:第三方向 DC:直接接觸件 DS:資料儲存裝置 H1:垂直深度 L1、T1、T3:最大水平寬度 L2:非最大水平寬度 L3、L4、T2、T4、T5:水平寬度 L_1:第一層 L_2:第二層 L_3:第三層 LE_Tr:下部電極溝渠 LE1_S:側表面 LE2_S:側壁/側表面 LEF:預製下部電極 LH:下部孔 LP:導電搭接接墊/搭接接墊 LS:堆疊結構 MP:遮罩圖案 MSP:模製結構圖案 MST:模製結構 P、Q、R1、R2:區 P':第一點 SD1:第一雜質區 SD2:第二雜質區 SP:半導體圖案/第一半導體圖案/第二半導體圖案 SS:結構 UH:上部孔 WL:字元線 X、Y、Z:方向 X-X'、X1-X1'、Y1-Y1':線
結合附圖閱讀以下闡述，本揭露的某些實例性實施例的以上及其他的態樣、特徵及優點將更顯而易見，在附圖中： 圖1是根據實例性實施例的半導體元件的記憶體胞元陣列區的組件的圖。 圖2是根據實例性實施例的半導體元件的組件的圖。 圖3A是根據實例性實施例的沿著圖2所示線X-X'截取的剖視圖。 圖3B及圖3C是根據實例性實施例的圖3A所示區P的放大剖視圖。 圖3D是根據實例性實施例的圖3B及圖3C中示出的區P的結構的實例的剖視圖。 圖4A是根據實例性實施例的半導體元件的結構的實例的剖視圖。 圖4B是根據實例性實施例的圖4A所示區Q的剖視圖。 圖4C是根據實例性實施例的圖4B中示出的區Q的結構的實例的剖視圖。 圖5A是根據實例性實施例的半導體元件的結構的實例的剖視圖。 圖5B是根據實例性實施例的圖5A所示區R1的剖視圖。 圖6A是根據實例性實施例的半導體元件的結構的實例的剖視圖。 圖6B是根據實例性實施例的圖6A所示區R2的剖視圖。 圖7A、圖7B、圖7C、圖7D、圖7E、圖7F、圖7G、圖7H及圖7I是根據實例性實施例的製造半導體元件的方法的剖視圖。 圖8A是根據實例性實施例的半導體元件的圖。 圖8B是根據實例性實施例的半導體元件的組件的圖。 圖8C是根據實例性實施例的沿著圖8A所示線X1-X1'及線Y1-Y1'截取的剖視圖。 圖9是根據實例性實施例的半導體元件的圖。
100:半導體元件
110:基板
110a:頂表面
112:元件隔離層
120:下部結構
124:導電區
126H、142H、144H:孔
126P:絕緣圖案
142P:下部支撐件
144P:上部支撐件
160:介電層
170:襯墊膜
170_S1:第一側表面
170_S2:第二側表面
AC:主動區
CP1:電容器
D1:第一方向
D2:第二方向
D3:第三方向
LE_Tr:下部電極溝渠
LE1:下部電極
LE1_S:側表面
P:區
SS:結構
UE:上部電極
X-X':線

Claims (10)

  1. 一種半導體元件，包括： 基板； 下部電極，位於所述基板上且在垂直方向上延伸； 支撐件，環繞所述下部電極的側壁的至少一部分並支撐所述下部電極； 介電層，位於所述下部電極及所述支撐件上； 上部電極，位於所述下部電極及所述介電層的至少一部分上，其中所述介電層位於所述上部電極與所述下部電極之間；以及 襯墊膜，位於所述下部電極與所述支撐件之間，所述襯墊膜環繞所述下部電極的上部部分， 其中所述下部電極包括包含第一金屬的第一金屬氮化物， 其中所述襯墊膜包括包含第二金屬的第二金屬氮化物， 其中所述第一金屬氮化物中的所述第一金屬的第一比率高於所述第二金屬氮化物中的所述第二金屬的第二比率，且 其中所述第一金屬氮化物中的氮原子的第三比率低於所述第二金屬氮化物中的氮原子的第四比率。
  2. 如請求項1所述的半導體元件，其中所述下部電極的被所述襯墊膜環繞的所述上部部分的水平寬度大於所述下部電極的下部部分的水平寬度，所述下部電極的所述下部部分不被所述襯墊膜環繞。
  3. 如請求項1所述的半導體元件，其中所述第一金屬氮化物中的氮原子的所述第三比率為30原子%或大於30原子%且小於50原子%，且 其中所述第二金屬氮化物中的氮原子的所述第四比率為50原子%或大於50原子%且為70原子%或小於70原子%。
  4. 如請求項1所述的半導體元件，其中所述襯墊膜的側表面的至少一些部分具有與所述下部電極的至少側表面的斜率不同的斜率。
  5. 如請求項1所述的半導體元件，其中與所述襯墊膜的最大水平寬度對應的第一點相較於與所述襯墊膜的最小水平寬度對應的第二點而言距所述基板更遠。
  6. 如請求項1所述的半導體元件，其中所述下部電極包括水平寬度隨著在所述垂直方向上距所述基板的距離增加而增加的部分，且 所述下部電極的下部部分的側表面的斜率與所述下部電極的所述上部部分的側表面的斜率不同。
  7. 如請求項1所述的半導體元件，其中所述襯墊膜的水平寬度對所述襯墊膜的垂直深度的第五比率大於0且為1/80或小於1/80。
  8. 如請求項1所述的半導體元件，其中所述襯墊膜的最大水平寬度為自0.5奈米至1.5奈米。
  9. 如請求項1所述的半導體元件，其中所述襯墊膜包括： 第一部分，被所述支撐件環繞並與所述支撐件接觸，以及 第二部分，位於所述下部電極與所述介電層之間並與所述介電層接觸，且 其中所述襯墊膜的所述第一部分的水平寬度大於所述襯墊膜的所述第二部分的水平寬度。
  10. 如請求項9所述的半導體元件，其中所述襯墊膜的所述第二部分的最大水平寬度大於0奈米且小於或等於0.75奈米。
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