CN114446960A - 半导体存储器装置 - Google Patents

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韩正勋
洪智硕
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Abstract

本公开提供了一种能够改善可靠性和性能的半导体存储器装置。半导体存储器装置包括：衬底，其包括单元区域和单元区域周围的外围区域；单元区域隔离膜，其限定单元区域；位线结构，其位于单元区域中；第一外围栅极结构，其位于衬底的外围区域上，第一外围栅极结构包括第一外围栅极导电膜和第一外围栅极导电膜上的第一外围封盖膜；外围层间绝缘膜，其位于第一外围栅极结构周围；以及插入层间绝缘膜，其位于外围层间绝缘膜和第一外围栅极结构上，并且包括与外围层间绝缘膜的材料不同的材料。外围层间绝缘膜的上表面低于第一外围封盖膜的上表面。

Description

半导体存储器装置
技术领域
本公开涉及一种半导体存储器装置和用于制造其的方法。
背景技术
随着半导体元件被越来越高度集成，单个电路图案变得更精细以便于在同一区域中实施更多的半导体元件。即，随着半导体元件的集成度提高，半导体元件的部件的设计规则的维度可能会降低。
在高度规模化的半导体元件中，形成多条布线和插设在布线之间的多个埋置接触件(BC)的工艺可以逐渐变得更加复杂并且难以实施。
发明内容
本公开的各方面提供了一种具有改善的可靠性和性能的半导体存储器装置。
本公开的各方面还提供了一种用于制造具有改善的可靠性和性能的半导体存储器装置的方法。
然而，本公开的各方面不限于本文中所阐述的那些。通过参考以下给出的本公开的详细描述，本公开的这些和其它方面对于本公开所属领域的普通技术人员而言将变得更加显而易见。
根据本公开的各方面，提供了一种半导体存储器装置，包括：衬底，其包括单元区域和位于单元区域周围的外围区域；单元区域隔离膜，其位于衬底中，单元区域隔离膜限定单元区域；位线结构，其位于单元区域上；第一外围栅极结构，其位于衬底的外围区域上，第一外围栅极结构包括第一外围栅极导电膜和第一外围栅极导电膜上的第一外围封盖膜；外围层间绝缘膜，其位于第一外围栅极结构周围和衬底上；以及插入层间绝缘膜，其位于外围层间绝缘膜和第一外围栅极结构上，插入层间绝缘膜包括与外围层间绝缘膜的材料不同的材料，其中，外围层间绝缘膜的上表面比第一外围封盖膜的上表面更靠近衬底。
根据本公开的另一方面，提供了一种半导体存储器装置，包括：衬底，其包括单元区域和位于单元区域周围的外围区域；位线结构，其位于单元区域上；位于衬底的外围区域上并且彼此间隔开的第一外围栅极结构、第二外围栅极结构和第三外围栅极结构；以及外围层间绝缘膜，其放置在衬底上的第一外围栅极结构至第三外围栅极结构周围，其中，第一外围栅极结构至第三外围栅极结构中的每一个包括外围栅极导电膜、外围栅极导电膜上的外围封盖膜以及外围栅极导电膜的侧壁和外围封盖膜的侧壁上的外围间隔件，其中，第一外围栅极结构位于第二外围栅极结构与第三外围栅极结构之间，其中，外围层间绝缘膜的上表面比第一外围栅极结构至第三外围栅极结构中的每一个的外围封盖膜的上表面更靠近衬底，其中，第一外围栅极结构的外围栅极导电膜和第二外围栅极结构的外围栅极导电膜之间的第一距离与第一外围栅极结构的外围栅极导电膜和第三外围栅极结构的外围栅极导电膜之间的第二距离不同，并且其中，第一外围栅极结构和第二外围栅极结构之间的外围层间绝缘膜的上表面相对于衬底的上表面的高度与第一外围栅极结构和第三外围栅极结构之间的外围层间绝缘膜的上表面相对于衬底的上表面的高度不同。
根据本公开的另一方面，提供了一种半导体存储器装置，包括：衬底，其包括单元区域和位于单元区域周围的外围区域；单元区域隔离膜，其限定衬底中的单元区域；位线结构，其位于衬底的单元区域上，位线结构包括在第一方向上延伸的单元导电线和单元导电线上的单元线封盖膜；单元栅电极，其位于衬底的单元区域中并且与单元导电线相交；阻挡导电结构，其包括在第一方向上与单元导电线分离的阻挡导电线和阻挡导电线上的阻挡封盖膜；外围栅极结构，其位于衬底的外围区域上，外围栅极结构包括外围栅极导电膜和外围栅极导电膜上的外围封盖膜，其中，外围封盖膜的上表面比单元线封盖膜的上表面更靠近衬底；外围层间绝缘膜，其位于外围栅极结构周围和衬底上；以及单元层间绝缘膜，其在阻挡导电线与单元导电线之间位于单元区域隔离膜上，单元层间绝缘膜包括与外围层间绝缘膜的材料相同的材料，其中，外围层间绝缘膜的上表面相对于衬底的上表面的高度小于外围封盖膜的上表面相对于衬底的上表面的高度。
根据本公开的另一方面，提供了一种用于制造半导体存储器装置的方法，该方法包括：提供包括单元区域和限定在单元区域周围的外围区域的衬底；在衬底的单元区域内形成单元栅电极；在衬底的单元区域上形成单元导电膜结构，单元导电膜结构包括预单元导电膜和预单元导电膜上的下单元封盖膜；在衬底的外围区域上形成外围栅极结构，其中，外围栅极结构包括外围栅极导电膜和外围栅极导电膜上的外围封盖膜，并且其中，外围栅极结构与单元导电膜结构同时形成；在衬底上形成蚀刻停止膜，蚀刻停止膜沿着单元导电膜结构的轮廓和外围栅极结构的轮廓延伸；在蚀刻停止膜上形成第一预层间绝缘膜；去除单元导电膜结构的上表面和外围栅极结构的上表面上的第一预层间绝缘膜，以在蚀刻停止膜上形成第二预层间绝缘膜；通过回蚀工艺去除第二预层间绝缘膜的一部分，以在外围栅极结构周围形成外围层间绝缘膜；在形成外围层间绝缘膜之后，在单元区域和外围区域的蚀刻停止膜上形成插入层间绝缘膜；以及将单元区域上的单元导电膜结构和插入层间绝缘膜图案化，以在衬底上形成位线结构，其中，外围层间绝缘膜的上表面相对于衬底的上表面的高度小于外围封盖膜的上表面相对于衬底的上表面的高度。
附图说明
通过参照附图详细地描述本公开的示例实施例，本公开的以上和其它方面和特征将变得更加显而易见，在附图中：
图1是示出根据本公开的一些实施例的半导体存储器装置的单元区域的示意性布局图；
图2是包括图1的单元区域的半导体存储器装置的示意性布局；
图3是示出图1的字线和有源区域的布局图；
图4和图5分别是沿图1的线A-A和线B-B截取的截面图；
图6和图7分别是沿图2的线C-C和线D-D截取的截面图；
图8是沿图2的线E-E截取的截面图；
图9是用于解释根据本公开的一些实施例的半导体存储器装置的沿图2的线C-C截取的图；
图10是用于解释根据本公开的一些实施例的半导体存储器装置的沿图2的线E-E截取的图；
图11是用于解释根据本公开的一些实施例的半导体存储器装置的布局图；
图12是用于解释根据本公开的一些实施例的半导体存储器装置的透视图；
图13是沿图11的线F-F和线G-G截取的截面图；
图14是用于解释根据本公开的一些实施例的半导体存储器装置的布局图；
图15是用于解释根据本公开的一些实施例的半导体存储器装置的透视图；以及
图16A至图16E、图17A至图17E、图18A至图18C、图19A至图19E、图20A至图20E和图21A至图21B是用于解释根据本公开的一些实施例的用于制造半导体存储器装置的方法的中间阶段图。
具体实施方式
图1是示出根据一些实施例的半导体存储器装置的单元区域的示意性布局图。图2是包括图1的单元区域的半导体存储器装置的示意性布局图。图3是仅示出图1的字线和有源区域的布局图。图4和图5分别是沿图1的线A-A和线B-B截取的截面图。图6和图7分别是沿图2的线C-C和线D-D截取的截面图。图8是沿图2的线E-E截取的截面图。
为了参考，图6可以是单元区域隔离膜22中的沿图1的位线BL截取的截面图。图7可以是单元区域隔离膜22中的沿图1的字线WL截取的截面图。图8可以是形成外周区域的晶体管的切出示例截面图。
在根据一些实施例的半导体装置的附图中，尽管将DRAM(动态随机存取存储器)作为示例示出，但是本公开的实施例不限于此。
参照图1至图3，根据一些实施例的半导体装置可以包括单元区域20、单元区域隔离膜22和外周(例如，外围)区域24。这里，术语外周和外围可以互换地使用。
单元区域隔离膜22可以沿着单元区域20的外围形成。单元区域隔离膜22可以将单元区域20和外周区域24分离。外周区域24可以限定在单元区域20周围。
单元区域20可以包括多个单元有源区域ACT。单元有源区域ACT可以由形成在衬底(图4的100)中的单元元件隔离膜(图4的105)限定。在一些实施例中，(例如，随着半导体装置的设计规则的维度降低)，单元有源区域ACT可以如所示出的以对角线(或斜线)的条形形式放置。例如，单元有源区域ACT可以在第三方向D3上延伸。
多个栅电极可以在第一方向D1上横跨单元有源区域ACT放置。多个栅电极可以彼此平行地延伸。多个栅电极可以为例如多条字线WL。字线WL可以以相等的间隔放置。可以根据设计规则确定字线WL的宽度或字线WL之间的间隙。
每个单元有源区域ACT可以被在第一方向D1上延伸的两条字线WL划分为三个部分。单元有源区域ACT可以包括存储连接区域103b和位线连接区域103a。位线连接区域103a可以定位在单元有源区域ACT(例如，在第三方向D3上)的中心部分处，且存储连接区域103b可以定位在单元有源区域ACT的端部处。
在与字线WL正交的第二方向D2上延伸的多条位线BL可以放置在字线WL上。多条位线BL可以彼此平行地延伸。位线BL可以以相等的间隔布置。可以根据设计规则确定位线BL的宽度或位线BL之间的间隙。
根据一些实施例的半导体装置可以包括形成在单元有源区域ACT上的各种接触布置。各种接触布置可以包括例如直接接触件DC、埋置接触件BC、着落焊盘LP等。
这里，直接接触件DC可以表示将单元有源区域ACT电连接到位线BL的接触件。埋置接触件BC可以表示将单元有源区域ACT连接到电容器的下电极(图4的191)的接触件。由于布置结构，埋置接触件BC与单元有源区域ACT之间的接触面积可以较小。因此，可以引入导电着落焊盘LP，以增大与单元有源区域ACT的接触面积并且/或者增大与电容器的下电极(图4的191)的接触面积。如本文中使用的，术语“和/或”包括相关所列项中的一个或多个的任意组合和所有组合。诸如“……中的至少一个(种)”的表述在一列元件之后时，修饰整列元件，而不是修饰该列的个别元件。
着落焊盘LP可以放置在单元有源区域ACT与埋置接触件BC之间，并且还可以放置在埋置接触件BC与电容器的下电极(图4的191)之间。在根据一些实施例的半导体装置中，着落焊盘LP可以放置在埋置接触件BC与电容器的下电极之间。通过经引入着落焊盘LP增大接触面积，可以减小单元有源区域ACT与电容器下电极之间的接触电阻。
直接接触件DC可以连接到位线连接区域103a。埋置接触件BC可以连接到存储连接区域103b。当埋置接触件BC放置在单元有源区域ACT的两个端部处时，着落焊盘LP可以被放置为与埋置接触件BC部分地叠置，以与单元有源区域ACT的两个端部相邻。在一些实施例中，埋置接触件BC可以被形成为在相邻的字线WL之间以及相邻的位线BL之间与单元有源区域ACT和单元元件隔离膜(图4的105)叠置。
字线WL可以被形成为埋置在衬底100中的结构。字线WL可以在直接接触件DC之间或在埋置接触件BC之间横跨单元有源区域ACT放置。如所示出的，两条字线WL可以横跨一个单元有源区域ACT放置。当单元有源区域ACT沿着第三方向D3延伸时，字线WL可以与单元有源区域ACT具有小于90度的角。
直接接触件DC和埋置接触件BC可以各自对称地放置。因此，直接接触件DC和埋置接触件BC可以放置在沿着第一方向D1和第二方向D2的直线上。另一方面，与直接接触件DC和埋置接触件BC不同，着落焊盘LP可以在位线BL延伸所沿的第二方向D2上以之字形放置(例如，沿着在第二方向D2上延伸的第一线和第二线交替地布置)。此外，着落焊盘LP可以被放置为在字线WL延伸所沿的第一方向D1上与每条位线BL的同一侧部叠置。例如，第一线的着落焊盘LP中的每一个可以与对应的位线BL的左侧叠置，且第二线的着落焊盘LP中的每一个可以与对应的位线BL的右侧叠置。
参照图1至图8，根据一些实施例的半导体装置可以包括多个单元栅极结构110、多条位线结构140ST、多个存储接触件120、信息存储部190和外周栅极结构240ST。
衬底100可以包括单元区域20、单元区域隔离膜22和外周区域24。衬底100可以为硅衬底或SOI(绝缘体上硅)。在一些实施例中，衬底100可以包括但不限于硅锗、SGOI(绝缘体上硅锗)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。
多个单元栅极结构110、多条位线结构140ST、多个存储接触件120和信息存储部190可以放置在单元区域20中。外周栅极结构240ST可以放置在外周区域24中。
单元元件隔离膜105可以形成在单元区域20的衬底100中。单元元件隔离膜105可以具有具备优异的元件隔离特性的STI(浅沟槽隔离)结构。单元元件隔离膜105可以在单元区域20内部限定单元有源区域ACT。由单元元件隔离膜105限定的单元有源区域ACT可以具有包括长轴和短轴的长岛形状，如图1和图3中所示。单元有源区域ACT可以具有斜线形式以与形成在单元元件隔离膜105中的字线WL具有小于90度的角。此外，单元有源区域ACT可以具有斜线形式以与形成在单元元件隔离膜105上的位线BL具有小于90度的角。
单元区域隔离膜22还可以形成具有STI结构的单元边界隔离膜。单元区域20可以由单元区域隔离膜22限定。
例如，单元元件隔离膜105和单元区域隔离膜22可以各自包括但不限于氧化硅膜、氮化硅膜和/或氮氧化硅膜中的至少一种。在图4至图8中，尽管单元元件隔离膜105和单元区域隔离膜22各自被示出为由单个绝缘膜形成，但是这仅是为了便于解释，并且本公开的实施例不限于此。根据单元元件隔离膜105的宽度和/或单元区域隔离膜22的宽度，单元元件隔离膜105和单元区域隔离膜22可以各自由单个绝缘膜形成，或者可以由多个绝缘膜形成。
尽管在图6和图7中单元元件隔离膜105的上表面、衬底100的上表面和单元区域隔离膜22的上表面被示出为放置在同一平面上，但是这仅是为了便于解释，并且本公开的实施例不限于此。
单元栅极结构110可以形成在衬底100和单元元件隔离膜105中。单元栅极结构110可以形成为横跨单元元件隔离膜105和由单元元件隔离膜105限定的单元有源区域ACT。单元栅极结构110可以包括形成在衬底100和单元元件隔离膜105中的单元栅极沟槽115、单元栅极绝缘膜111、单元栅电极112、单元栅极封盖图案113和单元栅极封盖导电膜114。这里，单元栅电极112可以对应于字线WL。在一些实施例中，与所示出的情况不同，单元栅极结构110可以不包括单元栅极封盖导电膜114。
单元栅极绝缘膜111可以沿着单元栅极沟槽115的侧壁和底表面延伸。单元栅极绝缘膜111可以沿着单元栅极沟槽115的至少一部分的轮廓延伸。例如，单元栅极绝缘膜111可以包括氧化硅、氮化硅、氮氧化硅和具有比氧化硅更高的介电常数的高介电常数材料中的至少一种。例如，高介电常数材料可以包括氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合中的至少一种。
单元栅电极112可以形成在单元栅极绝缘膜111上。单元栅电极112可以填充单元栅极沟槽115的一部分。单元栅极封盖导电膜114可以沿着单元栅电极112的上表面延伸。尽管图7示出了单元栅极封盖导电膜114不覆盖单元栅电极112的上表面的一部分，但是本公开的实施例不限于此。
单元栅电极112可以包括金属、金属合金、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂的半导体材料、导电金属氮氧化物和/或导电金属氧化物中的至少一种。例如，单元栅电极112可以包括但不限于TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx和它们的组合中的至少一种。例如，单元栅极封盖导电膜114可以包括但不限于多晶硅和/或多晶硅锗。
单元栅极封盖图案113可以放置在单元栅电极112和单元栅极封盖导电膜114上。单元栅极封盖图案113可以填充形成单元栅电极112和单元栅极封盖导电膜114之后留下的单元栅极沟槽115。尽管单元栅极绝缘膜111被示出为沿着单元栅极封盖图案113的侧壁延伸，但是本公开的实施例不限于此。例如，单元栅极封盖图案113可以包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和它们的组合中的至少一种。
尽管未示出，但是杂质掺杂区域可以形成在单元栅极结构110的至少一侧上。杂质掺杂区域可以为晶体管的源极/漏极区域。
位线结构140ST可以包括单元导电线140和单元线封盖膜144。单元导电线140可以形成在其中形成有单元栅极结构110的衬底100和单元元件隔离膜105上。单元导电线140可以与单元元件隔离膜105、由单元元件隔离膜105限定的单元有源区域ACT相交。单元导电线140可以被形成为与单元栅极结构110相交。这里，单元导电线140可以对应于位线BL。
单元导电线140可以为多膜结构。例如，单元导电线140可以包括第一单元导电膜141、第二单元导电膜142和第三单元导电膜143。第一单元导电膜至第三单元导电膜141、142和143可以顺序地堆叠在衬底100和单元元件隔离膜105上。尽管单元导电线140被示出为三层膜，但是本公开的实施例不限于此。
例如，第一单元导电膜至第三单元导电膜141、142和143可以各自包括掺杂杂质的半导体材料、导电硅化物化合物、导电金属氮化物、金属和/或金属合金中的至少一种。例如，尽管第一单元导电膜141可以包括掺杂的半导体材料，但是第二单元导电膜142可以包括导电硅化物化合物和/或导电金属氮化物中的至少一种，且第三单元导电膜143可以包括金属和/或金属合金中的至少一种，但是本公开的实施例不限于此。
位线接触件146可以形成在单元导电线140与衬底100之间。即，单元导电线140可以形成在位线接触件146上。例如，位线接触件146可以形成在单元导电线140与具有长岛形状的单元有源区域ACT的中心部分相交的点处。位线接触件146可以形成在位线连接区域103a与单元导电线140之间。
位线接触件146可以电连接单元导电线140和衬底100。这里，位线接触件146可以对应于直接接触件DC。例如，位线接触件146可以包括掺杂杂质的半导体材料、导电硅化物化合物、导电金属氮化物和/或金属中的至少一种。
在图4中，在与位线接触件146的上表面叠置的区域中，单元导电线140可以包括第二单元导电膜142和第三单元导电膜143。在不与位线接触件146的上表面叠置的区域中，单元导电线140可以包括第一单元导电膜至第三单元导电膜141、142和143。
单元线封盖膜144可以放置在单元导电线140上。单元线封盖膜144可以沿着单元导电线140的上表面在第二方向D2上延伸。此时，例如，单元线封盖膜144可以包括氮化硅膜、氮氧化硅、碳氮化硅和/或碳氮氧化硅中的至少一种。在根据一些实施例的半导体存储器装置中，单元线封盖膜144可以包括例如氮化硅膜。尽管单元线封盖膜144被示出为单膜，但是本公开的实施例不限于此。即，如图20A中所示，单元线封盖膜144可以为或包括多膜结构。然而，如果形成多膜结构的每个膜为相同的材料，则单元线封盖膜144可以被视为单膜。
单元绝缘膜130可以形成在衬底100和单元元件隔离膜105上。更具体地，单元绝缘膜130可以形成在其中不形成位线接触件146的衬底100和单元元件隔离膜105上。单元绝缘膜130可以形成在衬底100与单元导电线140之间以及单元元件隔离膜105与单元导电线140之间。
如所示出的，尽管单元绝缘膜130可以为单膜，但是单元绝缘膜130可以为或包括包含第一单元绝缘膜131和/或第二单元绝缘膜132的多膜结构。例如，尽管第一单元绝缘膜131可以包括氧化硅膜，并且第二单元绝缘膜132可以包括氮化硅膜，但是本公开的实施例不限于此。
单元缓冲膜101可以放置在单元绝缘膜130与单元区域隔离膜22之间。单元缓冲膜101可以包括但不限于例如氧化硅膜。
单元线间隔件150可以放置在单元导电线140的侧壁和单元线封盖膜144的侧壁上。单元线间隔件150可以在单元导电线140的其上形成有位线接触件146的部分处形成在衬底100和单元元件隔离膜105上。单元线间隔件150可以放置在单元导电线140的侧壁、单元线封盖膜144的侧壁和位线接触件146的侧壁上。
然而，在单元导电线140的其中不形成位线接触件146的其余部分中，单元线间隔件150可以放置在单元绝缘膜130上。单元线间隔件150可以放置在单元导电线140的侧壁和单元线封盖膜144的侧壁上。
尽管单元线间隔件150可以为单膜，但是单元线间隔件150可以为包括第一单元线间隔件至第四单元线间隔件151、152、153和154的膜结构。例如，第一单元线间隔件至第四单元线间隔件151、152、153和154可以包括但不限于氧化硅膜、氮化硅膜、氮氧化硅(SiON)膜、碳氮氧化硅(SiOCN)膜、空气和它们的组合中的一个。
例如，第二单元线间隔件152可以不放置在单元绝缘膜130上，但是可以放置在位线接触件146的侧壁上。在图7中，在单元栅极结构110的上表面上，第四单元线间隔件154可以沿着在第一方向D1上相邻的单元导电线140的侧壁和单元栅极封盖图案113的上表面延伸。
在图6中，位线结构140ST可以具有在第二方向D2上延伸的纵向轴。位线结构140ST可以包括限定在单元区域隔离膜22上的短侧壁。第一单元边界间隔件246_1可以放置在位线结构140ST的短侧壁上。
即，单元线间隔件150可以放置在位线结构140ST的长侧壁上，并且具有在第二方向D2上延伸的纵向轴。
在图7中，虚设位线结构140ST_1可以放置在单元区域隔离膜22上。虚设位线结构140ST_1可以与位线结构140ST具有相同的结构。即，虚设位线结构140ST_1可以包括单元导电线140和单元线封盖膜144。
第一单元线间隔件151和第三单元线间隔件153可以形成在虚设位线结构140ST_1的面对位线结构140ST的第一侧壁上。第二单元边界间隔件246_2可以放置于虚设位线结构140ST_1的在第一方向D1上与第一侧壁相对的第二侧壁上。第二单元边界间隔件246_2和第一单元边界间隔件246_1可以与以下要描述的外周间隔件245、第一块间隔件245_1和第二块间隔件245_2形成在同一水平处。这里，术语“同一水平”表示它们通过同一制造工艺形成。
栅栏图案170可以放置在衬底100和单元元件隔离膜105上。栅栏图案170可以被形成为与衬底100和形成在单元元件隔离膜105中的单元栅极结构110叠置。栅栏图案170可以放置于在第二方向D2上延伸的位线结构140ST之间。例如，栅栏图案170可以包括氧化硅、氮化硅、氮氧化硅和它们的组合中的至少一种。
存储接触件120可以放置于在第一方向D1上相邻的单元导电线140之间。存储接触件120可以放置于在第二方向D2上相邻的栅栏图案170之间。存储接触件120可以在相邻的单元导电线140之间与衬底100和单元元件隔离膜105叠置。存储接触件120可以连接到单元有源区域ACT的存储连接区域103b。这里，存储接触件120可以对应于埋置接触件BC。
例如，存储接触件120可以包括掺杂杂质的半导体材料、导电硅化物化合物、导电金属氮化物和/或金属中的至少一种。
存储焊盘160可以形成在存储接触件120上。存储焊盘160可以电连接到存储接触件120。这里，存储焊盘160可以对应于着落焊盘LP。
存储焊盘160可以与位线结构140ST的上表面的一部分叠置。例如，存储焊盘160可以包括掺杂杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和/或金属合金中的至少一种。
存储焊盘间隔件160SP可以放置在存储接触件120上。存储焊盘间隔件160SP可以放置在存储焊盘160与位线结构140ST之间以及存储焊盘160与栅栏图案170之间。与所示出的情况不同，可以省略存储焊盘间隔件160SP。例如，存储焊盘间隔件160SP可以包括氧化硅膜、氮化硅膜、氮氧化硅膜、碳氮氧化硅膜和/或碳氮化硅(SiCN)膜中的至少一种。
焊盘隔离绝缘膜180可以形成在存储焊盘160和位线结构140ST上。例如，焊盘隔离绝缘膜180可以放置在单元线封盖膜144上。焊盘隔离绝缘膜180可以限定存储焊盘160的形成多个隔离区域的区域。在一些实施例中，焊盘隔离绝缘膜180可以不覆盖存储焊盘160的上表面。
焊盘隔离绝缘膜180可以包括绝缘材料以将多个存储焊盘160彼此电分离。例如，焊盘隔离绝缘膜180可以包括氧化硅膜、氮化硅膜、氮氧化硅膜、碳氮氧化硅膜和/或碳氮化硅膜中的至少一种。
第一蚀刻停止膜292可以放置在焊盘隔离绝缘膜180和存储焊盘160上。第一蚀刻停止膜292可以延伸到外周区域24以及单元区域20。第一蚀刻停止膜292可以包括氮化硅膜、碳氮化硅膜、硼氮化硅(SiBN)膜、氮氧化硅膜和/或碳氧化硅膜中的至少一种。
信息存储部190可以放置在存储焊盘160上。信息存储部190可以电连接到存储焊盘160。信息存储部190的一部分可以放置在第一蚀刻停止膜292中。例如，信息存储部190可以包括但不限于电容器。信息存储部190可以包括第一下电极191、第一电容器介电膜192和第一上电极193。
第一下电极191可以放置在存储焊盘160上。尽管第一下电极191被示出为具有柱形状，但是本公开的实施例不限于此。第一下电极191当然可以具有圆柱形状。第一电容器介电膜192形成在第一下电极191上。第一电容器介电膜192可以沿着第一下电极191的轮廓形成。第一上电极193可以形成在第一电容器介电膜192上。第一上电极193可以位于第一下电极191的外壁上。
作为示例，第一电容器介电膜192可以放置在与第一上电极193竖直地叠置的部分中。作为另一示例，与所示出的情况不同，第一电容器介电膜192可以包括与第一上电极193竖直地叠置的第一部分和不与第一上电极193竖直地叠置的第二部分。即，第一电容器介电膜192的第二部分为不被第一上电极193覆盖的部分。
例如，第一下电极191和第一上电极193中的每一个可以包括但不限于掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌和/或氮化钨)、金属(例如，钌、铱、钛和/或钽)和/或导电金属氧化物(例如，氧化铱或氧化铌)。
例如，第一电容器介电膜192可以包括但不限于氧化硅、氮化硅、氮氧化硅、高介电常数材料和它们的组合中的一种。在根据一些实施例的半导体装置中，第一电容器介电膜192可以包括其中顺序地堆叠有氧化锆、氧化铝和氧化锆的堆叠膜结构。在根据一些实施例的半导体装置中，第一电容器介电膜192可以包括包含铪(Hf)的介电膜。在根据一些实施例的半导体装置中，第一电容器介电膜192可以具有铁电材料膜和顺电材料膜的堆叠膜结构。
外周元件隔离膜26可以形成在外周区域24的衬底100内部。外周元件隔离膜26可以在外周区域24内部限定外周有源区域。尽管外周元件隔离膜26的上表面被示出为与衬底100的上表面放置在同一平面上，但是本公开的实施例不限于此。例如，外周元件隔离膜26可以包括但不限于氧化硅膜、氮化硅膜和/或氮氧化硅膜中的至少一种。
外周栅极结构240ST可以放置在外周区域24的衬底100上。外周栅极结构240ST可以放置在由外周元件隔离膜26限定的外周有源区域上。
外周栅极结构240ST可以包括顺序地堆叠在衬底100上的外周栅极绝缘膜230、外周栅极导电膜240和外周封盖膜244。外周栅极结构240ST可以包括放置在外周栅极导电膜240的侧壁和外周封盖膜244的侧壁上的外周间隔件245。
外周栅极导电膜240可以包括顺序地堆叠在外周栅极绝缘膜230上的第一外周导电膜至第三外周导电膜241、242和243。作为示例，附加导电膜可以不放置在外周栅极导电膜240与外周栅极绝缘膜230之间。作为另一示例，与所示出的情况不同，诸如功函数导电膜的附加导电膜可以放置在外周栅极导电膜240与外周栅极绝缘膜230之间。
尽管两个外周栅极结构240ST被示出为放置在相邻的外周元件隔离膜26之间，但是这仅是为了便于解释，并且本公开的实施例不限于此。
第一阻挡导电结构240ST_1可以放置在单元区域20与外周区域24之间。尽管第一阻挡导电结构240ST_1的一部分被示出为与单元区域隔离膜22叠置，但是本公开的实施例不限于此。第一阻挡导电结构240ST_1可以为在第二方向D2上最靠近在第二方向D2上延伸的位线结构140ST的导电结构。
第一阻挡导电结构240ST_1可以包括顺序地堆叠在衬底100上的第一块栅极绝缘膜230_1、第一阻挡导电线240_1和第一块封盖膜244_1。第一阻挡导电结构240ST_1可以包括放置在第一阻挡导电线240_1的侧壁和第一块封盖膜244_1的侧壁上的第一块间隔件245_1。
第一阻挡导电线240_1可以包括顺序地堆叠在第一块栅极绝缘膜230_1上的第1_1阻挡导电膜至第1_3阻挡导电膜241_1、242_1和243_1。第一块栅极绝缘膜230_1与第一块封盖膜244_1之间的第一阻挡导电线240_1的堆叠膜结构可以与外周栅极导电膜240的堆叠膜结构相同。
第二阻挡导电结构240ST_2可以放置在单元区域20与外周区域24之间。尽管第二阻挡导电结构240ST_2的一部分被示出为与单元区域隔离膜22叠置，但是本公开的实施例不限于此。第二阻挡导电结构240ST_2可以为在第一方向D1上最靠近虚设位线结构140ST_1的导电结构。
第二阻挡导电结构240ST_2可以包括顺序地堆叠在衬底100上的第二块栅极绝缘膜230_2、第二阻挡导电线240_2和第二块封盖膜244_2。第二阻挡导电结构240ST_2可以包括放置在第二阻挡导电线240_2的侧壁和第二块封盖膜244_2的侧壁上的第二块间隔件245_2。
第二阻挡导电线240_2可以包括顺序地堆叠在第二块栅极绝缘膜230_2上的第2_1阻挡导电膜至第2_3阻挡导电膜241_2、242_2和243_2。第二块栅极绝缘膜230_2与第二块封盖膜244_2之间的第二阻挡导电线240_2的堆叠膜结构可以与外周栅极导电膜240的堆叠膜结构相同。
外周栅极结构240ST、第一阻挡导电结构240ST_1和第二阻挡导电结构240ST_2可以形成在同一水平处。外周栅极导电膜240、第一阻挡导电线240_1和第二阻挡导电线240_2可以与单元导电线140具有相同的堆叠结构。例如，外周栅极导电膜240的厚度T21可以与单元导电线140的厚度T11相同。
第一外周导电膜241、第1_1阻挡导电膜241_1和第2_1阻挡导电膜241_2可以包括与第一单元导电膜141相同的材料。第二外周导电膜242、第1_2阻挡导电膜242_1和第2_2阻挡导电膜242_2可以包括与第二单元导电膜142相同的材料。第三外周导电膜243、第1_3阻挡导电膜243_1和第2_3阻挡导电膜243_2可以包括与第三单元导电膜143相同的材料。
外周栅极绝缘膜230、第一块栅极绝缘膜230_1和第二块栅极绝缘膜230_2可以包括相同的材料。例如，外周栅极绝缘膜230、第一块栅极绝缘膜230_1和第二块栅极绝缘膜230_2可以包括氧化硅、氮化硅、氮氧化硅和/或介电常数高于氧化硅的介电常数的高介电常数材料。
外周间隔件245、第一块间隔件245_1和第二块间隔件245_2可以包括相同的材料。例如，外周间隔件245、第一块间隔件245_1和第二块间隔件245_2可以包括氮化硅、氮氧化硅、氧化硅、碳氮化硅、碳氮氧化硅和它们的组合中的至少一种。尽管外周间隔件245、第一块间隔件245_1和第二块间隔件245_2被示出为单膜，但是这仅是为了便于解释，并且本公开的实施例不限于此。当然，外周间隔件245、第一块间隔件245_1和第二块间隔件245_2可以为或包括多膜结构。
外周封盖膜244、第一块封盖膜244_1和第二块封盖膜244_2可以包括相同的材料。例如，外周封盖膜244、第一块封盖膜244_1和第二块封盖膜244_2可以包括氮化硅膜、氮氧化硅和/或氧化硅中的至少一种。
例如，外周封盖膜244的厚度T22小于单元线封盖膜144的厚度T12。此外，基于(例如，相对于)衬底100的上表面，外周封盖膜244的上表面244US低于单元线封盖膜144的上表面144US。焊盘隔离绝缘膜180可以形成在从其中去除了单元线封盖膜144的一部分的位置处。因此，如图4、图6和图7中所示，在从不同方向和不同区域截取的截面中，单元线封盖膜144的厚度可以彼此不同。在根据一些实施例的半导体存储器装置中，单元线封盖膜144的厚度T12可以为图4中所示的单元导电线140上的单元线封盖膜144的厚度。图4可以为单元区域20中的在第二方向D2上相邻的单元栅极结构110之间在第一方向D1上截取的截面图。
第二蚀刻停止膜250可以放置在衬底100上。第二蚀刻停止膜250可以沿着外周栅极结构240ST的轮廓、第一阻挡导电结构240ST_1的轮廓和第二阻挡导电结构240ST_2的轮廓形成。第二蚀刻停止膜250可以沿着第一单元边界间隔件246_1的侧壁和第二单元边界间隔件246_2的侧壁延伸。
例如，第二蚀刻停止膜250可以包括氮化硅膜、氮氧化硅、碳氮化硅和/或碳氮氧化硅中的至少一种。
第一外周层间绝缘膜290可以放置在第二蚀刻停止膜250上。第一外周层间绝缘膜290可以放置在外周栅极结构240ST周围。
单元层间绝缘膜295可以放置在第二蚀刻停止膜250上。例如，单元层间绝缘膜295可以放置在单元区域隔离膜22上。单元层间绝缘膜295可以放置在第一阻挡导电结构240ST_1与位线结构140ST之间以及第二阻挡导电结构240ST_2与虚设位线结构140ST_1之间。单元层间绝缘膜295可以放置于在第二方向D2上彼此面对的单元导电线140与第一阻挡导电线240_1之间以及在第一方向D1上彼此面对的第二阻挡导电线240_2与虚设位线结构140ST_1的单元导电线之间。单元层间绝缘膜295可以放置在位线结构140ST和虚设位线结构140ST_1周围。
第一外周层间绝缘膜290和单元层间绝缘膜295可以形成在同一水平处。第一外周层间绝缘膜290和单元层间绝缘膜295可以包括相同的材料。第一外周层间绝缘膜290和单元层间绝缘膜295可以包括例如基于氧化物的绝缘材料。
例如，外周栅极结构240ST可以包括放置在相邻的外周元件隔离膜26之间的第一外周栅极结构和第二外周栅极结构。第一外周栅极结构与第二外周栅极结构间隔开。此外，外周栅极结构240ST可以包括第三外周栅极结构，其与第一外周栅极结构间隔开，并且外周元件隔离膜26插设在第三外周栅极结构与第一外周栅极结构之间。第一外周栅极结构至第三外周栅极结构各自包括外周栅极绝缘膜230、外周栅极导电膜240、外周封盖膜244和外周间隔件245。
包括在第一外周栅极结构中的外周栅极导电膜240可以与包括在第二外周栅极结构中的外周栅极导电膜240间隔开第一距离L1。包括在第一外周栅极结构中的外周栅极导电膜240可以与包括在第三外周栅极结构中的外周栅极导电膜240间隔开第二距离L2。在根据一些实施例的半导体存储器装置中，第一距离L1可以与第二距离L2不同。例如，第一距离L1小于第二距离L2。
第一外周层间绝缘膜290的上表面290US的高度可以为在包括在第一外周栅极结构中的外周栅极导电膜240与包括在第二外周栅极结构中的外周栅极导电膜240之间基于衬底100的上表面的第一高度H1。第一外周层间绝缘膜290的上表面290US的高度可以为在包括在第一外周栅极结构中的外周栅极导电膜240与包括在第三外周栅极结构中的外周栅极导电膜240之间基于衬底100的上表面的第二高度H2。第一外周栅极结构至第三外周栅极结构的外周封盖膜244的上表面244US的高度可以为基于衬底100的上表面的第3_1高度H31。第一外周栅极结构至第三外周栅极结构的外周间隔件245的最上部的高度可以为基于衬底100的上表面的第3_2高度H32。
基于衬底100的上表面，第一外周层间绝缘膜290的上表面290US可以低于外周封盖膜244的上表面244US。例如，第3_1高度H31可以大于第一高度H1和第二高度H2。在根据一些实施例的半导体装置中，第一高度H1可以与第二高度H2相同。
基于衬底100的上表面，第一外周层间绝缘膜290的上表面290US可以低于外周间隔件245的最上部。作为示例，第3_1高度H31可以与第3_2高度H32相同。在这样的情况下，第3_2高度H32大于第一高度H1和第二高度H2。
作为另一示例，与所示出的情况不同，通过在制造工艺期间的蚀刻工艺，外周间隔件245的最上部可以变得低于外周封盖膜244的上表面244US。在这样的情况下，第3_2高度H32可以大于或等于第一高度H1和第二高度H2。
第一阻挡导电结构240ST_1与位线结构140ST之间的单元层间绝缘膜295的上表面295US的高度可以为基于衬底100的上表面的第四高度H4。第二阻挡导电结构240ST_2与虚设位线结构140ST_1之间的单元层间绝缘膜295的上表面295US的高度可以为基于衬底100的上表面的第五高度H5。
基于衬底100的上表面，单元层间绝缘膜295的上表面295US可以低于第一块封盖膜244_1的上表面244US_1。基于衬底100的上表面，单元层间绝缘膜295的上表面295US可以低于第二块封盖膜244_2的上表面244US_2。
在根据一些实施例的半导体存储器装置中，第四高度H4可以与第五高度H5相同。在根据一些实施例的半导体存储器装置中，第四高度H4可以与第一高度H1和第二高度H2相同。
插入层间绝缘膜291可以位于外周栅极结构240ST、第一外周层间绝缘膜290和单元层间绝缘膜295上。插入层间绝缘膜291可以位于外周栅极结构240ST、第一外周层间绝缘膜290和单元层间绝缘膜295上，并且/或者覆盖外周栅极结构240ST、第一外周层间绝缘膜290和单元层间绝缘膜295。插入层间绝缘膜291可以位于从第一外周层间绝缘膜290的上表面290US和单元层间绝缘膜295的上表面295US向上突出的第二蚀刻停止膜250上，并且/或者覆盖从第一外周层间绝缘膜290的上表面290US和单元层间绝缘膜295的上表面295US向上突出的第二蚀刻停止膜250。
尽管第一外周层间绝缘膜290的上表面290US和单元层间绝缘膜295的上表面295US被示出为平面，但是本公开的实施例不限于此。第一外周层间绝缘膜290的上表面290US和单元层间绝缘膜295的上表面295US可以各自为朝向衬底100凸出的弯曲表面。在这样的情况下，用于第一外周层间绝缘膜290的上表面290US和单元层间绝缘膜295的上表面295US的高度的参考点可以为最靠近衬底100的部分。
插入层间绝缘膜291可以包括与第一外周层间绝缘膜290和/或单元层间绝缘膜295的材料不同的材料。插入层间绝缘膜291可以包括例如基于氮化物的绝缘材料。例如，插入层间绝缘膜291可以包括氮化硅。
插入层间绝缘膜291的一部分可以在相邻的外周栅极结构240ST之间缩进。即，基于衬底100的上表面，插入层间绝缘膜291的下表面可以低于外周封盖膜244的上表面244US。
因此，在用于制造信息存储部190的工序中包括的蚀刻工艺中，插入层间绝缘膜291可以保护第一外周层间绝缘膜290。在用于制造信息存储部190的工序中包括的蚀刻工艺中，插入层间绝缘膜291可以防止和/或减少通过蚀刻第一外周层间绝缘膜290产生的缺陷。
外周接触插塞260可以放置在外周栅极结构240ST的任一侧上。外周接触插塞260可以穿透插入层间绝缘膜291和第一外周层间绝缘膜290，并且延伸到外周区域24的衬底100。
外周布线265可以放置在插入层间绝缘膜291上。位线接触插塞261可以穿过单元线封盖膜144，并且连接到单元导电线140。单元栅极接触插塞262可以穿过插入层间绝缘膜291、单元层间绝缘膜295和单元栅极封盖图案113，并且连接到单元栅电极112。
外周接触插塞260、外周布线265、位线接触插塞261和/或单元栅极接触插塞262可以包括与存储焊盘160相同的材料。
外周布线隔离图案280可以将外周布线265和外周接触插塞260分离。例如，外周布线隔离图案280可以包括氧化硅膜、氮化硅膜、氮氧化硅膜、碳氮氧化硅膜和/或碳氮化硅膜中的至少一种。
第一蚀刻停止膜292可以放置在外周接触插塞260、外周布线265、位线接触插塞261和单元栅极接触插塞262上。
第二外周层间绝缘膜293可以放置在第一蚀刻停止膜292上。第二外周层间绝缘膜293可以位于第一上电极193的侧壁上，并且/或者覆盖第一上电极193的侧壁。第二外周层间绝缘膜293可以包括绝缘材料。
图9是用于解释根据本公开的一些实施例的半导体存储器装置的图。图10是用于解释根据本公开的一些实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图1至图8解释的那些不同的点。
为了参考，图9是沿图2的线C-C截取的截面图，图10是沿图2的线E-E截取的截面图。
参照图8和图9，在根据一些实施例的半导体装置中，基于衬底100的上表面，第一外周层间绝缘膜290的上表面290US可以高于第一阻挡导电结构240ST_1与位线结构140ST之间的单元层间绝缘膜295的上表面295US。
基于衬底100的上表面，第一外周层间绝缘膜290的上表面290US的高度H1、H2可以大于第一阻挡导电结构240ST_1与位线结构140ST之间的单元层间绝缘膜295的上表面295US的高度H4。
参照图10，在根据一些实施例的半导体存储器装置中，分开第一距离L1的外周栅极导电膜240之间的第一外周层间绝缘膜290的上表面290US的高度H1可以与分开第二距离L2的外周栅极导电膜240之间的第一外周层间绝缘膜290的上表面290US的高度H2不同。
例如，第一外周栅极结构与第二外周栅极结构之间的第一外周层间绝缘膜290的上表面290US的高度H1大于第一外周栅极结构与第三外周栅极结构之间的第一外周层间绝缘膜290的上表面290US的高度H2。
在一些实施例中，基于衬底100的上表面，随着相邻的外周栅极导电膜240之间的距离增大，相邻的外周栅极导电膜240之间的第一外周层间绝缘膜290的上表面290US的高度可以减小。
尽管未示出，但是作为示例，随着第一阻挡导电结构240ST_1与位线结构140ST之间在第二方向D2上的间隔距离的改变，还可以改变第一阻挡导电结构240ST_1与位线结构140ST之间的单元层间绝缘膜295的上表面295US的高度H4。作为另一示例，随着第二阻挡导电结构240ST_2与虚设位线结构140ST_1之间在第一方向D1上的间隔距离的改变，还可以改变第二阻挡导电结构240ST_2与虚设位线结构140ST_1之间的单元层间绝缘膜295的上表面295US的高度H5。
图11是用于解释根据本公开的一些实施例的半导体存储器装置的布局图。图12是用于解释根据本公开的一些实施例的半导体存储器装置的透视图。图13是沿图11的线F-F和线G-G截取的截面图。为了参考，图11可以是图2的单元区域20的放大图。此外，在图11应用于单元区域的半导体存储器装置中，单元区域的边界部分(例如，图2的线C-C和线D-D)的截面与图6和图7的截面不同。
参照图11至图13，根据一些实施例的半导体存储器装置可以包括衬底100、多条第一导电线420、沟道层430、栅电极440、栅极绝缘膜450和电容器480。根据一些实施例的半导体存储器装置可以为包括竖直沟道晶体管(VCT)的存储器装置。竖直沟道晶体管可以指沟道层430的沟道长度沿着竖直方向从衬底100延伸的结构。
下绝缘层412可以放置在衬底100上。多条第一导电线420可以在第一方向D1上彼此间隔开，并且在下绝缘层412上在第二方向D2上延伸。多个第一绝缘图案422可以放置在下绝缘层412上以填充多条第一导电线420之间的空间。多个第一绝缘图案422可以在第二方向D2上延伸。多个第一绝缘图案422的上表面可以与多条第一导电线420的上表面放置在同一水平。多条第一导电线420可以用作位线。
多条第一导电线420可以包括掺杂的半导体材料、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，多条第一导电线420可以由但不限于掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合组成。多条第一导电线420可以包括前述材料的单层或多层。在一些示例实施例中，多条第一导电线420可以包括石墨烯、碳纳米管或它们的组合。
沟道层430可以以被放置为在第一方向D1和第二方向D2上间隔开的矩阵形式布置在多条第一导电线420上。沟道层430可以具有沿着第一方向D1的第一宽度和沿着第四方向D4的第一高度，并且第一高度可以大于第一宽度。这里，第四方向D4可以为与第一方向D1和第二方向D2相交并且例如垂直于衬底100的上表面的方向。例如，尽管第一高度可以为第一宽度的大约2至10倍，但是本公开的实施例不限于此。沟道层430的底部可以用作第三源极/漏极区域(未示出)，沟道层430的上部可以用作第四源极/漏极区域(未示出)，沟道层430的位于第三源极/漏极区域与第四源极/漏极区域之间的部分可以用作沟道区域(未示出)。
在一些示例实施例中，沟道层430可以包括氧化物半导体，并且例如，氧化物半导体可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或它们的组合。沟道层430可以包括半导体的单层或多层。在一些实施例中，沟道层430可以大于硅的带隙能量的带隙能量。例如，沟道层430可以具有大约1.5eV至5.6eV的带隙能量。例如，沟道层430可以在其具有大约2.0eV至4.0eV的带隙能量时具有最佳沟道性能。例如，沟道层430可以为但不限于多晶的或非晶的。在一些示例实施例中，沟道层430可以包括石墨烯、碳纳米管或它们的组合。
栅电极440可以在沟道层430的两个侧壁上在第一方向D1上延伸。栅电极440可以包括面对沟道层430的第一侧壁的第一子栅电极440P1以及面对沟道层430的与第一侧壁相对的第二侧壁的第二子栅电极440P2。当单个沟道层430放置在第一子栅电极440P1与第二子栅电极440P2之间时，半导体装置可以具有双栅极晶体管结构。然而，本公开的技术理念不限于此。在一些实施例中，省略第二子栅电极440P2，并且仅面对沟道层430的第一侧壁的第一子栅电极440P1被形成为提供单栅极晶体管结构。包括在栅电极440中的材料可以与相对于单元栅电极112描述的相同。
栅极绝缘膜450可以位于沟道层430的侧壁上和/或围绕沟道层430的侧壁，并且可以插设在沟道层430与栅电极440之间。例如，如图11中所示，沟道层430的侧壁可以被栅极绝缘膜450围绕，栅电极440的侧壁的一部分可以与栅极绝缘膜450接触。在其它实施例中，栅极绝缘膜450在栅电极440的延伸方向(即，第一方向D1)上延伸，且仅沟道层430的侧壁之中的面对栅电极440的两个侧壁可以与栅极绝缘膜450接触。在示例实施例中，栅极绝缘膜450可以为氧化硅膜、氮氧化硅膜、介电常数高于氧化硅膜的介电常数的高介电常数材料或者它们的组合。
多个第二绝缘图案432可以在多个第一绝缘图案422上沿着第二方向D2延伸。沟道层430可以放置在多个第二绝缘图案432之中的两个相邻的第二绝缘图案432之间。此外，在两个相邻的第二绝缘图案432之间，第一埋置层434和第二埋置层436可以放置在两个相邻的沟道层430之间的空间中。第一埋置层434可以定位在两个相邻的沟道层430之间的空间的底部处。第二埋置层436可以形成在第一埋置层434上以填充两个相邻的沟道层430之间的空间的其余部分。第二埋置层436的上表面可以与沟道层430的上表面放置在同一水平处，第二埋置层436可以位于栅电极440的上表面上和/或覆盖栅电极440的上表面。在一些实施例中，多个第二绝缘图案432可以由连续的和/或被多个第一绝缘图案422共享的材料层形成，或者第二埋置层436还可以由连续的和/或被第一埋置层434共享的材料层形成。
电容器接触件460可以放置在沟道层430上。电容器接触件460可以被设置为与沟道层430竖直地叠置，并且可以以在第一方向D1和第二方向D2上间隔开的矩阵形式布置。电容器接触件460可以由但不限于掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合组成。上绝缘层462可以在多个第二绝缘图案432和第二埋置层436上位于电容器接触件460的侧壁上和/或围绕电容器接触件460的侧壁。
第三蚀刻停止膜470可以放置在上绝缘层462上。电容器480可以放置在第三蚀刻停止膜470上。电容器480可以包括第二下电极482、第二电容器介电膜484和第二上电极486。第二下电极482可以穿透第三蚀刻停止膜470，并且电连接到电容器接触件460的上表面。第二下电极482可以形成为但不限于在第四方向D4上延伸的柱型。在示例实施例中，第二下电极482被放置为与电容器接触件460竖直地叠置，并且可以以在第一方向D1和第二方向D2上间隔开的矩阵形式布置。在一些实施例中，着落焊盘(未示出)还可以放置在电容器接触件460与第二下电极482之间，且第二下电极482可以为多边形形状。
图14是用于解释根据本公开的一些实施例的半导体存储器装置的布局图。图15是用于解释根据本公开的一些实施例的半导体存储器装置的透视图。
参照图14和图15，根据一些实施例的半导体存储器装置可以包括衬底100、多条第一导电线420A、沟道结构430A、接触栅电极440A、多条第二导电线442A和电容器480。根据一些实施例的半导体存储器装置可以为包括竖直沟道晶体管(VCT)的存储器装置。
多个第二有源区域AC可以通过第一元件隔离图案412A和第二元件隔离图案414A限定在衬底100上。沟道结构430A可以放置在每个第二有源区域AC内部。沟道结构430A可以包括各自在竖直方向上延伸的第一有源柱430A1和第二有源柱430A2以及连接到第一有源柱430A1的底部和第二有源柱430A2的底部的连接件430L。第一源极/漏极区域SD1可以设置在连接件430L内部。第二源极/漏极区域SD2可以放置在第一有源柱430A1和第二有源柱430A2的上侧上。第一有源柱430A1和第二有源柱430A2可以各自形成独立的单元存储器单元。
多条第一导电线420A可以在与多个第二有源区域AC中的每一个相交的方向上延伸，并且可以例如在第二方向D2上延伸。多条第一导电线420A中的一条第一导电线420A可以放置在第一有源柱430A1与第二有源柱430A2之间的连接件430L上。一条第一导电线420A可以放置在第一源极/漏极区域SD1上。与一条第一导电线420A相邻的另一条第一导电线420A可以放置在两个沟道结构430A之间。多条第一导电线420A中的一条第一导电线420A可以用作包括在两个单元存储器单元中的公共位线，该两个单元存储器单元由放置在一条第一导电线420A的两侧上的第一有源柱430A1和第二有源柱430A2形成。
一个接触栅电极440A可以放置在沿第二方向D2相邻的两个沟道结构430A之间。例如，接触栅电极440A可以放置在包括在一个沟道结构430A中的第一有源柱430A1和与上述一个沟道结构430A相邻的沟道结构430A的第二有源柱430A2之间。一个接触栅电极440A可以被放置在其两个侧壁上的第一有源柱430A1和第二有源柱430A2共享。栅极绝缘膜450A可以放置在接触栅电极440A与第一有源柱430A1之间以及接触栅电极440A与第二有源柱430A2之间。多条第二导电线442A可以在接触栅电极440A的上表面上在第一方向D1上延伸。多条第二导电线442A可以用作半导体装置的字线。
电容器接触件460A可以放置在沟道结构430A上。电容器接触件460A可以放置在第二源极/漏极区域SD2上，且电容器480可以放置在电容器接触件460A上。
图16A至图21B是用于解释根据本公开的一些实施例的用于制造半导体存储器装置的方法的中间阶段图。在制造方法的解释中，简要解释或省略与使用图1至图10解释的内容重复的内容。图16A、图17A、图19A、图20A和图21A是沿图1的线A-A截取的截面图。
图16B、图17B、图19B、图20B和图21B是沿图1的线B-B截取的截面图。图16C、图17C、图18A、图19C和图20C是沿图2的线C-C截取的截面图。图16D、图17D、图18B、图19D和图20D是沿图2的线D-D截取的截面图。图16E、图17E、图18C、图19E和图20E是沿图2的线E-E截取的截面图。
参照图1、图2和图16A至图16E，提供了包括单元区域20、外周区域24和单元区域隔离膜22的衬底100。
可以在单元区域20的衬底100内部形成单元栅极结构110。单元栅极结构110可以具有在第一方向D1上延伸的纵向轴。单元栅极结构110可以包括单元栅极沟槽115、单元栅极绝缘膜111、单元栅电极112、单元栅极封盖图案113和单元栅极封盖导电膜114。
接着，可以在单元区域20上形成单元绝缘膜130。单元绝缘膜130可以暴露出外周区域24的衬底100。
接着，可以在单元区域20的衬底100上形成单元导电膜结构140p_ST。可以在单元绝缘膜130上形成单元导电膜结构140p_ST。此外，可以在单元导电膜结构140p_ST与衬底100之间形成预位线接触件146p。预位线接触件146p可以连接单元导电膜结构140p_ST和衬底100。
单元导电膜结构140p_ST可以包括顺序地堆叠在单元绝缘膜130上的预单元导电膜140p和下单元封盖膜144p。可以在单元导电膜结构140p_ST的侧壁上形成第一单元边界间隔件246_1和第二单元边界间隔件246_2。
可以在外周区域24的衬底100上形成外周栅极结构240ST。外周栅极结构240ST可以包括外周栅极绝缘膜230、外周栅极导电膜240、外周封盖膜244和外周间隔件245。
此外，可以在衬底100上形成第一阻挡导电结构240ST_1和第二阻挡导电结构240ST_2。
单元导电膜结构140p_ST可以与外周栅极结构240ST同时形成。更具体地，单元导电膜结构140p_ST可以与外周栅极绝缘膜230、外周栅极导电膜240和外周封盖膜244同时形成。第一单元边界间隔件246_1和第二单元边界间隔件246_2可以与外周间隔件245同时形成。
接着，可以在衬底100上形成第二蚀刻停止膜250。可以在单元导电膜结构140p_ST、外周栅极结构240ST、第一阻挡导电结构240ST_1和第二阻挡导电结构240ST_2上形成第二蚀刻停止膜250。第二蚀刻停止膜250可以沿着单元导电膜结构140p_ST的轮廓、外周栅极结构240ST的轮廓、第一阻挡导电结构240ST_1的轮廓和第二阻挡导电结构240ST_2的轮廓延伸。
接着，可以在第二蚀刻停止膜250上形成第一预层间绝缘膜290p。第一预层间绝缘膜290p可以完全覆盖第二蚀刻停止膜250。第一预层间绝缘膜290p可以包括例如基于氧化物的绝缘材料。
参照图17A至图17E，通过去除放置在单元导电膜结构140p_ST的上表面和外周栅极结构240ST的上表面上的第一预层间绝缘膜290p，可以在第二蚀刻停止膜250上形成第二预层间绝缘膜290g。
例如，可以使用化学机械抛光工艺(CMP)形成第二预层间绝缘膜290g。即，可以使用化学机械抛光工艺(CMP)去除单元导电膜结构140p_ST的上表面和外周栅极结构240ST的上表面上的第一预层间绝缘膜290p。
因此，可以去除单元导电膜结构140p_ST的上表面和外周栅极结构240ST的上表面上的第二蚀刻停止膜250。
参照图18A至图18C，可以通过回蚀工艺去除第二预层间绝缘膜290g的一部分。因此，可以在第二蚀刻停止膜250上形成第一外周层间绝缘膜290和单元层间绝缘膜295。
基于衬底100的上表面，第一外周层间绝缘膜290的上表面290US的高度可以小于外周封盖膜244的上表面244US的高度。此外，基于衬底100的上表面，单元层间绝缘膜295的上表面295US可以低于第一块封盖膜244_1的上表面244US_1的高度和第二块封盖膜244_2的上表面244US_2的高度。
与所示出的情况不同，还可以通过额外的掩蔽工艺去除单元层间绝缘膜295在第一阻挡导电结构240ST_1与单元导电膜结构140p_ST之间的部分。
参照图19A至图19E，可以在第一外周层间绝缘膜290和单元层间绝缘膜295上形成插入层间绝缘膜291。
可以在从第一外周层间绝缘膜290和单元层间绝缘膜295向上突出的第二蚀刻停止膜250上形成插入层间绝缘膜291。还可以在单元区域20上以及外周区域24上形成插入层间绝缘膜291。
参照图20A至图20E，可以将单元区域20上的单元导电膜结构140p_ST、插入层间绝缘膜291和第二蚀刻停止膜250图案化以形成具有在第二方向D2上延伸的纵向轴的位线结构140ST。
单元线封盖膜144可以包括图案化的下单元封盖膜(图19A的144p)、图案化的第二蚀刻停止膜(图19A的250)和图案化的插入层间绝缘膜291。
可以在正在形成位线结构140ST的同时形成位线接触件146。
接着，可以形成单元线间隔件150。还可以在位线结构140ST的上表面上和外周区域24的插入层间绝缘膜291上形成单元线间隔件150中的第四单元线间隔件154。
接着，可以于在第一方向D1上相邻的位线结构140ST之间形成栅栏牺牲绝缘膜170_SC。可以在第四单元线间隔件154上形成栅栏牺牲绝缘膜170_SC。
参照图21A和图21B，可以将栅栏牺牲绝缘膜170_SC图案化以在单元栅极结构110上形成栅栏图案170。
在形成栅栏图案170之后，可以在相邻的单元导电线140之间以及在第二方向D2上相邻的栅栏图案170之间形成存储接触件120。
参照图4至图8，在形成存储接触件120之后，可以形成存储焊盘160、外周接触插塞260、外周布线265、位线接触插塞261和单元栅极接触插塞262。
接着，可以形成第一蚀刻停止膜292。此外，可以形成信息存储部190。
本领域技术人员将理解，在实质上不脱离本公开的原理的情况下，可以对本文中描述的实施例做出许多改变和修改。因此，仅以一般性的和描述性的含义而非出于限制的目的来使用本公开的实施例。

Claims (20)

1.一种半导体存储器装置，包括：
衬底，其包括单元区域和位于所述单元区域周围的外围区域；
单元区域隔离膜，其位于所述衬底中，所述单元区域隔离膜限定所述单元区域；
位线结构，其位于所述单元区域上；
第一外围栅极结构，其位于所述衬底的所述外围区域上，所述第一外围栅极结构包括第一外围栅极导电膜和所述第一外围栅极导电膜上的第一外围封盖膜；
外围层间绝缘膜，其位于所述第一外围栅极结构周围和所述衬底上；以及
插入层间绝缘膜，其位于所述外围层间绝缘膜和所述第一外围栅极结构上，所述插入层间绝缘膜包括与所述外围层间绝缘膜的材料不同的材料，
其中，所述外围层间绝缘膜的上表面比所述第一外围封盖膜的上表面更靠近所述衬底。
2.根据权利要求1所述的半导体存储器装置，其中，所述位线结构包括单元导电线和单元线封盖膜，所述单元导电线位于所述衬底上并且在第一方向上延伸，所述单元线封盖膜位于所述单元导电线上，并且
其中，所述第一外围栅极导电膜的厚度等于所述单元导电线的厚度。
3.根据权利要求2所述的半导体存储器装置，其中，所述单元线封盖膜的厚度大于所述第一外围封盖膜的厚度。
4.根据权利要求2所述的半导体存储器装置，还包括：
阻挡导电结构，其包括在所述第一方向上与所述单元导电线间隔开的阻挡导电线和所述阻挡导电线上的阻挡封盖膜；以及
单元层间绝缘膜，其在所述阻挡导电线与所述单元导电线之间位于所述单元区域隔离膜上，所述单元层间绝缘膜包括与所述外围层间绝缘膜的材料相同的材料，
其中，所述单元层间绝缘膜的上表面比所述阻挡封盖膜的上表面更靠近所述衬底。
5.根据权利要求4所述的半导体存储器装置，其中，所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度大于所述单元层间绝缘膜的上表面相对于所述衬底的上表面的高度。
6.根据权利要求1所述的半导体存储器装置，其中，所述第一外围栅极结构包括所述第一外围栅极导电膜的侧壁和所述第一外围封盖膜的侧壁上的外围间隔件，并且
其中，所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度小于所述外围间隔件的最上部相对于所述衬底的上表面的高度。
7.根据权利要求1所述的半导体存储器装置，还包括：
第二外围栅极结构，其位于所述衬底的所述外围区域上，所述第二外围栅极结构包括第二外围栅极导电膜和所述第二外围栅极导电膜上的第二外围封盖膜；以及
第三外围栅极结构，其位于所述衬底的所述外围区域上，所述第三外围栅极结构包括第三外围栅极导电膜和所述第三外围栅极导电膜上的第三外围封盖膜，
其中，所述第一外围栅极结构位于所述第二外围栅极结构与所述第三外围栅极结构之间，并且
其中，所述外围层间绝缘膜的上表面比所述第二外围封盖膜的上表面和所述第三外围封盖膜的上表面更靠近所述衬底。
8.根据权利要求7所述的半导体存储器装置，其中，所述第一外围栅极导电膜与所述第二外围栅极导电膜之间的距离大于所述第一外围栅极导电膜与所述第三外围栅极导电膜之间的距离，并且
其中，所述第一外围栅极导电膜与所述第二外围栅极导电膜之间的所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度等于所述第一外围栅极导电膜与所述第三外围栅极导电膜之间的所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度。
9.根据权利要求7所述的半导体存储器装置，其中，所述第一外围栅极导电膜与所述第二外围栅极导电膜之间的距离大于所述第一外围栅极导电膜与所述第三外围栅极导电膜之间的距离，并且
其中，所述第一外围栅极导电膜与所述第二外围栅极导电膜之间的所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度小于所述第一外围栅极导电膜与所述第三外围栅极导电膜之间的所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度。
10.根据权利要求1所述的半导体存储器装置，还包括：
接触插塞，其位于所述第一外围栅极结构的相对侧上，所述接触插塞穿透所述插入层间绝缘膜和所述外围层间绝缘膜。
11.根据权利要求1所述的半导体存储器装置，其中，所述外围层间绝缘膜包括基于氧化物的绝缘材料，并且
其中，所述第一外围封盖膜和所述插入层间绝缘膜各自包括氮化硅。
12.一种半导体存储器装置，包括：
衬底，其包括单元区域和位于所述单元区域周围的外围区域；
位线结构，其位于所述单元区域上；
位于所述衬底的所述外围区域上并且彼此间隔开的第一外围栅极结构、第二外围栅极结构和第三外围栅极结构；以及
外围层间绝缘膜，其放置在所述衬底上的所述第一外围栅极结构至所述第三外围栅极结构周围，
其中，所述第一外围栅极结构至所述第三外围栅极结构中的每一个包括外围栅极导电膜、所述外围栅极导电膜上的外围封盖膜、以及所述外围栅极导电膜的侧壁和所述外围封盖膜的侧壁上的外围间隔件，
其中，所述第一外围栅极结构位于所述第二外围栅极结构与所述第三外围栅极结构之间，
其中，所述外围层间绝缘膜的上表面比所述第一外围栅极结构至所述第三外围栅极结构中的每一个的外围封盖膜的上表面更靠近所述衬底，
其中，所述第一外围栅极结构的外围栅极导电膜和所述第二外围栅极结构的外围栅极导电膜之间的第一距离与所述第一外围栅极结构的外围栅极导电膜和所述第三外围栅极结构的外围栅极导电膜之间的第二距离不同，并且
其中，所述第一外围栅极结构和所述第二外围栅极结构之间的所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度与所述第一外围栅极结构和所述第三外围栅极结构之间的所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度不同。
13.根据权利要求12所述的半导体存储器装置，其中，所述第一距离大于所述第二距离，并且
其中，所述第一外围栅极结构与所述第二外围栅极结构之间的所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度小于所述第一外围栅极结构与所述第三外围栅极结构之间的所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度。
14.根据权利要求12所述的半导体存储器装置，其中，所述位线结构包括：
单元导电线，其位于所述衬底上，并且电连接到所述衬底；以及
单元线封盖膜，其位于所述单元导电线上，并且
其中，所述第一外围栅极结构至所述第三外围栅极结构中的每一个的外围栅极导电膜的厚度等于所述单元导电线的厚度。
15.根据权利要求14所述的半导体存储器装置，还包括位于所述位线结构周围的单元层间绝缘膜，
其中，所述单元层间绝缘膜的上表面相对于所述衬底的上表面的高度小于所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度。
16.根据权利要求12所述的半导体存储器装置，其中，所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度小于所述第一外围栅极结构至所述第三外围栅极结构的外围间隔件的最上部相对于所述衬底的上表面的高度。
17.一种半导体存储器装置，包括：
衬底，其包括单元区域和位于所述单元区域周围的外围区域；
单元区域隔离膜，其限定所述衬底中的所述单元区域；
位线结构，其位于所述衬底的所述单元区域上，所述位线结构包括在第一方向上延伸的单元导电线和所述单元导电线上的单元线封盖膜；
单元栅电极，其位于所述衬底的所述单元区域中，并且与所述单元导电线相交；
阻挡导电结构，其包括在所述第一方向上与所述单元导电线分离的阻挡导电线和所述阻挡导电线上的阻挡封盖膜；
外围栅极结构，其位于所述衬底的所述外围区域上，所述外围栅极结构包括外围栅极导电膜和所述外围栅极导电膜上的外围封盖膜，其中，所述外围封盖膜的上表面比所述单元线封盖膜的上表面更靠近所述衬底；
外围层间绝缘膜，其位于所述外围栅极结构周围和所述衬底上；以及
单元层间绝缘膜，其在所述阻挡导电线与所述单元导电线之间位于所述单元区域隔离膜上，所述单元层间绝缘膜包括与所述外围层间绝缘膜的材料相同的材料，
其中，所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度小于所述外围封盖膜的上表面相对于所述衬底的上表面的高度。
18.根据权利要求17所述的半导体存储器装置，其中，所述单元层间绝缘膜的上表面比所述阻挡封盖膜的上表面更靠近所述衬底，并且
其中，所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度等于所述单元层间绝缘膜的上表面相对于所述衬底的上表面的高度。
19.根据权利要求17所述的半导体存储器装置，其中，所述单元层间绝缘膜的上表面比所述阻挡封盖膜的上表面更靠近所述衬底，并且
其中，所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度大于所述单元层间绝缘膜的上表面相对于所述衬底的上表面的高度。
20.根据权利要求17所述的半导体存储器装置，其中，所述外围栅极结构包括所述外围栅极导电膜的侧壁和所述外围封盖膜的侧壁上的外围间隔件，并且
其中，所述外围层间绝缘膜的上表面相对于所述衬底的上表面的高度小于所述外围间隔件的最上部相对于所述衬底的上表面的高度。
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