KR20220150569A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 실시예들은 캐패시터의 누설전류 특성을 개선할 수 있는 반도체 장치 및 그의 제조 방법을 제공한다. 본 실시예에 따른 반도체 장치는 기판 상의 하부전극; 상기 하부전극 상의 유전층; 및 상기 유전층 상에 도전성 탄소함유층을 포함하는 상부전극을 포함하되, 상기 도전성 탄소함유층 내의 탄소의 함량은 5 at％ 초과 10 at％ 이하일 수 있다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 상세하게는 도전성 탄소함유층을 포함하는 전극을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 이에 따라 전자 소자를 구성하는 패턴들이 미세화되어 가고 있다. 이에 수반하여 미세화된 크기를 가지는 캐패시터에서 비교적 작은 두께를 가지는 유전층을 형성하는 경우에도 캐패시터에서의 누설 전류를 감소시키고 원하는 전기적 특성을 유지할 수 있는 구조를 개발할 필요가 있다.
본 발명의 실시예들은 캐패시터의 누설전류 특성을 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치는 기판 상의 하부전극; 상기 하부전극 상의 유전층; 및 상기 유전층 상에 도전성 탄소함유층을 포함하는 상부전극을 포함하되, 상기 도전성 탄소함유층 내의 탄소의 함량은 5 at％ 초과 10 at％ 이하일 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 스토리지노드콘택구조물이 형성된 하부 구조물 상에 몰드구조물을 형성하는 단계; 상기 몰드구조물을 식각하여 상기 스토리지노드콘택구조물을 노출시키는 오프닝을 형성하는 단계; 상기 오프닝 내에 위치하는 하부전극을 형성하는 단계; 상기 몰드구조물을 제거하여 상기 하부전극의 외벽을 노출시키는 단계; 상기 하부전극 상에 유전층을 형성하는 단계; 및 상기 유전층 상에 도전성 탄소함유층을 포함하는 상부전극을 형성하는 단계를 포함하되, 상기 도전성 탄소함유층 내의 탄소의 함량은 5 at％ 초과 10 at％ 이하일 수 있다.
다른 실시예에 따른 반도체 장치는 기판 상의 유전층; 및 상기 유전층 상의 도전성 탄소함유층을 포함하는 금속전극 상기 도전성 탄소함유층 내의 탄소의 함량은 5 at％ 초과 10 at％ 이하일 수 있다.
본 기술은 캐패시터의 누설전류 특성을 개선하여 반도체 장치의 신뢰성을 개선하는 효과가 있다.
본 기술은 유전층과 상부전극 사이에 개재되는 계면층의 생략이 가능하여 공정 단순화에 효과가 있다.
본 기술은 유전층 상부에 낮은 결정성의 전극을 적용하여 유전층의 스트레스를 완화함에 따라 분극 효율을 극대화시킬 수 있다.
도 1은 본 실시예에 따른 캐패시터를 도시한 도면이다.
도 2는 도 1의 상부전극(103)을 형성하는 방법에 대해 구체적으로 설명하기 위한 플로차트(Flow chart)이다.
도 3a 및 도 3b는 다른 실시예에 따른 반도체 장치를 도시한 도면이다.
도 4a 내지 도 4i는 본 실시예에 따른 반도체 장치 제조 방법을 도시한 도면이다.
도 2는 도 1의 상부전극(103)을 형성하는 방법에 대해 구체적으로 설명하기 위한 플로차트(Flow chart)이다.
도 3a 및 도 3b는 다른 실시예에 따른 반도체 장치를 도시한 도면이다.
도 4a 내지 도 4i는 본 실시예에 따른 반도체 장치 제조 방법을 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 본 실시예에 따른 캐패시터를 도시한 도면이다.
도 1에 도시된 바와 같이, 캐패시터(100)는 하부전극(101), 유전층(102) 및 상부전극(103)을 포함할 수 있다.
하부전극(101)은 금속-베이스 물질(metal-base material)일 수 있다. 금속-베이스 물질은 금속함유물질을 지칭할 수 있다. 하부전극(101)은 금속, 금속질화물, 도전성 금속산화물 또는 이들의 조합을 포함할 수 있다. 하부전극(101)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 이리듐(Ir), 루테늄산화물(RuO2), 이리듐산화물(IrO2) 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 하부전극(101)은 실리콘-베이스 물질(silicon-base material)을 포함할 수 있다. 실리콘-베이스 물질은 실리콘함유물질을 지칭할 수 있다. 하부전극(101)은 실리콘 기판, 실리콘층, 실리콘저마늄층 또는 이들의 조합을 포함할 수 있다. 하부전극(101)은 금속함유물질과 실리콘함유물질의 스택을 포함할 수 있다.
유전층(102)은 싱글 레이어드(single layered) 구조, 다층 레이어드(multi-layered) 구조, 라미네이트(laminated) 구조를 포함할 수 있다. 유전층(102)은 도핑(doping) 구조 또는 상호믹싱(intermixing) 구조일 수 있다. 유전층(102)은 고유전율 물질(High-k material)을 포함할 수 있다. 유전층(102)은 실리콘산화물(SiO2)보다 유전율이 높을 수 있다. 실리콘산화물은 약 3.9의 유전율을 가질 수 있고, 유전층(102)은 4 이상의 유전율을 갖는 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(102)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 유전층(102)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(102)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 또는 ZAZ(ZrO2/Al2O3/ZrO2)를 포함할 수 있다. ZA는 지르코늄산화물 상에 알루미늄산화물이 적층된 구조일 수 있다. ZAZ는 지르코늄산화물, 알루미늄산화물 및 지르코늄산화물이 순차적으로 적층된 구조일 수 있다. ZrO2, ZA 및 ZAZ는 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(102)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(102)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 또는 HAH(HfO2/Al2O3/HfO2)를 포함할 수 있다. HA는 하프늄산화물 상에 알루미늄산화물이 적층된 구조일 수 있다. HAH는 하프늄산화물, 알루미늄산화물 및 하프늄산화물이 순차적으로 적층된 구조일 수 있다. HfO2, HA 및 HAH는 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다.
ZA, ZAZ, HA 및 HAH에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(102)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질의 스택을 포함할 수 있다. 유전층(102)은 알루미늄산화물 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(102)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 극히 얇을 수 있다. 고밴드갭물질은 고유전율물질보다 얇을 수 있다.
다른 실시예에서, 유전층(102)은 고유전율물질과 고밴드갭물질이 번갈아 적층된 라미네이트 구조를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), HAHA(HfO2/Al2O3/HfO2/Al2O3) 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)를 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 극히 얇을 수 있다.
상부전극(103)은 도전성 탄소함유층을 포함할 수 있다. 도전성 탄소함유층 내의 탄소의 함량은 5 at％초과 10 at％ 이하일 수 있다. 이는, 막 내에 탄소의 함량이 10at％를 초과하면, 카본 흄(carbon fume)에 의해 막질에 문제가 발생할 수 있기 때문이다.
상부전극(103)은 탄소 및 산소-도프드(carbon-doped and oxygen-doped) 금속질화물을 포함할 수 있다. 상부전극(103)은 탄소 및 산소-도프드 티타늄질화물을 포함할 수 있다. 상부전극(103)은 TiCON을 포함할 수 있다.
상부전극(103)은 탄소 및 산소가 미함유된 티타늄질화물과 비교하여 높은 일함수 특성 및 낮은 결정성을 가질 수 있다. 탄소의 일함수는 4.8eV로, 탄소 및 산소가 미함유된 티타늄질화물(TiN)의 일함수인 4.5eV보다 높다. 본 실시예에서는 상부전극(103)은 도전성 탄소함유층, 예를 들어, 탄소 및 산소-도프드 티타늄질화물을 형성하므로써, 탄소가 미함유된 티타늄질화물(TiN)보다 높은 일함수 특성을 가질 수 있다. 상부전극(103)은 막 내에 탄소가 CH의 형태로 존재할 수 있다.
다른 실시예에서, 상부전극(103)은 두께에 따라 막 내 탄소의 함량이 상이할 수 있다. 예를 들어, 상부전극(103)은 유전층(102)과 인접한 부분에서 탄소의 함량이 낮고, 유전층(102)에서 멀어질수록 탄소의 함량이 높아질 수 있다. 또 다른 예로, 상부전극(103)은 유전층(102)과 인접한 부분에서 탄소의 함량이 높고, 유전층(102)에서 멀어질수록 탄소의 함량이 낮아질 수도 있다.
다른 실시예에서, 상부전극(103)은 두께에 따라 막 내 산소의 함량이 상이할 수 있다. 또 다른 실시예에서, 상부전극(103)은 막 내 탄소 및 산소의 각 함량이 두께에 따라 상이할 수 있다.
상부전극(103)은 원자층증착(Atomic Layer Deposition) 공정으로 형성될 수 있다. 원자층증착 공정은 유전층(102)의 환원 특성을 완화시키는 조건에서 진행될 수 있다. 원자층증착 공정은 유전층(102)의 환원을 야기하는 염소(Cl) 및 NH3를 포함하지 않는 분위기에서, 150도∼350도의 저온으로 진행될 수 있다.
위와 같이, 상부전극(103)은 높은 일함수 특성으로 인해, 유전층(102)과의 계면에서 일함수 편차를 통한 쇼트키 배리어(schottky barrier)를 생성시켜 캐패시터의 누설전류 특성을 개선할 수 있다.
또한, 상부전극(103)은 유전층(102)의 환원 특성을 완화시키는 조건으로 진행하여, 유전층(102)의 환원 억제를 위한 계면층(interface layer)의 생략이 가능하므로, 공정의 단순화가 가능하다.
또한, 상부전극(103)은 낮은 결정성으로 인해 유전층의 스트레스(stress)를 완화시켜서, 분극(polarization) 효율을 극대화시킬 수 있다.
도 2는 도 1의 상부전극(103)을 형성하는 방법에 대해 구체적으로 설명하기 위한 플로차트(Flow chart)이다. 도 2에 기재된 유전층 및 상부전극은 도 1에 도시된 유전층(102) 및 상부전극(103)을 가리킬 수 있다.
도 2의 P101에서, 반응 공간 내에서 유전층 상에 금속을 포함하는 전구체를 공급하여 금속 전구체층을 형성한다. 예를 들어, 금속은 티타늄을 포함할 수 있으나, 이에 한정되는 것은 아니다. 본 실시예의 금속 전구체는 염소(Cl) 및 NH3를 포함하지 않을 수 있다. 금속 전구체는 예를 들어, TDMAT(Tetrakis(dimethylamino) titanium)를 포함할 수 있으나, 이에 한정되는 것은 아니다. 전구체를 공급하는 시간은 예를 들어, 1초∼10초를 포함할 수 있다.
도 2의 P102에서, 유전층 상에 퍼지 가스를 공급하여 유전층 상의 불필요한 부산물들을 제거할 수 있다. 퍼지 가스를 공급하는 시간은 예를 들어, 1초∼10초를 포함할 수 있다.
도 2의 P103에서, 유전층 상에 제1반응가스를 주입하여 탄소-도프드 금속질화물을 형성할 수 있다. 반응가스는 N2 리모트 플라즈마(N2 remote plasma)를 포함할 수 있다. 반응가스의 주입시간은 막 내에 필요한 탄소량에 따라 조절될 수 있으며, 30초 이내에서 조절될 수 있다. 본 실시예에서, 탄소-도프드 금속질화물의 막 내 탄소의 함량은 5at％ 초과 10at％ 이하로 조절될 수 있다.
도 2의 P104에서, 유전층 상에 퍼지 가스를 공급하여 유전층 상의 불필요한 부산물들을 제거할 수 있다. 퍼지 가스를 공급하는 시간은 예를 들어, 1초∼10초를 포함할 수 있다.
도 2의 P105에서, 유전층 상에 제2반응가스를 주입하여 탄소 및 산소-도프드 금속질화물을 형성할 수 있다. 반응가스는 O2 또는 O3를 포함할 수 있다. 반응가스의 주입시간은 5초 이내에서 조절될 수 있다.
도 2의 P106에서, 유전층 상에 퍼지 가스를 공급하여 유전층(102, 도 1 참조) 상의 불필요한 부산물들을 제거할 수 있다. 퍼지 가스를 공급하는 시간은 예를 들어, 1초∼10초를 포함할 수 있다.
도 2의 P107과 같이, 공정 P101 내지 공정 P106의 단위 사이클을 필요한 두께의 탄소 및 산소-도프드 금속질화물이 형성될 때까지 복수 회 반복할 수 있다.
도 2에 예시한 방법에 따라 원자층증착 공정을 이용하여 상부전극을 형성하는데 있어서, 상부전극의 두께를 제어하기 위하여 원자층증착 공정의 사이클 횟수를 조절할 수 있다. 특히, 본 실시예에서는 원자층증착 공정을 이용하여 상부전극을 형성할 때, 증착온도, 막 내에 탄소의 함량 및 산소의 함량을 조절할 수 있다. 원자층증착 공정은 금속질화물의 낮은 결정성 및 유전층의 환원 특성 완화를 위해 350도 이하의 저온에서 진행될 수 있다. 예를 들어, 원자층증착 공정의 증착온도는 150도∼350도 사이로 조절될 수 있다.
다른 실시예에서, 상술한 본 실시예의 탄소 및 산소-도프드 금속질화물은 고유전절연층을 적용하는 게이트패턴의 금속게이트 전극에 적용될 수 있다.
다른 실시예에서, 상술한 본 실시예의 탄소 및 산소-도프드 금속질화물은 ONO(oxide-nitride-oxide)의 터널절연층을 적용하는 플래시 메모리(Flash memory)의 상부전극 즉, 컨트롤게이트(control gate)로도 적용될 수 있다.
다른 실시예에서, 상술한 본 실시예의 탄소 및 산소-도프드 금속질화물은 티타늄질화물(TiN)을 배리어층으로 적용하는 모든 공정, 예를 들어 금속배선의 배리어층에 대체하여 적용될 수도 있다.
상술한 본 실시예의 탄소 및 산소-도프드 금속질화물은 낮은 환원특성, 낮은 증착온도, 낮은 스트레스를 요구하는 전극 공정에 적용할 수 있다.
도 3a 및 도 3b는 다른 실시예에 따른 반도체 장치를 도시한 도면이다. 도 3a의 하부전극(310)은 필라 형상일 수 있고, 도 3b의 하부전극(310)은 실린더 형상일 수 있다.
도 3a 및 도 3b를 참조하면, 반도체 장치(200)는 하부 구조물(201)을 포함할 수 있다. 하부 구조물(201)은 기판(202) 및 기판(202) 상의 절연층(203)을 포함하는 스택 구조일 수 있다. 하부 구조물(201)은 복수의 스토리지노드콘택구조물을 포함할 수 있다. 스토리지노드콘택구조물은 절연층(203)을 관통하여 기판(202)에 접속될 수 있다. 스토리지노드콘택구조물은 하부 플러그(204) 및 상부 플러그(205)의 스택일 수 있다. 하부 플러그(204)는 실리콘플러그를 포함할 수 있고, 상부 플러그(205)는 금속플러그를 포함할 수 있다. 도시하지 않았으나, 하부 구조물(201)에는 매립워드라인들 및 비트라인들이 더 형성될 수 있다. 매립워드라인들은 기판(202) 내에 형성될 수 있고, 비트라인들은 스토리지노드콘택구조물 사이에 형성될 수 있다.
반도체 장치(200)는 캐패시터구조물(300)을 더 포함할 수 있다. 캐패시터구조물(300)은 상부 구조물이라고 지칭될 수 있다. 캐패시터구조물(300)은 하부 구조물(201) 상에 형성될 수 있다. 캐패시터구조물(300)은 하부전극(310), 유전층(320) 및 상부전극(330)을 포함할 수 있다.
도 3a의 하부전극(310)은 필라 형상(Pillar-shape)일 수 있다. 하부전극(310)은 실린더형 전극(cylinder type electrode, 301)과 필라형 전극(pillar type electrode, 302)을 포함할 수 있다. 필라형 전극(302)은 실린더형 전극(301)의 내부에 형성될 수 있다. 실린더형 전극(301)과 필라형 전극(302)은 동일 물질이거나 서로 다른 물질일 수 있다. 실린더형 전극(301)과 필라형 전극(302)은 모두 금속-베이스 물질(metal-base material)일 수 있다. 금속-베이스 물질은 금속함유물질을 지칭할 수 있다. 다른 실시예에서, 실린더형 전극(301)은 금속-베이스 물질일 수 있고, 필라형 전극(302)은 실리콘-베이스 물질(silicon-base material)일 수 있다. 실리콘-베이스물질은 실리콘함유물질을 지칭할 수 있다. 예를 들어, 실린더형 전극(301)과 필라형 전극(302)은 모두 티타늄질화물(TiN)일 수 있다. 실린더형 전극(301)은 티타늄질화물(TiN)일 수 있고, 필라형 전극(302)은 도프드 폴리실리콘(Doped polisilicon)일 수 있다. 도프드 폴리실리콘은 도전성 불순물이 도핑된 폴리실리콘을 지칭할 수 있다. 도 3b의 하부전극(310)은 실린더 형상(cylinder-shape)일 수 있다.
복수의 하부전극(310)의 외벽은 제1서포터(311) 및 제2서포터(312)에 의해 지지될 수 있다. 제1서포터(311) 및 제2서포터(312)는 멀티레벨 서포터(multi-level supporter)라고 지칭될 수 있다. 다른 실시예에서, 멀티레벨 서포터는 적어도 3층 이상일 수 있다. 제1서포터(311) 및 제2서포터(312)는 실리콘질화물(Si3N4), 실리콘탄소질화물(SiCN)을 포함할 수 있다.
유전층(320)은 싱글 레이어드(single layered) 구조, 다층 레이어드(multi-layered) 구조, 라미네이트(laminated) 구조를 포함할 수 있다. 유전층(320)은 도핑(doping) 구조 또는 상호믹싱(intermixing) 구조일 수 있다. 유전층(320)은 고유전율 물질(High-k material)을 포함할 수 있다. 유전층(320)은 실리콘산화물(SiO2)보다 유전율이 높을 수 있다. 실리콘산화물은 약 3.9의 유전율을 가질 수 있고, 유전층(320)은 4 이상의 유전율을 갖는 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(320)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 유전층(320)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(320)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 또는 ZAZ(ZrO2/Al2O3/ZrO2)를 포함할 수 있다. ZA는 지르코늄산화물 상에 알루미늄산화물이 적층된 구조일 수 있다. ZAZ는 지르코늄산화물, 알루미늄산화물 및 지르코늄산화물이 순차적으로 적층된 구조일 수 있다. ZrO2, ZA 및 ZAZ는 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(320)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(320)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 또는 HAH(HfO2/Al2O3/HfO2)를 포함할 수 있다. HA는 하프늄산화물 상에 알루미늄산화물이 적층된 구조일 수 있다. HAH는 하프늄산화물, 알루미늄산화물 및 하프늄산화물이 순차적으로 적층된 구조일 수 있다. HfO2, HA 및 HAH는 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다.
ZA, ZAZ, HA 및 HAH에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(320)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질의 스택을 포함할 수 있다. 유전층(320)은 알루미늄산화물 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(320)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 극히 얇을 수 있다. 고밴드갭물질은 고유전율물질보다 얇을 수 있다.
다른 실시예에서, 유전층(320)은 고유전율물질과 고밴드갭물질이 번갈아 적층된 라미네이트 구조를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), HAHA(HfO2/Al2O3/HfO2/Al2O3) 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)를 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 극히 얇을 수 있다.
상부전극(330)은 싱글레이어드(single-layered) 또는 다층 레이어드(Multi-layered)일 수 있다. 상부전극(330)은 도전성 탄소함유층을 포함할 수 있다. 본 실시예의 상부전극(330)은 제1상부전극(331) 및 제2상부전극(332)의 적층구조를 포함할 수 있다. 제1상부전극(331)은 유전층(320) 상에 컨포멀하게 형성될 수 있다. 제2상부전극(332)은 캐패시터구조물(300) 사이를 채우도록 형성될 수 있다.
제1상부전극(331)은 유전층(320)의 환원 특성을 완화시키는 조건에서, 티타늄질화물(TiN)보다 낮은 결정성을 갖고, 동시에 티타늄질화물(TiN)보다 높은 일함수 특성을 갖는 물질을 포함할 수 있다. 제1상부전극(331)은 도 2의 플로차트에 도시된 원자층증착 공정에 의해 형성될 수 있다. 즉, 원자층증착 공정은 유전층(320)의 환원을 야기하는 염소(Cl) 및 NH3를 포함하지 않는 분위기에서, 150도∼350도의 저온으로 진행될 수 있다.
제1상부전극(331)은 도전성 탄소함유층을 포함할 수 있다. 도전성 탄소함유층 내의 탄소의 함량은 5 at％초과 10 at％ 이하일 수 있다. 이는, 막 내에 탄소의 함량이 10at％를 초과하면, 카본 흄(carbon fume)에 의해 막질에 문제가 발생할 수 있기 때문이다.
제1상부전극(331)은 탄소 및 산소-도프드(carbon-doped and oxygen-doped) 금속질화물을 포함할 수 있다. 제1상부전극(331)은 탄소 및 산소-도프드 티타늄질화물을 포함할 수 있다. 제1상부전극(331)은 TiCON을 포함할 수 있다.
제1상부전극(331)은 탄소 및 산소가 미함유된 티타늄질화물과 비교하여 높은 일함수 특성 및 낮은 결정성을 가질 수 있다. 탄소의 일함수는 4.8eV로, 탄소 및 산소가 미함유된 티타늄질화물(TiN)의 일함수인 4.5eV보다 높다. 본 실시예에서는 제1상부전극(331)은 도전성 탄소함유층, 예를 들어, 탄소 및 산소-도프드 티타늄질화물을 형성하므로써, 탄소가 미함유된 티타늄질화물보다 높은 일함수 특성을 가질 수 있다. 제1상부전극(331)은 막 내에 탄소가 CH의 형태로 존재할 수 있다.
다른 실시예에서, 제1상부전극(331)은 두께에 따라 막 내 탄소의 함량이 상이할 수 있다. 예를 들어, 제1상부전극(331)은 유전층(320)과 인접한 부분에서 탄소의 함량이 낮고, 유전층(320)에서 멀어질수록 탄소의 함량이 높아질 수 있다. 또 다른 예로, 제1상부전극(331)은 유전층(320)과 인접한 부분에서 탄소의 함량이 높고, 유전층(320)에서 멀어질수록 탄소의 함량이 낮아질 수도 있다.
다른 실시예에서, 제1상부전극(331)은 두께에 따라 막 내 산소의 함량이 상이할 수 있다. 또 다른 실시예에서, 제1상부전극(331)은 막 내 탄소 및 산소의 각 함량이 두께에 따라 상이할 수 있다.
제2상부전극(332)은 실리콘함유물질, 저마늄함유물질, 금속함유물질 또는 이들의 조합을 포함할 수 있다. 제2상부전극(332)은 금속(Metal), 금속질화물(Metal Nitride), 금속탄화물(Metal carbide), 도전성 금속산화물 또는 이들의 조합을 포함할 수 있다. 제2상부전극(332)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄탄소질화물(TiCN), 탄탈륨탄소질화물(TaCN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 이리듐(Ir), 루테늄산화물(RuO2), 이리듐산화물(IrO2) 또는 이들의 조합을 포함할 수 있다. 제2상부전극(332)은 실리콘층(Si layer), 저마늄층(Ge layer), 실리콘저마늄층(SiGe layer) 또는 이들의 조합을 포함할 수 있다. 제2상부전극(332)은 실리콘층 상에 실리콘저마늄층을 적층(Si/SiGe)하여 형성할 수 있다. 제2상부전극(332)은 저마늄층 상에 실리콘저마늄층을 적층(Ge/SiGe)하여 형성할 수 있다. 제2상부전극(332)은 실리콘함유물질과 금속함유물질의 스택을 포함할 수 있다. 제2상부전극(332)은 실리콘저마늄층과 텅스텐질화물을 적층(SiGe/WN)하여 형성할 수 있다.
본 실시예에서, 제2상부전극(332)은 갭필물질 및 저저항물질을 포함할 수 있다. 갭필물질은 실리콘저마늄(SiGe)을 포함할 수 있고, 저저항물질은 텅스텐(W)을 포함할 수 있다. 갭필물질은 하부전극(310) 사이의 좁은 갭을 보이드없이 채울 수 있다. 저저항물질은 상부전극(330)의 저항을 낮출 수 있다.
도 4a 내지 도 4i는 본 실시예에 따른 반도체 장치 제조 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 하부 구조물(11L)이 형성될 수 있다. 하부 구조물(11L)은 반도체 기판, 반도체 소자들, 및 층간 절연층들을 포함할 수 있다. 하부 구조물(11L)은 메모리셀들이 배치되는 영역을 포함할 수 있다. 하부 구조물(11L)은 도 3의 하부 구조물(201)에 대응될 수 있다. 하부 구조물(11L)은 기판(11), 기판(11) 상의 스토리지노드콘택플러그를 포함할 수 있다. 스토리지노드콘택플러그는 하부 플러그(L1) 및 상부 플러그(L2)의 적층일 수 있다. 스토리지노드콘택플러그는 층간절연층(L3)을 관통하여 기판(11)에 접속딜 수 있다.
하부 구조물(11L) 상에, 몰드 구조물(M10)이 형성될 수 있다. 몰드 구조물(M10)은 하부 구조물(11L) 상에 차례로 적층된 제1몰드층(12), 제1서포터층(13), 제2몰드층(14), 제2서포터층(15)을 포함할 수 있다. 제1몰드층(12) 및 제2몰드층(14)은 예를 들어, 실리콘산화물(SiO2)일 수 있다. 제1몰드층(12) 및 제2몰드층(14)은 화학기상증착(CVD) 또는 물리기상증착(PVD)과 같은 증착 공정을 이용하여 형성할 수 있다.
제1 및 제2서포터층(13, 15)은 제1몰드층(12) 및 제2몰드층(14)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 제1서포터층(13) 및 제2서포터층(15)은 실리콘질화물 또는 실리콘탄소질화물(SiCN)을 포함할 수 있다. 제2서포터층(15)은 제1서포터층(13)보다 더 두껍게 형성될 수 있다. 제1서포터층(13) 및 제2서포터층(15)은 제1몰드층(12) 및 제2몰드층(14)보다 얇게 형성될 수 있다.
도 4b에 도시된 바와 같이, 복수의 오프닝(16)이 형성될 수 있다. 오프닝(16)은 마스크층(도시 생략)을 이용한 몰드 구조물(M10)의 식각에 의해 형성될 수 있다. 오프닝(16)을 형성하기 위해, 마스크층을 식각장벽으로 하여 제1서포터층(15), 제2몰드층(14), 제1서포터층(13) 및 제1몰드층(12)을 순차적으로 식각할 수 있다. 오프닝(16)을 형성하기 위해, 건식식각, 습식식각 또는 이들의 조합을 이용할 수 있다. 오프닝(16)은 하부전극(또는 스토리지노드)이 형성될 홀이라고 지칭될 수 있다. 오프닝(16)은 고종횡비(high aspect ration)를 가질 수 있다. 오프닝(16)은 적어도 1:1 이상의 종횡비를 가질 수 있다. 예를 들어, 오프닝(16)은 1:10 이상의 고종횡비를 가질 수 있다. 종횡비는 폭(width) 대 높이(height)의 비율을 지칭할 수 있다.
위와 같은 일련의 식각 공정에 의해, 복수의 오프닝(16)을 포함하는 몰드구조물(M10)이 형성될 수 있다.
도 4c에 도시된 바와 같이, 오프닝(16) 내에 제1도전물질(17')이 형성될 수 있다. 제1도전물질(17')은 오프닝(16)이 형성된 몰드구조물(M10) 상에 컨포멀하게 형성될 수 있다. 제1도전물질(17') 상에 제2도전물질(18')이 형성될 수 있다. 제2도전물질(18')은 오프닝(16) 내부를 채울 수 있다.
제1도전물질(17')과 제2도전물질(18')은 폴리실리콘, 금속, 금속질화물, 도전성 금속질화물, 금속실리사이드, 귀금속 또는 이들의 조합을 포함할 수 있다. 제1도전물질(17')과 제2도전물질(18')은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 텅스텐(W) 또는 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 플래티늄(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제1도전물질(17')과 제2도전물질(18')은 모두 티타늄질화물(TiN)을 포함할 수 있다. 제1도전물질(17')과 제2도전물질(18')은 원자층증착(ALD)에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
다른 실시예에서, 제1도전물질(17')과 제2도전물질(18')은 티타늄질화물과 텅스텐의 적층구조를 포함할 수도 있다. 다른 실시예에서, 제1도전물질(17')과 제2도전물질(18')은 티타늄질화물과 폴리실리콘의 적층구조를 포함할 수도 있다.
다른 실시예에서, 제1도전물질(17')과 제2도전물질(18')은 동일 물질로서, 하나의 층으로 형성될 수도 있다. 즉, 제1도전물질(17') 및 제2도전물질(18') 중 어느 하나의 도전물질로 오프닝(16)을 채울 수 있다.
도 4c에 도시된 바와 같이, 하부전극(BE)이 형성될 수 있다. 하부전극(BE)을 형성하기 위해 하부전극 분리 공정이 수행될 수 있다. 하부전극 분리 공정은 에치백 공정 또는/및 CMP 공정을 포함할 수 있다. 하부전극 분리 공정에 의해, 제2서포터층(15) 상에서 제1도전물질(17') 및 제2도전물질(18')이 제거될 수 있다.
하부전극(BE)은 실리더형 전극(17) 및 필라형 전극(18)을 포함할 수 있다. 실린더형 전극(18)은 제1도전물질(17')의 식각에 의해 형성될 수 있고, 필라형 전극(18)은 제2도전물질(18')의 식각에 의해 형성될 수 있다.
도 4d에 도시된 바와 같이, 제2서포터(15)가 형성될 수 있다. 제2서포터(15)를 형성하기 위해, 서포터마스크층(SM)을 이용하여 제2서포터층(15)의 일부를 식각할 수 있다. 제2서포터층(15)의 식각에 의해 서포터오프닝(S1) 및 제2서포터(15)가 형성될 수 있다.
제2서포터(15)는 하부전극(BE)의 상부 측벽에 접촉할 수 있다. 제2서포터(15)에 의해 제2몰드층(14)의 일부 표면들이 노출될 수 있다. 제2서포터(15)는 하부전극(BE)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 제2서포터(15)는 제2몰드층(14)을 제거하는 후속 공정에서 종횡비가 큰 하부전극(BE)이 쓰러지는 것을 방지할 수 있다.
도 4e에 도시된 바와 같이, 제2몰드층(14)이 제거될 수 있다. 예를 들어, 제2몰드층(14)은 습식딥아웃 공정에 의해 제거될 수 있다. 제2몰드층(14)을 제거하기 위한 습식케미컬은 서포터오프닝(S1)을 통해 공급될 수 있다. 습식케미컬은 HF, NH4F/NH4OH, H2O2, HCl, HNO3, H2SO4 등의 케미컬을 하나 또는 그 이상 사용할 수 있다.
예를 들어, 제2몰드층(14)이 실리콘산화물로 형성된 경우, 제2몰드층(14)은 불산을 포함하는 케미컬을 이용한 습식 딥아웃 공정에 의해 제거될 수 있다. 제2몰드층(14)을 제거할 , 제2몰드층(14)에 대해 식각 선택성을 갖는 제2서포터(15)는 제거되지 않고 잔류할 수 있다. 이에 따라, 인접하는 하부전극(BE)이 제2서포터(15)에 의해 지지되므로, 하부전극(BE)의 쓰러짐이 방지될 수 있다.
도 4f에 도시된 바와 같이, 제1서포터(13)가 형성될 수 있다. 서포터마스크층(SM)을 이용하여 제1서포터층(13)의 일부를 식각할 수 있다. 제1서포터층(13)의 식각에 의해 제1서포터(13)가 형성될 수 있다.
제1서포터(13)를 형성한 후에, 제1몰드층(12)을 제거할 수 있다. 예를 들어, 제1몰드층(12)은 습식딥아웃 공정에 의해 제거될 수 있다. 제1몰드층(12)을 제거하기 위한 습식케미컬은 서포터오프닝(S1)을 통해 공급될 수 있다. 습식케미컬은 HF, NH4F/NH4OH, H2O2, HCl, HNO3, H2SO4 등의 케미컬을 하나 또는 그 이상 사용할 수 있다.
예를 들어, 제1몰드층(12)이 실리콘산화물로 형성된 경우, 제1몰드층(12)은 습식딥아웃 공정에 의해 제거될 수 있다. 제1몰드층(12)을 제거할 때, 제1몰드층(12)에 대해 식각 선택성을 갖는 제2서포터(15) 및 제1서포터(13)에 의해 지지되므로, 하부전극(BE)의 쓰러짐이 방지될 수 있다.
제2몰드층(14) 및 제1몰드층(12)이 제거됨에 따라, 제1 및 제2서포터(13, 15)와 접촉하는 부분을 제외한 하부전극(BE)의 외벽이 노출될 수 있다. 하부전극(BE)의 상부는 제2서포터(15)에 의해 지지될 수 있다. 하부전극(BE)의 중간부는 제1서포터(13)에 의해 지지될 수 있다.
후속하여, 서포터마스크층(SM)이 제거될 수 있다.
도 4g에 도시된 바와 같이, 유전층(19)이 형성될 수 있다. 유전층(19)은 하부전극(BE) 및 제1, 2서포터(13, 15) 상에 형성될 수 있다. 유전층(19)의 일부는 하부구조물(11L)을 커버링할 수 있다. 유전층(19)은 실리콘산화물보다 유전율이 높은 고유전율 물질을 포함할 수 있다. 고유전율 물질(High-k material)은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(19)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 유전층(19)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(19)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 또는 ZAZ(ZrO2/Al2O3/ZrO2)를 포함할 수 있다. ZA는 지르코늄산화물 상에 알루미늄산화물이 적층된 구조일 수 있다. ZAZ는 지르코늄산화물, 알루미늄산화물 및 지르코늄산화물이 순차적으로 적층된 구조일 수 있다. ZrO2, ZA 및 ZAZ는 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(19)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(19)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 또는 HAH(HfO2/Al2O3/HfO2)를 포함할 수 있다. HA는 하프늄산화물 상에 알루미늄산화물이 적층된 구조일 수 있다. HAH는 하프늄산화물, 알루미늄산화물 및 하프늄산화물이 순차적으로 적층된 구조일 수 있다. HfO2, HA 및 HAH는 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다.
ZA, ZAZ, HA 및 HAH에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(102)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질의 스택을 포함할 수 있다. 유전층(19)은 알루미늄산화물 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(19)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 극히 얇을 수 있다. 고밴드갭물질은 고유전율물질보다 얇을 수 있다.
다른 실시예에서, 유전층(19)은 고유전율물질과 고밴드갭물질이 번갈아 적층된 라미네이트 구조를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), HAHA(HfO2/Al2O3/HfO2/Al2O3) 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)를 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 극히 얇을 수 있다.
도 4h에 도시된 바와 같이, 유전층(19) 상에 상부전극(SE)이 형성될 수 있다. 상부전극(SE)은 제1상부전극(20) 및 제2상부전극(21)의 적층구조를 포함할 수 있다. 제1상부전극(20)은 유전층(19) 상에 컨포멀하게 형성될 수 있다. 제2상부전극(21)은 이웃하는 하부전극(BE) 사이를 채울 수 있다.
제1상부전극(20)은 유전층(19)의 환원 특성을 완화시키는 조건에서, 티타늄질화물(TiN)보다 낮은 결정성을 갖고, 동시에 티타늄질화물(TiN)보다 높은 일함수 특성을 갖는 물질을 포함할 수 있다. 제1상부전극(20)은 도 2의 플로차트에 도시된 원자층증착 공정에 의해 형성될 수 있다. 즉, 원자층증착 공정은 유전층(19)의 환원을 야기하는 염소(Cl) 및 NH3를 포함하지 않는 분위기에서, 150도∼350도의 저온으로 진행될 수 있다.
제1상부전극(20)은 도전성 탄소함유층을 포함할 수 있다. 도전성 탄소함유층 내의 탄소의 함량은 5 at％초과 10 at％ 이하일 수 있다. 이는, 막 내에 탄소의 함량이 10at％를 초과하면, 카본 흄(carbon fume)에 의해 막질에 문제가 발생할 수 있기 때문이다.
제1상부전극(20)은 탄소 및 산소-도프드(carbon-doped and oxygen-doped) 금속질화물을 포함할 수 있다.제1상부전극(20)은 탄소 및 산소-도프드 티타늄질화물을 포함할 수 있다. 제1상부전극(20)은 TiCON을 포함할 수 있다.
제1상부전극(20)은 탄소 및 산소가 미함유된 티타늄질화물과 비교하여 높은 일함수 특성 및 낮은 결정성을 가질 수 있다. 탄소의 일함수는 4.8eV로, 탄소 및 산소가 미함유된 티타늄질화물(TiN)의 일함수인 4.5eV보다 높다. 본 실시예에서는 제1상부전극(20)은 도전성 탄소함유층, 예를 들어, 탄소 및 산소-도프드 티타늄질화물을 형성하므로써, 탄소가 미함유된 티타늄질화물보다 높은 일함수 특성을 가질 수 있다. 제1상부전극(20)은 막 내에 탄소가 CH의 형태로 존재할 수 있다.
다른 실시예에서, 제1상부전극(20)은 두께에 따라 막 내 탄소의 함량이 상이할 수 있다. 예를 들어, 제1상부전극(20)은 유전층(19)과 인접한 부분에서 탄소의 함량이 낮고, 유전층(19)에서 멀어질수록 탄소의 함량이 높아질 수 있다. 또 다른 예로, 제1상부전극(20)은 유전층(19)과 인접한 부분에서 탄소의 함량이 높고, 유전층(19)에서 멀어질수록 탄소의 함량이 낮아질 수도 있다.
다른 실시예에서, 제1상부전극(20)은 두께에 따라 막 내 산소의 함량이 상이할 수 있다. 또 다른 실시예에서, 제1상부전극(20)은 막 내 탄소 및 산소의 각 함량이 두께에 따라 상이할 수 있다.
제1상부전극(20)은 원자층증착(Atomic Layer Deposition) 공정으로 형성될 수 있다. 원자층증착 공정은 유전층(19)의 환원 특성을 완화시키는 조건에서 진행될 수 있다. 원자층증착 공정은 유전층(19)의 환원을 야기하는 염소(Cl) 및 NH3를 포함하지 않는 분위기에서, 150도∼350도의 저온으로 진행될 수 있다. 제1상부전극(20)은 도 2의 플로차트에 도시된 원자층증착 공정에 의해 형성될 수 있다.
제2상부전극(21)은 실리콘함유물질, 저마늄함유물질, 금속함유물질 또는 이들의 조합을 포함할 수 있다. 제2상부전극(21)은 금속(Metal), 금속질화물(Metal Nitride), 금속탄화물(Metal carbide), 도전성 금속산화물 또는 이들의 조합을 포함할 수 있다. 제2상부전극(21)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄탄소질화물(TiCN), 탄탈륨탄소질화물(TaCN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 이리듐(Ir), 루테늄산화물(RuO2), 이리듐산화물(IrO2) 또는 이들의 조합을 포함할 수 있다. 제2상부전극(21)은 실리콘층(Si layer), 저마늄층(Ge layer), 실리콘저마늄층(SiGe layer) 또는 이들의 조합을 포함할 수 있다. 제2상부전극(21)은 실리콘층 상에 실리콘저마늄층을 적층(Si/SiGe)하여 형성할 수 있다. 제2상부전극(21)은 저마늄층 상에 실리콘저마늄층을 적층(Ge/SiGe)하여 형성할 수 있다. 제2상부전극(21)은 실리콘함유물질과 금속함유물질의 스택을 포함할 수 있다. 제2상부전극(21)은 실리콘저마늄층과 텅스텐질화물을 적층(SiGe/WN)하여 형성할 수 있다. 실리콘저마늄은 보론이 도핑될 수 있다. 예를 들어, 금속함유물질은 텅스텐질화물과 텅스텐이 적층된 WN/W일 수 있다.
본 실시예에서, 제2상부전극(21)은 갭필물질 및 저저항물질을 포함할 수 있다. 갭필물질은 실리콘저마늄(SiGe)을 포함할 수 있고, 저저항물질은 텅스텐(W)을 포함할 수 있다. 갭필물질은 하부전극(BE) 사이의 좁은 갭을 보이드없이 채울 수 있다. 저저항물질은 상부전극(SE)의 저항을 낮출 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
201 : 하부구조물
300 : 캐패시터구조물
310 : 하부전극 311 : 제1서포터
312 : 제2서포터 320 : 유전층
330 : 상부전극
310 : 하부전극 311 : 제1서포터
312 : 제2서포터 320 : 유전층
330 : 상부전극
Claims (31)
- 기판 상의 하부전극;
상기 하부전극 상의 유전층; 및
상기 유전층 상에 도전성 탄소함유층을 포함하는 상부전극을 포함하되,
상기 도전성 탄소함유층 내의 탄소의 함량은 5 at％ 초과 10 at％ 이하인
캐패시터.
- 제1항에 있어서,
상기 도전성 탄소함유층은 탄소 및 산소-도프드(carbon-doped and oxygen-doped) 금속질화물을 포함하는 캐패시터.
- 제1항에 있어서,
상기 도전성 탄소함유층은 탄소 및 산소-도프드 티타늄질화물을 포함하는 캐패시터.
- 제1항에 있어서,
상기 도전성 탄소함유층은 TiCON을 포함하는 캐패시터.
- 제1항에 있어서,
상기 도전성 탄소함유층은 막 내 탄소의 함량이 두께에 따라 상이한 캐패시터.
- 제1항에 있어서,
상기 상부전극은 상기 도전성 탄소함유층 상에 형성된 반도체물질층을 더 포함하는 캐패시터.
- 제1항에 있어서,
상기 상부전극은 상기 도전성 탄소함유층 상에 실리콘저마늄층 및 텅스텐층의 적층구조를 더 포함하는 캐패시터.
- 제1항에 있어서,
상기 하부전극은 필라 형상 또는 실린더 형상을 갖는 캐패시터.
- 제1항에 있어서,
상기 하부전극의 외벽을 지지하는 서포터를 더 포함하는 캐패시터.
- 기판 상부에 몰드구조물을 형성하는 단계;
상기 몰드구조물을 식각하여 오프닝을 형성하는 단계;
상기 오프닝 내에 위치하는 하부전극을 형성하는 단계;
상기 몰드구조물을 제거하여 상기 하부전극의 외벽을 노출시키는 단계;
상기 하부전극 상에 유전층을 형성하는 단계; 및
상기 유전층 상에 도전성 탄소함유층을 포함하는 상부전극을 형성하는 단계를 포함하되,
상기 도전성 탄소함유층 내의 탄소의 함량은 5 at％ 초과 10 at％ 이하인
캐패시터 제조 방법.
- 제10항에 있어서,
상기 도전성 탄소함유층은 탄소 및 산소-도프드(carbon-doped and oxygen-doped) 금속질화물을 포함하는 캐패시터 제조 방법.
- 제10항에 있어서,
상기 도전성 탄소함유층은 탄소 및 산소-도프드 티타늄질화물을 포함하는 캐패시터 제조 방법.
- 제10항에 있어서,
상기 도전성 탄소함유층은 TiCON을 포함하는 캐패시터 제조 방법.
- 제10항에 있어서,
상기 도전성 탄소함유층은 막 내 탄소의 함량이 두께에 따라 상이한 캐패시터 제조 방법.
- 제10항에 있어서,
상기 상부전극은 상기 도전성 탄소함유층 상에 형성된 반도체물질층을 더 포함하는 캐패시터 제조 방법.
- 제10항에 있어서,
상기 상부전극은 상기 도전성 탄소함유층 상에 실리콘저마늄층 및 텅스텐층의 적층구조를 더 포함하는 캐패시터 제조 방법.
- 제10항에 있어서,
상기 상부전극을 형성하는 단계는,
원자층증착(ALD) 공정으로 진행하는 캐패시터 제조 방법.
- 제17항에 있어서,
상기 원자층증착 공정은 염소(Cl) 및 NH3를 포함하지 않는 분위기에서 진행하는 캐패시터 제조 방법.
- 제17항에 있어서,
상기 원자층증착 공정은 150도∼350도의 저온 분위기에서 진행하는 캐패시터 제조 방법.
- 제17항에 있어서,
상기 원자층증착 공정은 소스가스로 TDMAT(Tetrakis(dimethylamino) titanium)을 사용하는 캐패시터 제조 방법.
- 제17항에 있어서,
상기 원자층증착 공정은 2번의 반응가스 주입단계를 포함하며,
제1반응가스 주입 공정은 N2 리모트 플라즈마를 사용하고, 제2반응가스 주입 공정은 O2 또는 O3 가스를 사용하는 캐패시터 제조 방법.
- 제10항에 있어서,
상기 하부전극은 필라 형상 또는 실린더 형상을 갖는 캐패시터 제조 방법.
- 제10항에 있어서,
상기 몰드구조물은 하나 이상의 몰드층과 하나 이상의 서포터층을 포함하는 캐패시터 제조 방법.
- 기판 상의 유전층; 및
상기 유전층 상의 도전성 탄소함유층을 포함하는 금속전극
상기 도전성 탄소함유층 내의 탄소의 함량은 5 at％ 초과 10 at％ 이하인
을 포함하는 반도체 장치.
- 제24항에 있어서,
상기 유전층은 고유전물질을 포함하는 반도체 장치.
- 제24항에 있어서,
상기 도전성 탄소함유층은 탄소 및 산소-도프드(carbon-doped and oxygen-doped) 금속질화물을 포함하는 반도체 장치.
- 제24항에 있어서,
상기 도전성 탄소함유층은 탄소 및 산소-도프드 티타늄질화물을 포함하는 반도체 장치.
- 제24항에 있어서,
상기 도전성 탄소함유층은 TiCON을 포함하는 반도체 장치.
- 제24항에 있어서,
상기 도전성 탄소함유층은 막 내 탄소의 함량이 두께에 따라 상이한 반도체 장치.
- 제24항에 있어서,
상기 유전층은 ONO(Oxide-Nitride-Oxide) 구조의 터널절연층을 포함하는 반도체 장치.
- 제24항에 있어서,
상기 유전층은 다마신 패턴을 포함하는 층간절연층을 포함하는 반도체 장치.
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