KR100772777B1 - 반도체 소자 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, MIM(Metal Insulation Metal) 구조의 캐패시터 용량 증가 방법으로 희생산화막층의 높이를 증가시키거나 유전율이 우수한 신물질을 사용하여야하는 한계를 극복하기 위하여, 저장 전극 영역을 정의하는 희생층 물질을 종래의 산화막 대신 폴리실리콘을 사용하여 MIM 구조의 캐패시터를 형성하되 MPS(Meta-stable Poly Silicon: 이하 MPS라 칭함) 공정을 사용하여 저장 전극 영역을 정의하는 희생층의 표면적을 증가시키고, 이에 따라 희생층 상부에 형성되는 저장 전극의 면적을 증가시킴으로써 안정적인 공정으로 캐패시터의 용량을 증가시킬 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자 및 그의 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1a 내지 도 1e는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, MIM(Metal Insulation Metal) 구조의 캐패시터 용량 증가 방법으로 희생산화막층의 높이를 증가시키거나 유전율이 우수한 신물질을 사용하여야하는 한계를 극복하기 위하여, 저장 전극 영역을 정의하는 희생층 물질을 종래의 산화막 대신 폴리실리콘을 사용하여 MIM 구조의 캐패시터를 형성하되 MPS(Meta-stable Poly Silicon: 이하 MPS라 칭함) 공정을 사용하여 저장 전극 영역을 정의하는 희생층의 표면적을 증가시키고, 이에 따라 희생층 상부에 형성되는 저장 전극의 면적을 증가시킴으로써 안정적인 공정으로 캐패시터의 용량을 증가시킬 수 있도록 하는 발명에 관한 것이다.
반도체 소자의 캐패시터 형성 공정은 저장 전극을 형성하는 희생층으로 산화막을 사용한다.
도 1a 내지 도 1e는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(미도시) 상부에 저장 전극 콘택 플러그(20)를 포함하는 층간절연막(10)을 형성한다. 다음에는, 층간절연막(10) 상부에 식각 정지막(30)을 형성한다.
도 1b를 참조하면, 식각 정지막(30) 상부에 및 저장 전극 형성용 희생산화막층(40)을 형성한다.
도 1c를 참조하면, 저장 전극 영역을 정의하는 감광막 패턴을 식각 마스크로 희생산화막층(40) 및 식각 정지막(30)을 식각하여 저장 전극 영역을 정의하는 희생산화막층 패턴(45)을 형성한다.
도 1d를 참조하면, 희생산화막층 패턴(45)을 포함하는 반도체 기판 전면에 저장 전극 물질(50)을 형성한다.
도 1e를 참조하면, 희생산화막층 패턴(45) 상부에 형성된 저장 전극 물질(50)을 CMP 공정을 이용하여 저장전극(55)을 형성한다.
그리고, 희생산화막층 패턴(45)을 제거한다. 이때, 저장 전극(55)은 각각 하나의 콘택 플러그(20)만 접속되도록 형성한다.
후속 공정으로, 저장 전극(45)을 포함하는 반도체 기판 표면에 유전층(미도시)을 형성한 후 반도체 기판 전면에 상부 전극층(미도시)을 형성하여 캐패시터를 완성한다.
상술한 바와 같이, 희생산화막층을 이용한 MIM 캐패시터 형성 방법은 반도체 소자가 고집적화 되면서 캐패시터의 면적이 감소하게 되므로 캐패시터 용량을 증가시키기 위하여 희생산화막층의 높이를 증가시키거나 높은 유전율을 갖는 새로운 물질(high-k dielectric)을 도입해야 한다. 그러나 희생산화막층이 높아지면 저장 전극 영역을 식각하는 공정이 불완전해지고 저장 전극이 쓰러지거나 서로 브리지되는 문제가 발생하여 후속의 캐패시터 형성 공정이 정상적으로 수행되지 못하는 문제가 있고, 신물질 도입에는 많은 어려움이 따르게 된다.
상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 캐패시터의 저장 전극을 MPS 공정을 이용하여 형성하되 저장 전극에 직접 MPS 공정을 수행하는 것이 아니라, 저장 전극 영역을 정의하는 폴리실리콘층 패턴에 MPS 공정을 수행한 후 금속 재질의 저장 전극 및 상부 전극층을 형성하여 캐패시터의 용량을 충분히 확보하면서 저장 전극의 쓰러지는 문제없이 안정적으로 캐패시터 형성 공정을 수행하고, 반도체 소자의 형성 수율을 증가시킬 수 있도록 하는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자는
반도체 기판 상부에 형성된 저장 전극 콘택 플러그 및
상기 저장 전극 콘택 플러그에 접속된 삼차원 구조의 저장 전극을 포함하되,
상기 저장 전극은 표면에 요철이 구비된 금속으로 형성된 것을 특징으로 한다.
여기서, 저장 전극은 실린더 형으로 구비하고, Ti/TiN, Ru, Pt 및 이들의 조합 중 선택된 어느 한 가지 금속으로 형성한 것을 특징으로 한다.
아울러 본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판 상부에 저장 전극 콘택 플러그를 포함하는 층간절연막을 형성하는 단계와, 상기 층간절연막 상부에 식각 정지막을 형성하는 단계와, 상기 식각 정지막 상부에 상기 저장 전극 콘택 플러그를 노출시키며 실린더 형의 저장 전극 영역을 정의하는 폴리실리콘층 패턴을 형성하는 단계와, 준안정성 폴리실리콘(Meta-stable Poly Silicon: 이하 MPS라 칭함) 공정을 수행하여 상기 폴리실리콘층 패턴의 측벽을 올록볼록한 형태로 형성하는 단계와, 반도체 기판 전면에 금속 저장 전극층을 형성한 후 CMP 공정을 수행하여 상기 저장 전극 콘택 플러그와 접속되는 저장 전극으로 각각 분리하는 단계 및 폴리실리콘층 패턴을 제거하고 상기 반도체 기판 전면에 유전층 및 금속 상부전극층을 형성하는 것을 특징으로 한다.
여기서, 식각 정지막은 질화막으로 형성하고, MPS 공정은 폴리실리콘층 패턴의 표면적이 1.5 ~ 2.0배로 증가할 때까지 수행하고, 저장 전극은 Ti/TiN, Ru, Pt 및 이들의 조합 중 선택된 어느 한 가지 금속으로 형성하고, CMP 공정은 상기 폴리실리콘층 패턴이 노출될 때까지 수행하고, 유전층은 ZrO2/Al2O3/ZrO2, BST, SBT 및 이들의 혼합막 중 선택된 어느 하나를 이용하고, 상부전극층은 TiN, Ru, Pt 및 이 들의 혼합막 중 선택된 어느 한 가지 금속으로 형성한 것을 특징으로 한다.
또한, 폴리실리콘층 패턴 형성 공정은 식각 정지막 상부에 제 1 폴리실리콘층을 형성하는 단계와, 제 1 폴리실리콘층 상부에 제 2 폴리실리콘층을 형성하는 단계 및 저장 전극 영역을 노출시키는 마스크를 이용한 식각 공정으로 상기 제 2, 제 1 폴리실리콘층 및 식각 정지막을 식각하는 단계를 포함하는 것을 특징으로 한다. 이때, 제 1 폴리실리콘층은 도핑된 폴리실리콘 및 도핑 되지 않은 폴리실리콘을 순차적으로 적층한 복층구조 및 도핑되지 않은 폴리실리콘의 단층 구조 중 선택된 어느 하나로 형성하고, 제 2 폴리실리콘층은 도핑된 폴리실리콘으로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 2를 참조하면, 반도체 기판 상부(미도시)에 형성된 저장 전극 콘택 플러그(120)를 포함하는 층간절연막(100)이 구비된다. 다음에는, 층간절연막(100) 상부에 식각 정지막 패턴(135)이 구비되고, 그 상부에 저장 전극 콘택 플러그(120)를 노출시키는 폴리실리콘층 패턴(145, 155)이 구비된다. 이때, 폴리실리콘층 패턴은 도핑된 폴리실리콘층(미도시), 도핑되지 않은 폴리실리콘층(145) 및 도핑된 폴리실리콘층(155)의 적층구조 이거나, 도핑되지 않은 폴리실리콘층(145) 및 도핑된 폴리실리콘층(155)의 적층구조인 것이 바람직하다.
여기서, 도핑된 폴리실리콘층(155)을 사용하는 것은 후속 CMP 공정 진행시 MPS가 떨어져 나가 파티클(Particle)로 작용하여 불량발생의 문제가 되는 것을 방지하기 위한 것이다.
다음에는, 도핑되지 않은 폴리실리콘층(145)에 준안정성 폴리실리콘(Meta-stable Poly Silicon: 이하 MPS라 칭함) 공정을 수행하여 그 실린더 형의 측벽 표면적이 올록볼록한 형태로 되도록 하는데, 폴리실리콘층 패턴(145, 155)의 측벽 및 저장 전극 콘택 플러그(120) 표면에 금속 저장 전극층(160)이 구비된다. 이때, 금속 저장 전극층(160)은 Ti/TiN, Ru, Pt 및 이들의 조합 중 선택된 어느 한 가지 금속으로 형성하는 것이 바람직하다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(미도시) 상부에 저장 전극 콘택 플러그(120)를 포함하는 층간절연막(100)을 형성한다. 이때, 게이트 및 소스/드레인 영역을 포함하는 반도체 기판 전면에 제 1 층간절연막을 형성한 후 제 1 층간절연막을 선택 식각하여 게이트 사이의 영역에 제 1 저장 전극 콘택홀 및 비트라인 콘택홀을 포함하는 랜딩 플러그 콘택홀을 형성하고, 랜딩 플러그 콘택홀을 플러그 물질로 매립하고, 비트라인 형성 공정을 수행한 후 반도체 기판 전면에 제 2 층간절연막을 형성하는데, 이 단계의 제 2 층간절연막이 도 3a의 층간절연막(100)이 된다. 다음에는, 층간절연막(100)을 부분식각하여 랜딩 플러그의 제 1 저장 전극 콘택 플러그를 노출시키는 제 2 저장 전극 콘택홀을 형성한 후 콘택홀에 플러그 물질을 매립하는데 여기서 제 2 저장 전극 콘택 플러그는 도 2a의 저장 전극 콘택 플러그(120)가 된 다.
다음에는, 층간절연막(100) 상부에 식각 정지막(130)을 형성한다. 여기서, 식각 정지막(130)은 후속의 저장 전극 영역을 형성하는 식각 공정에서 식각량을 조절하여 콘택 플러그와 비트라인이 손상되는 것을 방지한다. 더 바람직하게는 식각 정지 질화막과 폴리실리콘층과의 선택비를 이용하여 저장 전극 영역을 형성하는 식각 공정이 완전하게 수행 되도록 오버 에치(Over Etch) 하는 기능을 수행한다.
도 3b를 참조하면, 식각 정지막(130) 상부에 캐패시터 저장 전극 형성용 제 1 폴리실리콘층(140)을 형성하고, 제 1 폴리실리콘층(140) 상부에 제 2 폴리실리콘층(150)을 형성한다. 이때, 식각 정지막(130)은 300 ~ 600Å 두께의 질화막으로 형성하고, 제 1 폴리실리콘층(140)은 저장 전극 영역을 형성하는 희생층 역할을 할 수 있도록 14000 ~ 20000Å의 두께의 도핑 되지 않은 폴리실리콘층으로 형성하고, 제 2 폴리실리콘층(150)은 2000 ~ 3000Å의 두께의 도핑된 폴리실리콘층으로 형성하는 것이 바람직하다.
도 3c를 참조하면, 제 2 폴리실리콘층(150) 상부에 저장 전극 영역을 노출시키는 감광막 패턴(미도시)을 형성한다.
여기서, 제 2 폴리실리콘층(150)은 저장 전극 영역 식각 공정을 수행하는데얇은 두께의 감광막 패턴만으로도 식각할 수 있도록 BARC(Bottom Anti-Relectice Coating) 및 하드마스크의 역할을 동시에 수행하며, 후속의 준안정성 폴리실리콘(Meta Stable Polysilicon: 이하 MPS라 칭함) 공정에 영향을 받지 않도록 도핑된 폴리실리콘층을 이용하는 것이 바람직하다.
다음에는, 저장 전극 영역을 노출시키는 감광막 패턴을 이용한 식각 공정으로 제 2, 제 1 폴리실리콘층(150, 140) 및 식각 정지막(130)을 식각하여 저장 전극 영역을 정의하는 식각 정지막 패턴(135), 제 1 폴리실리콘층 패턴(145) 및 제 2 폴리실리콘층 패턴(155)을 형성한다.
도 3d를 참조하면, MPS 공정을 수행하여 제 1 폴리실리콘층 패턴(145)의 측벽에 요철을 형성한다. 비정질 실리콘막 표면에 실리콘을 시딩(seeding)한 후에 고진공에서 어닐링 공정을 실시하면 실리콘 원자의 이동 성질에 의해 실리콘 박막의 표면이 요철화되는데 이러한 성질을 이용한 방법이 MPS 공정이다. 본 발명은 금속 전극을 사용하게 되어 MPS를 공정을 수행할 수 없는 MIM 구조에서 저장 전극 영역을 정의하는 제 1 폴리실리콘층 패턴(145)에 MPS 공정을 수행한 다음에 금속 저장 전극을 형성하는 방법으로 MIM 구조에도 MPS를 사용할 수가 있다 . 이때, MPS 공정은 제 1 폴리실리콘층 패턴(145)의 표면적이 최대가 될 때(1.5 ~ 2.0배)까지 수행하는 것이 바람직하다.
도 3e를 참조하면, 반도체 기판 전면에 저장 전극층(160)을 형성한다. 이때, 이때, 저장 전극층(165)은 Ti/TiN, Ru, Pt 및 이들의 조합 중 선택된 어느 한 가지 금속으로 형성하는 것이 바람직하다.
도 3f를 참조하면, CMP 공정을 수행하여 저장 전극 콘택 플러그와 접속되는 저장 전극(165)으로 각각 분리한다. 이때, CMP 공정은 상기 제 2 폴리실리콘층 패턴(155)이 노출될 때까지 수행하는 것이 바람직하다. 다음에는, 제 1 및 제 2 폴리실리콘층 패턴(145, 155)을 제거하고 저장 전극(165)을 완성한다.
도 3g를 참조하면, 반도체 기판 전면에 유전층(170) 및 상부전극층(180)을 형성한다. 이때, 유전층은 ZrO2/Al2O3/ZrO2, BST, SBT 및 이들의 혼합막 중 선택된 어느 하나를 이용하고, 상부전극층은 TiN, Ru, Pt 및 이들의 혼합막 중 선택된 어느 한 가지 금속으로 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 MIM 구조의 캐패시터 저장 전극을 MPS 공정을 이용하여 형성하되 금속 저장 전극에 직접 MPS 공정을 수행하는 것이 아니라, 저장 전극 영역을 정의하는 제 1 폴리실리콘층 패턴에 MPS 공정을 수행하므로 후속의 공정에서 저장 전극이 손상될 위험을 원천적으로 방지하고, 희생층으로 사용되는 제 1 폴리실리콘층의 높이를 감소시킬 수 있으므로 종래의 기술에서 희생층의 높이를 증가시켜 반도체 소자의 공정 마진이 감소되는 문제를 해결할 수 있으며 저장 전극 및 상부전극층을 금속물질로 형성함으로써 유전막의 두께를 얇게 형성하는 것이 가능하고 유전층의 특성을 향상시켜 캐패시터의 용량을 안정적으로 증가시킬 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그의 형성 방법은, MIM 구조의 캐패시터에서 저장 전극 영역을 정의하는 제 1 폴리실리콘층 패턴에 MPS 공정을 수행하므로 금속 전극을 사용하는 MIM 구조에서도 MPS 공정을 이용할 수 있게 되어, 희생층으로 사용되는 제 1 폴리실리콘층의 높이를 지나치게 증가시키지 않으므로 저장 전극의 쓰러지는 문제를 방지하여 좀 더 안정적으로 캐패시 터 형성 공정을 수행하여 반도체 소자의 형성 수율을 증가시킬 수 있는 효과를 제공하고, 또한 유전율이 우수한 새로운 물질을 도입하지 않고서도 캐패시터의 특성을 향상시킬 수 있어 비용을 감소시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 기판 상부에 저장 전극 콘택 플러그를 포함하는 층간절연막을 형성하는 단계;
    상기 층간절연막 상부에 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상부에 상기 저장 전극 콘택 플러그를 노출시키며 실린더 형의 저장 전극 영역을 정의하는 폴리실리콘층 패턴을 형성하는 단계;
    준안정성 폴리실리콘(Meta-stable Poly Silicon: 이하 MPS라 칭함) 공정을 수행하여 상기 폴리실리콘층 패턴의 측벽을 올록볼록한 형태로 형성하는 단계;
    상기 반도체 기판 전면에 금속 저장 전극층을 형성한 후 CMP 공정을 수행하여 상기 저장 전극 콘택 플러그와 접속되는 저장 전극으로 각각 분리하는 단계; 및
    상기 폴리실리콘층 패턴을 제거하고 상기 반도체 기판 전면에 유전층 및 금속 상부전극층을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 식각 정지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 5 항에 있어서,
    상기 폴리실리콘층 패턴 형성 공정은
    상기 식각 정지막 상부에 제 1 폴리실리콘층을 형성하는 단계;
    상기 제 1 폴리실리콘층 상부에 제 2 폴리실리콘층을 형성하는 단계; 및
    저장 전극 영역을 노출시키는 마스크를 이용한 식각 공정으로 상기 제 2, 제 1 폴리실리콘층 및 식각 정지막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 7 항에 있어서,
    상기 제 1 폴리실리콘층은 도핑된 폴리실리콘 및 도핑 되지 않은 폴리실리콘을 순차적으로 적층한 복층구조 및 도핑되지 않은 폴리실리콘의 단층 구조중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 7 항에 있어서,
    상기 제 2 폴리실리콘층은 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 5 항에 있어서,
    상기 MPS 공정은 폴리실리콘층 패턴의 표면적이 1.5 ~ 2.0배로 증가할 때까지 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 5 항에 있어서,
    상기 저장 전극은 Ti/TiN, Ru, Pt 및 이들의 조합 중 선택된 어느 한 가지 금속으로 형성한 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 5 항에 있어서,
    상기 CMP 공정은 상기 폴리실리콘층 패턴이 노출될 때까지 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 5 항에 있어서,
    상기 유전층은 ZrO2/Al2O3/ZrO2, BST, SBT 및 이들의 혼합막 중 선택된 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 5 항에 있어서,
    상기 상부 전극층은 TiN, Ru, Pt 및 이들의 조합 중 선택된 어느 한 가지 금속으로 형성한 것을 특징으로 하는 반도체 소자의 형성 방법.
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