KR20050011973A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 랜딩 플러그가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 랜딩 플러그를 노출시키는 스토리지 전극용 콘택홀을 형성하는 단계와, 상기 콘택홀 측벽에 스페이서용 제1질화막을 형성하는 단계와, 상기 콘택홀 내에 희생 플러그를 형성하는 단계와, 상기 희생 플러그 및 층간절연막 상에 식각정지용 제2질화막과 희생산화막을 차례로 증착하는 단계와, 상기 희생산화막과 식각정지용 제2질화막을 식각하여 희생 플러그를 노출시키는 제1트렌치를 형성하는 단계와, 상기 노출된 희생 플러그를 제거하여 랜딩 플러그를 노출시키는 제2트렌치를 형성하는 단계와, 상기 제2트렌치 표면 및 희생산화막 상에 도전막을 형성하는 단계와, 상기 희생산화막 상의 도전막 부분을 제거하여 스토리지 전극을 형성하는 단계와, 상기 희생산화막을 제거하는 단계와, 상기 스토리지 전극 상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함한다. 본 발명에 따르면, 폴리 플러그가 형성될 콘택홀을 전극 면적으로 이용하기 때문에 전극 높이를 높이지 않고도 캐패시터 높이를 증가시킬 수 있으며, 이에 따라, 캐패시터의 충전용량을 향상시킬 수 있다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 전극 높이를 높이지 않고도 캐패시터의 충전용량(Capacitance)을 증가시킬 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

디램(DRAM)은 저장된 데이터가 전원과 직접적으로 연결되지 않은 상태로 유지되기 때문에 일정시간마다 리프레쉬(Refresh)를 필요로 한다. 또한, 저장된 데이터가 오랜기간 동안 유지되어야 하기 때문에 캐패시터의 충전용량이 많을 수록 유리하다.

그런데, 반도체 소자의 고집적화가 진행되면서 셀 크기가 감소되고 있고, 상기 셀 크기의 감소는 캐패시터 면적 감소를 수반하며, 그리고, 상기 캐패시터 면적 감소는 충전용량의 감소로 이어지므로, 기존의 캐패시터 구조로는 소자 동작 특성을 일정하게 유지하는데 필요한 충전용량 확보에 어려움을 겪고 있다.

이에, 현재 양산 중인 메모리 소자는 셀 동작에 필요한 일정량 이상의 충전용량의 확보를 위해 스토리지 전극을 3차원 구조로 형성하거나, 유전체막의 재료로 고유전율 물질을 이용하거나, 또는, 유전체막을 최대한 얇은 두께로 형성하고 있다.

이것은 캐패시터의 충전용량이 전극 표면적 및 유전체막의 유전율에 비례하고, 상,하부전극들간의 간격, 즉, 유전체막의 두께에 반비례하는 것에 근거한 것이다.

실제적으로, 현재의 캐패시터는 스토리지 전극을 3차원 구조, 예컨데, 실린더 구조로 형성하면서 그 높이를 높여가는 방법으로 고집적화에 따른 캐패시터 면적 감소에 대응하고 있다.

그러나, 스토리지 전극 높이가 점점 높아지면서 캐패시터 자체는 물리적으로 불안해지고 있으며, 아울러, 공정상의 어려움에 부딪히고 있다. 즉, 스토리지 전극 높이를 높임에 따라 식각 공정의 어려움에 부딪히고 있으며, 특히, 희생산화막의 제거를 위한 딥-아웃(Dip-out) 공정에서 스토리지 전극의 쓰러짐(collapse) 및 인접 스토리지 전극들간의 브릿지(bridge)가 발생되고 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 전극 높이를 증가시키지 않고도 충전용량을 증가시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.

*도면의 주요 부분에 대한 부호의 설명*

1 : 반도체 기판 2 : 게이트

3 : 제1층간절연막 4 : 랜딩 플러그

5 : 제2층간절연막 6 : 비트라인

7 : 제3층간절연막 8 : 스토리지 전극용 콘택홀

9 : 스페이서용 제1질화막 10 : 희생 폴리 플러그

11 : 식각정지용 제2질화막 12 : 희생산화막

13 : 제1트렌치 14 : 제2트렌치

15 : 스토리지 전극

상기와 같은 목적을 달성하기 위하여, 본 발명은, 랜딩 플러그가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 랜딩 플러그를 노출시키는 스토리지 전극용 콘택홀을 형성하는 단계; 상기 콘택홀 측벽에 스페이서용 제1질화막을 형성하는 단계; 상기 콘택홀 내에 희생 플러그를 형성하는 단계; 상기 희생 플러그 및 층간절연막 상에 식각정지용 제2질화막과 희생산화막을 차례로 증착하는 단계; 상기 희생산화막과 식각정지용 제2질화막을 식각하여 희생 플러그를 노출시키는 제1트렌치를 형성하는 단계; 상기 노출된 희생 플러그를 제거하여 랜딩 플러그를 노출시키는 제2트렌치를 형성하는 단계; 상기 제2트렌치 표면 및 희생산화막 상에 도전막을 형성하는 단계; 상기 희생산화막 상의 도전막 부분을 제거하여 스토리지 전극을 형성하는 단계; 상기 희생산화막을 제거하는 단계; 및상기 스토리지 전극 상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.

여기서, 상기 희생 플러그는 폴리실리콘으로 이루어진다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.

통상의 캐패시터 구조에 있어서, 기판 접합 영역과 스토리지 전극 사이에는 랜딩 플러그와 폴리 플러그가 개재되며, 이때, 상기 폴리 플러그, 보다 정확하게는, 폴리 플러그가 형성되는 콘택홀은 전극 면적에서 제외된다.

따라서, 본 발명은 폴리 플러그가 형성될 콘택홀을 전극 면적으로 이용하여 스토리지 전극의 표면적을 증가시키며, 이를 통해, 실제적으로 전극 높이를 높이지 않고도 캐패시터의 충전용량을 향상시킬 수 있다.

자세하게, 도 1a 내지 도 1f는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 공지의 공정에 따라 게이트(2) 및 랜딩 플러그(4)와 비트라인(6)이 형성된 반도체 기판을 마련하다. 도면부호 3은 제1층간절연막, 그리고, 5는 제2층간절연막을 각각 나타낸다.

다음으로, 비트라인(6)을 포함한 기판 전면 상에 제3층간절연막(7)을 증착한다. 그런다음, 제3층간절연막(7)을 식각하여 랜딩 플러그(4)를 노출시키는 스토리지 전극용 콘택홀(8)을 형성한다.

도 1b를 참조하면, 스토리지 전극용 콘택홀(8)의 표면 및 제3층간절연막(7) 상에 스페이서용 제1질화막(9)을 증착한다. 이때, 상기 스페이서용 제1질화막(9)은 통상의 증착 두께 보다 더 두껍게 증착한다. 그 다음, 상기 제1질화막(9)을 마스크의 사용없이 전면 식각하여 제3층간절연막(7) 및 랜딩 플러그(4) 상에 증착된 제1질화막 부분을 제거한다.

도 1c를 참조하면, 스토리지 전극용 콘택홀(8)을 매립하도록 기판 결과물 상에 폴리실리콘막을 증착한 후, 이를 CMP(Chemical Mechanical Polishing)하여 희생 폴리 플러그(10)를 형성한다. 그런다음, 희생 폴리 플러그(7)를 포함한 기판 전면 상에 식각정지용 제2질화막(11)과 희생산화막(12)을 차례로 증착한다.

도 1d를 참조하면, 희생산화막(12) 상에 희생 폴리 플러그(10) 상부의 희생산화막 부분을 노출시키는 감광막 패턴(도시안됨)을 형성한 후, 상기 감광막 패턴을 식각 장벽으로 이용하면서 제2질화막(11)을 식각정지막으로 이용해서 노출된 희생산화막 부분을 식각한다. 그런다음, 상기 희생산화막(12)이 식각되어 노출된 제2질화막 부분을 식각하고, 이를 통해, 상기 희생 폴리 플러그(10)를 노출시키는 제1트렌치(13)를 형성한다.

도 1e를 참조하면, 감광막 패턴을 제거한 상태에서, 제1트렌치에 의해 노출된 희생 폴리 플러그를 질화막 및 산화막에 대비 폴리실리콘막의 식각 선택비가 큰 에천트(Etchant)를 이용한 습식 식각으로 제거하고, 이를 통해, 랜딩 플러그(4)를 노출시키는 제2트렌치(14)를 형성한다. 상기 제2트렌치(14)는 제1트렌치(13)와 비교해서 제거된 희생 플러그 폴리에 해당하는 만큼 그 높이가 높다.

도 1f를 참조하면, 제2트렌치(14) 표면 및 희생산화막(12) 상에 제1도전막을 증착한 후, 공지의 공정에 따라 희생산화막(12) 상에 증착된 제1도전막 부분을 식각 제거하여 스토리지 전극(15)을 형성한다.

이후, 도시하지 않았지만, 상기 스토리지 전극(15) 상에 차례로 유전체막과 플레이트 전극을 형성하여 본 발명에 따른 캐패시터를 형성한다.

상기에서, 본 발명의 방법은 폴리 플러그가 형성되는 콘택홀을 전극 면적으로 이용하기 때문에 캐패시터의 높이 증가없이도 전극 면적을 상당 부분 확장시킬 수 있으며, 이에 따라, 향상된 충전용량을 갖는 캐패시터를 얻을 수 있다.

또한, 본 발명의 방법은 캐패시터 높이를 높이는데 발생되는 공정상의 어려움을 피하면서 충전용량을 증가시키게 되므로, 셀의 리플레쉬 시간을 증가시킬 수있다.

아울러, 본 발명의 캐패시터 구조에 있어서, 스토리지 전극과 기판 접합영역간의 콘택은 랜딩 플러그를 개재한 상태로 이루어지는 바, 랜딩 플러그 및 폴리 플러그의 개재하에 이루어지는 종래의 그것과 비교해서 콘택 저항을 줄일 수 있으며, 커런트 패스(current path)도 감소하여 저항을 더욱 감소시킬 수 있다. 특히, 이렇게 콘택 저항을 감소시킬 수 있게 됨에 따라 쓰기 작업시 발생하는 tWR 페일을 감소시킬 수 있으며, 데이터를 읽고 쓰는데 소요되는 시간 또한 감소하여 동작 속도 또한 향상시킬 수 있다.

이상에서와 같이, 본 발명은 플러그가 형성될 콘택홀을 캐패시터 면적으로 활용함으로써, 전극 높이를 증가시키지 않고도 캐패시터 전극 면적을 증가시킬 수 있으며, 이에 따라, 용이하면서도 신뢰성있게 고용량의 캐패시터를 형성할 수 있다.

또한, 본 발명은 폴리 플러그가 형성되는 콘택홀을 캐패시터 면적으로 활용함으로써 공정상의 어려움 또한 개선시킬 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

1. 랜딩 플러그가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;

   상기 층간절연막을 식각하여 랜딩 플러그를 노출시키는 스토리지 전극용 콘택홀을 형성하는 단계;

   상기 콘택홀 측벽에 스페이서용 제1질화막을 형성하는 단계;

   상기 콘택홀 내에 희생 플러그를 형성하는 단계;

   상기 희생 플러그 및 층간절연막 상에 식각정지용 제2질화막과 희생산화막을 차례로 증착하는 단계;

   상기 희생산화막과 식각정지용 제2질화막을 식각하여 희생 플러그를 노출시키는 제1트렌치를 형성하는 단계;

   상기 노출된 희생 플러그를 제거하여 랜딩 플러그를 노출시키는 제2트렌치를 형성하는 단계;

   상기 제2트렌치 표면 및 희생산화막 상에 도전막을 형성하는 단계;

   상기 희생산화막 상의 도전막 부분을 제거하여 스토리지 전극을 형성하는 단계;

   상기 희생산화막을 제거하는 단계; 및

   상기 스토리지 전극 상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 희생 플러그는 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.