KR0155769B1 - 반도체 메모리장치의 커패시터 제조방법 - Google Patents

Abstract

신규한 반도체 메모리장치의 커패시터 제조방법이 개시되어 있다. 반도체기판상에 제1, 제2, 제3 및 제4 절연층을 차례로 형성한 후, 제4, 제3, 제2 및 제1 절연층을 부분적으로 식각하여 기판을 노출시키는 콘택홀을 형성한다. 결과물 전면에 제1도전층을 형성하고, 그 위에 각 셀 단위로 한정된 물질패턴을 형성한다. 결과물 전면에 제2도전층을 형성하고, 이를 이방성 식각하여 물질패턴의 측벽에 도전성 스페이서를 형성한다. 도전성 스페이서를 식각마스크로 사용하여 제4 및 제3 절연층을 이방성 식각한 후, 물질패턴, 제4절연층 및 제2 절연층을 습식 식각한다. 결과물 전면에 제3도전층을 형성하고, 이를 이방성 식각하여 원통형 부위, 기둥 부위 및 원방형 부위로 이루어진 스토리지 전극을 형성한다. 단순화되고 용이한 공정으로 셀 커패시터를 크게 증대시킬 수 있다.

Description

반도체 메모리장치의 커패시터 제조방법

제1도 내지 제3도는 CROWM 셀 제조방법을 설명하기 위한 단면도들.

제4도 내지 제10도는 본 출원인에 의한 종래의 커패시터 제조방법을 설명하기 위한 단면도들.

제11도 내지 제15도는 본 발명의 일실시예에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위한 단면도들.

제16도는 본 발명의 다른 실시예에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위한 단면도.

본 발명은 반도체 메모리장치의 커패시터 제조방법에 관한 것으로, 특히 단순화된 공정으로 커패시턴스를 용이하게 증가시킬 수 있는 반도체 메모리장치의 커패시터 제조방법에 관한 것이다.

메모리셀 면적의 감소에 따른 커패시턴스의 감소는 DRAM의 집적도 증가에 심각한 장애요인이 되는데, 이는 메모리셀의 독출능력을 저하시키고 소프트 에러율을 증가시킬 뿐만 아니라 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 한다.

64Mb 급 이상으로 고집적화되는 DRAM에 있어서, 일반적인 2차원적인 구조의 스택 커패시터를 사용한다면 오산화탄탈륨(Ta₂O₅)과 같은 고유전물질을 사용해도 충분한 커패시턴스를 얻기가 힘들기 때문에 3차원적 구조의 스택 커패시터를 제안하여 커패시턴스 향상을 도모하고 있다. 핀(Fin) 구조,박스(BOX)구조, 스프레드 스택(Spread Stack)구조, 및 원통전극(Cylinder Electrode) 구조 등은 커패시턴스 증가를 위해 제안된 대표적인 3차원적 구조의 스토리지 전극들이다.

토루 카가(Toru Kaga)등은 원통전극을 이중의 벽을 가진 왕관 모양으로 형성하여 커패시턴스를 증가시킬 수 있는 CROWN 셀 구조를 제안하였다 (참고문헌: IEEE Transcation on Electron Device 1991, Crown-Shaped Stacked-Capacitor Cell for 1.5V Operation 64Mb DRAMs)

제1도 내지 제3도는 상기 CROWM 셀 제조방법을 설명하기 위한 단면도들이다.

제1도를 참조하면, 필드산화막(12)에 의해 비활성영역 및 활성영역으로 구분된 반도체기판(10)의 상기 활성영역에, 하나의 비트라인(20)과 드레인영역(16)을 공유하고 각각이 하나씩의 소오스영역(14)과 게이트전극(18)을 구비하는 트랜지스터를 형성한 후, 결과물 전면에 상기 트랜지스터를 절연시키기 위한 절연층(18)을 형성한다. 이어서, 결과물 전면에 기판(10)의 표면을 평탄화시키기 위한 평탄화층(22)을 형성한 후, 상기 소오스영역(14) 상의 평탄화층(22) 및 절연층(19)을 식각하여 콘택홀을 형성한다. 다음에, 상기 콘택홀을 다결정실리콘으로 매립하여 기둥전극(30)을 형성한 후, 결과물 전면에 제1산화막(24), 질화막(26) 및 제2산화막(32)을 차례로 적층한다. 이어서, 상기 적층된 막들을 식각하여 각 셀 단위로 한정되고 기둥전극(30)의 표면을 노출시키는 우물을 형성한다. 다음에, 결과물 전면에 다결정실리콘을 침적하여 제1도전층(34)을 형성한 후, 그 위에 제3산화막을 침적하고 이를 이방성 식각하여 상기 우물의 내측벽에 스페이서(36)를 형성한다. 이어서, 결과물 전면에 다결정실리콘 및 산화물을 차례로 침적하여 제2도전층(38) 및 제4산화막(40)을 형성한다.

제2도를 참조하면, 상기 스페이서(36)의 최상부 표면의 높이까지 제4산화막(40)을 에치백한 다음, 그 표면이 노출된 상기 제2도전층(38)을 이방성 식각한다. 이어서, 상기 이방성 식각에 의해 그 표면이 노출된 제1도전층(34)을 이방성 식각함으로써 스토리지 전극(100)을 형성한다.

제3도를 참조하면, 상기 제4산화막(40), 스페이서(36) 및 제2산화막(32)을 제거한 후, 스토리지 전극(100) 전면에 유전체막(110)을 형성한다. 이어서, 결과물 전면에 다결정실리콘을 침적하여 플레이트전극(120)을 형성함으로써 커패시터 제조공정을 완료한다.

상술한 CROWN 셀 제조방법에 의하면, 원통의 내부에 또 다른 원통이 첨가된 스토리지 전극을 형성할 수 있으므로 셀 커패시턴스를 증가시킬 수 있으나, 다음과 같은 문제점들을 갖는다.

①. 기둥전극을 형성하기 위해 콘택홀을 다결정실리콘으로 매립할 때, 상기 다결정실리콘이 매립되는 상태에 따라 그 상부에 형성되는 원통 모양이 좌우된다. 따라서, 콘택홀의 내부에만 다결정실리콘을 정확히 매립하는 것이 중요한데, 그 공정 컨트롤이 매우 어렵다.

②. 우물을 형성하기 위해 제2산화막을 식각할 때, 상기 우물의 측벽이 경사지도록 형성되기 쉽다. 이 경우, 플레이트 전극 형성시 셀들 사이에 보이드(void)가 생성되어 메모셀의 전기적 특성을 저하시킨다.

③. 제4산화막을 에치백할 때 그 식각량을 조절하기가 어렵기 때문에 균일한 셀 커패시턴스를 확보하기가 어렵다.

④. 제1도전층을 형성한 후 제2도층을 형성할 때, 상기 제1도전층 표면에 얇은 자연산화막이 생성되어 메모리셀의 전기적 특성을 저하시킨다.

⑤. 원통전극의 끝부분이 뾰족하게 형성되어 그 부위에서 유전체막의 누설전류가 발생할 가능성이 많다.

본 출원인 (발명자: 이정길 등)은 이와 같은 문제점들을 해결할 수 있는 새로운 커패시터 제조방법을 발명하여 이를 한국특허 출원 제92-15350호로 출원한 바 있으며, 상기 한국특허 출원은 현재 한국특허청에 계속중이다.

제4도 내지 제10도는 상기 이 등의 커패시터 제조방법을 설명하기 위한 단면들이다.

제4도를 참조하면, 상기 제1도를 참조하여 설명한 방법에 의해 트랜지스터가 형성된 기판 전면에 평탄화층(22)을 형성한 다음, 결과물 전면에 제1절연층(42), 제2절연층(43) 및 제1도전층(44)을 차례로 형성하고, 계속해서, 그 위에 제3절연층(45) 및 제4절연층(46)을 차례로 형성한다. 다음에, 트랜지스터의 소오스영역(14)이 노출되도록 제4 및 절연층(46, 45)을 이방성 식각한 후, 제1도전층(44)을 이방성 식각한다. 계속해서, 제2절연층(43), 제1절연층(42), 평탄화층(22) 및 절연층(19)을 이방성 식각하여 상기 소오스영역(14)을 노출시키는 콘택홀을 형성한다. 이어서, 결과물 전면에 다결정실리콘을 침적하여 제2도전층(50)을 형성하고, 그 위에 상기 제2도전층(50)과는 다른 식각율을 갖는 물질, 예컨대 산화물을 침적하여 제1물질층을 형성한다. 다음에, 리소그라피 공정으로 상기 제1물질층 상에, 각 셀 단위로 한정된 포토레지스트 패턴(54)을 형성한 후, 이를 식각마스크로 사용하여 상기 제1물질층을 등방성 식각함으로써 소정의패턴(52)을 형성한다.

제5도를 참조하면, 상기 포토레지스트 패턴(54)을 식각마스크로 사용하고 상기 제4절연층(46)을 식각종료점으로 한 이방성 식각공정을 실시하여 상기 제2도전층(50)을 식각함으로써 제1스토리지 패턴(50a)을 형성한다.

제6도를 참조하면, 상기 포토레지스트 패턴(54)을 제거한 다음, 결과물 전면에 제2물질층을 형성하고 이를 이방성 식각함으로써 상기 소정의 패턴(52) 및 제1스토리지 패턴(50a)의 측벽에 제1스페이서(56)를 형성한다.

제7도를 참조하면, 완층산화막 에천트와 같은 산화물 에천트를 사용한 습식식각 공정으로 상기 소정의 패턴(52)을 제거한다. 이때,상기 제4절연층(46)이 함께 제거된다. 이어서, 상기 제1스페어시(56)를 식각마스크로 사용하여 제1스토리지 패턴(50a)을 소정깊이로 이방성 식각함으로써 제2스토리지패턴(50b)을 형성한다.

제8도를 참조하면, 습식식각 공정으로 상기 제1스페이서(56)를 제거한다. 이때, 상기 제3절연층(45)이 함께 제거된다. 이어서, 결과물 전면에 제3물질층을 형성하고 이를 이방성 식각함으로써 상기 제2스토리지 패턴(50b)의 측벽에 제2스페이서(58)을 형성한다. 상기 이방성 식각공정시,제1절연층(42) 및 제2절연층(43)은 그 상부의 제1도전층(44)에 의해 보호된다.

제9도를참조하면, 상기 제2스페이서(58)를 식각마스크로 사용하여 상기 제2스토리지 패턴(50b) 및 제1도전층(44)을 이방성 식각함으로써,기둥전극(100a), 두겹으로 겹쳐진 원통으로 이루어진 원통전극(100b), 및 원반형전극(100c)으로 이루어진 스토리지 전극을 형성한다.

제10도를 참조하면, 습식식각 공정으로 상기 제2스페이서(58)를 제거한다. 이때, 상기 제2절연층(43)이 함께 제거되며, 제1절연층(42)은 그 하부의 평탄화층이 식각되는 것을 방지한다. 이어서, 상기 스토리지 전극(100) 전면에 유전체막(110)을 형성하고, 계속해서, 결과물 전면에 다결정실리콘을 침적하여 플레이트 전극(120)을 형성한다.

상술한 이 등의 커패시터 제조방법에 의하면, 원통 내부에 또 다른 원통이 첨가될 뿐만 아니라 하부에 원방형 전극이 추가되는 스토리지 전극을 형성할 수 있으므로 셀 커패시턴스를 크게 증가시킬 수 있으나, 제조방법과 신뢰성 측면에서 다음과 같은 문제점들을 갖는다.

① 상기 제7도의 제2스토리지 패턴을 형성할 때와, 제9도의 스토리지 전극을 형성할 때, 그 전에 형성되어진 제1 및 제2 스페이서를 사용하여 제2도전층을 식각한다. 따라서, 식각종료점을 나태낼 수 있는 하부막이 없기 때문에 일정한 식각량을 조절하기가 매우 어렵고, 그 식각량의변화가 부위별로 심하게 나타난다.

② 제 1 및 제2절연층과, 제3 및 제4절연층이 연속적으로 형성되기 때문에, 이들을 제거할 때 산화막 에천트와 인산 등이 모두 사용되어야 한다. 그러나, 다결정실리콘으로 이루어진 도전층과의 습식식각 선택비가 선화막 에천트는 매우 좋지만, 인산의 경우는 그렇지 못하다. 따라서, 도전층의 막질이 매우 불량하게 변하고, 특히 스토리지전극의 원통모양이 그 두께가 크지 않기 때문에 인산에 의한 습식식각시 제거될 수 있다.

③ 유전체막 형성 전까지, 제1절연층 침적 / 제2절연층 침적 / 제1도전층 침적 / 제3절연층 침적 / 제4절연층 침적 / 콘택홀 형성 사진공정 / 제4 및 제3절연층 이방성 식각 / 제1도전층 이방성 식각 / 제2 및 제1절연층 이방성 식각 / 포토레지스트 제거 / 제2도전층 침적 / 제1물질층 침적 / 스토리지 전극 형성 사진공정 / 제1물질층 등방성 식각 / 제2도전층 이방성 식각 / 포토레지스트 제거 / 제2물질층 침적 / 제1스페이서 식각 / 제1물질층 습식 식각 / 제2도전층 이방성 식각 / 제2물질층 습식 식각 / 제3물질층 침적 / 제2스페이서 식각 / 제2 및 제1도전층 이방성 식각 / 제3물질층 습식식각 의 총 25단계의 제조공정이 필요하다. 특히 콘택홀의 형성시, 제4 및 제3절연층을 식각한 후 제1도전층을 식각하고 다시 제2 및 제1절연층을 식각하여야 하며, 이들을 각각 다른 장비에서 실시하여야 하므로 공정시간이 매우 길어진다.

④ 통상적으로 콘택홀을 형성한 후 세정공정을 실시하는데. 이때, 제1절연층/제2절연층/도전층/제3절연층/제4절연층으로 구성된 부분에 비해 그 하부의 평탄화층의 습식식각율이 높기 때문에 콘택홀의 하부 부위가 더 넓어지게 된다. 이에 따라, 제2도전층을 침적할 때 보이드가 생성되어 메모리셀의 전기적 특성을 저하시킨다. 이러한 현상을 방지하기 위해 일반적으로는, 콘택홀의 내측벽에 습식식각 선택비가 큰 절연물질, 예컨대 질화물이나 옥시나이트라이드로 이루어진 스페이서를 형성하는 방법을 사용한다. 그러나, 상기한 방법을 이 등의 종래방법에서 사용할 경우, 제1도전층과 제2도전층이 연결되지 않기 때문에 기둥전극 측벽의 원반형 부위를 스토리지 전극으로 사용할 수 없게 된다.

따라서, 본 발명의 목적은 상술한 종래방법들의 문제점들을 해결할 수 있고 단순화된 공정으로 커패시턴스를 용이하게 증가시킬 수 있는 반도체 메모리장치의 커패시터 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본발명은,

반도체기판 상에 제1, 제2, 제3 및 제4 절연층을 차례로 형성하는 단계; 상기 제4, 제3, 제2 및 제11 절연층을 부분적으로 식각하여 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀이 형성된 결과물 전면에 제1도전층을 형성하는 단계;

상기 제1도전층 상에 , 각 셀 단위로 한정된 물질패턴을 형성하는 단계;

상기 물질패턴이 형성된 결과물 전면에 제2도전층을 형성하는 단계;

상기 제2도전층을 이방성 식각하여 상기 물질패턴의 측벽에 도전성 스페이서를 형성하는 단계;

상기 도전성 스페이서를 식각 마스크로 사용하여 상기 제4 및 제3절연층을 이방성 식각하는 단계;

상기 물질패턴, 제4절연층 및 제2절연층을 습식 식각하는 단계;

상기 결과물 전면에 제3도전층을 형성하는 단계; 및

상기 제3도전층을 이방성 식각하여 원통형 부위, 기둥 부위 및 원방형 부위로 이루어진 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법을 제공한다.

상기 제2 및 제4 절연층을 구성하는 물질로, 상기 제1 및 제3 절연층을 구성하는 물질과 임의의 건식식각 공정에 대해서는 비슷한 식각율을 갖고 임의의 습식식각 공정에 대해서는 다른 식각율을 갖는 물질을 사용하는 것이 바람직하다. 상기 제2 및 제4 절연층과 물질패턴을 구성하는 물질로는, 고온산화물, 저온산화물, 및 BPSG 군에서 선택된 어느 하나를 사용하는 것이 바람직하다.

상기 제2도전층을 이방성 식각하여 상기 물질패턴의 측벽에 도전성 스페이서를 형성할 때, 상기 제1도전층이 동시에 식각된다.

본 발명의 바람직한 실시예에 의하면, 상기 제1, 제2, 제3 및 제4 절연층을 형성하는 단계를 1회 이상 반복하여 상기 스토리지 전극의 원반형 부위의 개수를 증가시킬 수 있다.

또한, 상기 제1 도전층을 형성하는 단계 전에 상기 콘택홀의 측벽에 절연물질로 이루어진 스페이서를 형성하는 단계를 더 구비할 수 있다.

본 발명에 의하면, 단순화된 제조단계 및 용이한 공정으로 원통부위, 기둥부위 및 상기 기둥부위의 측벽에 형성된 두개의 원반형 부위로 이루어진 스토리지 전극을 형성할 수 있으므로 셀 커패시터를 크게 증대시킬 수있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

제11도 내지 제15도는 본 발명의 일실시예에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.

제11도는 제1, 제2, 제3 및 제4절연층(60, 62, 64, 66), 제1도전층(68) 및 물질패턴(70)을 형성하는 단계를 도시한다. 필드산화막(12)에 의해 활성영역 및 비활성영역이 구분된 반도체기판(10)의 상기 활성영역에, 드레인영역(16)과 상기 드레인영역(16)에 접속되는 비트라인(20)을 공유하며, 각각이 하나씩의 소오스영역(14)과 게이트전극(18)을 구비하는 트랜지스터들을 형성한 후, 결과물 전면에 트랜지스터를 절연시키기 위한 절연층(19)을 형성한다. 이어서, 상기 트랜지스터 및 비트라인을 제조하는 공정에 의해 그 표면에 굴곡이 발생한 상기 기판(10)의 표면을 평탄화시키기 위하여 평탄화층(22)을 상기 절연층(19)상에 형성한다.

다음에, 상기 평탄화층(22) 상에 제1절연층(60) 및 제2절연층(62)을 차례로 형성하고, 계속해서 그 위에 제3절연층(64) 및 제4절연층(66)을 차례로 형성하다. 여기서, 상기 제2 및 제4절연층(62, 66)을 구성하는 물질로, 상기 제1 및 제3 절연층(60,64)을 구성하는 물질과 임의의 건식식각 공정에 대해서는 비슷한 식각율을 갖고 임의의 습식식각 공정에 대해서는 다른 식각율을 (A물질의 식각율을 1로 했을 경우, B물질의 식각율은 4이상으로 하는 것이 바람직하다) 갖는 물질을 사용하다. 바람직하게는, 상기 제2 및 제4절연층(62, 66)을 구성하는 물질로 고온산화물(HTO), 저온산화물(LTO) 및 BPSG 등의 군에서 선택된 어느 하나를 사용한다. 이어서, 리소그라피 공점으로상기 트랜지스터의 소오스여역(14) 상에 적층되어 있는 제4, 제3, 제2, 및 제1절연층(66, 64, 62, 60)과 평탄화층(22) 및 절연층(19)을 이방성 식각하여 상기 소오스영역(14)을 노출시키는 콘택홀(67)을 형성한다. 다음에, 상기 콘택홀(67)이 형성된 결과물 전면에, 상기 제4절연층(66)을 기준으로 일정한 두께를 갖도록 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 침적하여, 제1도전층(68)을 형성한다. 이어서, 상기 제1도전층(68) 상에, 제1도전층(68)을 구성하는 물질과는 임의의 습식식각 공정에 대해 다른 식각율을 갖는 물질, 예컨대 고온산화물, 저온산화물 또는 BPSG와 같은 산화물을 침적하여 제1물질층을 형성한 다음, 리소그라피 공정에 의해 각 셀 단위로 한정된 포토레지스터 패턴(72)을 상기 제1물질층 상에 형성한다. 다음에, 상기 포토레지스트 패턴(72)을 식각마스크로 사용하여 상기 제1물질층을 이방성 식각함으로써 소정의 물질패턴(70)을 형성한다.

제12도는 도전성 스페이서(74)를 형성하는 단계를 도시한다. 상기 포토레지스터 패턴(72)을 제거한 다음, 결과물 전면에 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 침적하여 제2도전층을 형성한다. 이어서, 상기 제2도전층을 이방성 식각하여 상기 물질 패턴(70)의 측벽에 도전성 스페이서(74)를 형성한다. 이때, 상기 제1도전층(68)이 함께 식각되며, 제4절연층(66)은 상기 제1도전층(68)과는 임의의이방성 식각공정에 대해 다른 식각율을 갖기 때문에 그 하부의 절연층들이 식각되는 것을 방지한다.

제13도를 참조하면, 상기 도전성 스페이서(74)를 식각마스크로 사용하여 제4절연층(66) 및 제3절연층(64)을 이방성 식각한다. 계속해서, 완층산화막 에천트와(B.O.E : Buffered Oxide Etchant : NH₄F와 HF를 적절한 비율로 혼합한 용액) 같은 산화물 에천트를 사용한 습식식각 공정으로 상기 물질패턴(70), 제4절연층(66) 및 제2절연층(62)을 제거한다. 이때, 상기 제1절연층(60)은 그 하부의 평탄화층(22)이 식각되는 것을 방지한다.

제14도는 스토리지 전극(100)을 형성하는 단계를 도시한다. 상기 결과물 전면에 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 침적하여 제3도전층을 형성한 다음, 상기 도전성 스페이서(74)를 식각마스크로 사용하여 상기 제3도전층을 이방성 식각한다. 그 결과, 상기 도전성 스페이서로 이루어진 원통형 부위(74), 기둥 부위(68) 및 두개의 원반형 부위(76)으로 이루어진 스토리지 전극(100)을 형성한다. 제15도는 커패시터를 완성하는 단계를 도시한다. 상기 스토리지 전극(100)의 전면에 ONO(Oxide/Nitride/Oxide)나 오산화탄탈륨(Ta₂O₅)과 같은 고유전물질을 도포하여 유전체막(110)을 형성한다. 이어서, 상기 결과물 전면에 도전물질, 에컨대 불순물이 도우프된 다결정실리콘을 침적하여 플레이트 전극(120)을 형성함으로써, 커패시터 제조공정을 완료한다.

상술한 본 발명의 일실시예에 의하면 다음과 같은 효과들을 얻을 수 있다.

① 유전체막의형성 전까지,제1절연층 침적 / 제2절연층 침적 / 제3절연층 침적 / 제4절연층 침적 / 콘택홀 형성 사진 공정 / 제4, 제3, 제2 및 제1절연층 이방성 식각 / 포토레지스트 제거 / 제1도전층 침적 / 제1물질층 침적 / 스토리지 전극 형성 사진공정 / 제1물질층 이방성 식각 / 포토레지스트 제거 / 제2도전층 침적 / 제2 및 제1 도전층 이방성 식각 / 제4 및 제3 절연층 이방성 식각 / 제1물질층, 제4절연층 및 제2절연층 습식식각 / 제3도전층 침적 / 제3도전층 이방성 식각 의 총 18단계의 제조공정이 이루어진다. 따라서 종래방법 대비 약 30%의 공정 단계를 감소시키면서 원통형 부위, 기동 부위 및 두 개의 원반형 부위로 이루어진 스토리지 전극을 형성할 수 있으므로 충분한 셀 커패시터를 확보할 수있다.

② 상기한 스토리지 전극의 모든 부위들은 마지막에 침적된 제3도전층만으로 이루어지기 때문에, 도전층과 도전층 사이에 자연산화막이 존재하지 않으므로 신뢰성 측면에서 매우 우수하다.

③ 모든 도전층 및 절연층들은 습식식각 시에 식각종료점을 명확히 구분할 수 있으므로, 공정이 용이하여 부위별로 식각량의 변화가 심하지 않아 균일한 유효 커패시터 면적을 확보할 수있다.

④ 도전성 스페이서이 뾰족한 끝부분이 제3도전층의 이방성 식각시 평탄하게 식각되기 때문에, 유전체막의 누설전류 발생 가능성을 제거할수 있다.

제16도는 본 발명의 다른 실시예에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위한 단면도이다.

제16도를 참조하면, 상기 제11도를 참조하여 설명한 방법에 의해 콘택홀(67)을 형성한 다음, 사기 콘택홀(67)이 형성된 결과물 전면에, 평탄화층(22)을 구성하는 물질과 임의의 습식식각 공정에 대해 다른 식각율을 갖는 절연물질, 에컨대 실리콘 나이트라이드(Si₃N₄) 또는 옥시나이트라이드(oxynitride)를 침적한다. 이어서 상기 절연물질층을 이방성 식각하여 상기 콘택홀(67)의 내측벽에 절연 스페이서(78)를 형성한다. 다음에, 상기 절연 스페이서(78)가 형성된 결과물 전면에 불순물이 도우프된 다결정실리콘을 침적하여 제1도전층(68)을 형성하고, 계속해서, 싱기 제11도 내지 제15도의 공정들을 동일하게 실시함으로써 커패시터 제조공정을 완료한다.

상술한 본 발명의 다른 실시예에 의하면, 콘택홀을 형성한 후 제1도전층을 형성하기 전에 통상적인 세정공정을 실시하더라도, 상기 콘택홀 내측벽의 절연 스페이서가 평탄화층에 대해 높은 습식식각율을 갖기 때문에 콘택홀의 하부 부위가 넓어지는 현상이 일어나지 않는다. 따라서, 콘택홀의 내부에 보이드가 생성되지 않으므로 메모리셀의 전기적 특성에 영향을 미치지 않는다.

도시하지는 않았지만 본 발명의 바람직한 또 다른 실시예에 의하면, 제1, 제2, 제3 및 제4 절연층을 형성하는 단계를 1회이상 반복하여 상기 스토리지 전극의 원반형 부위의 갯수를 증가시킬 수 있다.

또한, 상술한 종래방법에서와 같이 소정 물질층으로 이루어진 스페이서 형성단계와 상기 스페이서를 식각마스크로 사용한 도전층 이방성 식각마스크로 사용한 도전층 이방성 식가단계를 1회이상 반복함으로써 상기 스토리지 전극의 원통형 부위의 갯수를 증가시킬 수 있다.

이상 상술한 바와 같이 본 발명에 의하면, 단순화되고 용이한 제조공정으로 원통형 부위, 기둥 부위 및 원반형 부위로 이루어진 스토리지 전극을 형성할 수 있다. 따라서 64Mb급 이상으로 고집적화되는 반도체 메모리장치에서 요구되는 셀 커패시터를 충분히 확보할 수 있다.

본 발명이 상기 실시에에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (5)

1. 반도체기판 상에 제1, 제2, 제3 및 제4 절연층을 차례로 형성하는 단계; 상기 제4, 제3, 제2 및 제1 절연층을 부분적으로 식각하여 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 결과물 전면에 제1도전층을 형성하는 단계; 상기 제1도전층 상에, 각 셀 단위로 한정된 물질패턴을 형성하는 단계; 상기 물질패턴이 형성된 결과물 전면에 제2도전층을 형성하는 단계; 상기 제2도전층 및 상기 제1도전층을 이방성 식각하여 상기 물질패턴의 측벽에 도전성 스페이서를 형성하고, 상기 도전성 스페이서 및 상기 물질패턴의 하부에 제1도전층 패턴을 형성하는 단계; 상기 도전성 스페이서 및 상기 제1도전성 패턴을 식각마스크로 사용하여 상기 제4 및 제3 절연층을 이방성 식각하는 단계; 상기 물질패턴, 제4절연층 및 제2절연층을 습식 식각하는 단계; 상기 결과물 전면에 제3도전층을 형성하는 단계; 및 상기 제3도전층을 이방성 식각하여 원통형 부위, 기둥 부위 및 원방형 부위로 이루어진 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
2. 제1항에 있어서, 상기 제2 및 제4 절연층을 구성하는 물질은 상기 제1 및 제3 절연층을 구성하는 물질과 임의의 건식식각 공정에 대해 비슷한 식각율을 갖고 임의의 습식식각 공정에 대해 식각율을 갖는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
3. 제1항에 있어서, 상기 제2 및 제4 절연층과 물질패턴을 구성하는 물질은 고온산화물, 저온산화물, 및 BPSG 구에서 선택된 어느 하나인 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
4. 제1항에 있어서, 상기 제1, 제2, 제3 및 제4 절연층을 형성하는 단계를 적어도 1회 실시하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
5. 제1항에 있어서, 상기 제1 도전층을 형성하는 단계 전에, 상기 콘택홀의 측벽에 절연물질로 이루어진 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.