KR960009999B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

요약 없음

Description

반도체 메모리장치 및 그 제조방법
제1도 내지 제4도는 종래 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시된 단면도들.
제5도는 본 발명의 방법에 의해 제조된 반도체 메모리장치를 도시한 사시도.
제 6도 내지 제12도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제1실시예를 설명하기 위해 도시된 단면도들.
제13도 내지 제18도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제2실시예를 설명하기 위해 도시된 단면도들.
제19도 내지 제20도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제3실시예를 설명하기 위해 도시된 단면도들.
제21도 내지 제26도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제4실시예를 설명하기 위해 도시된 단면도들.
제27도 내지 제29도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제5실시예를 설명하기 위해 도시된 단면도들.
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 스택형 커패시터 구조를 가진 메모리셀에 있어서 그 셀커패시턴스를 증가시키기 위해 커패시터의 스토리지전극 구조를 개선한 반도체 메모리장치 및 그 제조방법에 관한 것이다.
메모리셀 면적의 감소에 따른 셀커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 접적도 증가에 심각한 장애요인이 되는데, 이는 메모리셀의 독출능력을 저하시키고 소프트 에라율을 증가시킬 뿐만아니라, 저전압에서의 소자동작을 어렵게 하여 작동 시 전력소모를 과다하게 하기 때문에 반도체 메모리장치의 고집적화를 위해서는 반드시 해결해야 할 과제이다.
통상, 약 1.5㎛3의 메모리셀 면적을 가지는 64Mb급 DRAM에 있어서는 일반적인 2차원적인 스택형 메모리셀을 사용한다면 Ta2O5와 같은 고유전율의 물질을 사용하더라고 충분한 커패시턴스를 얻기가 힘들기때문에 3차원적 구조의 스택형 커패시터를 제안하여 커패시턴스 향상을 도모하고 있다. 이중스택(Double stack)구조, 핀(Fin)구조, 원통형전극(Cylindrical electrode)구조, 스프레드스택(Spread stack)구조 및 박스(Box) 구조는 메모리셀의 셀커패시턴스 증가를 위해 제안된 3차원적 구조의 스토리지전극들이다.
3차원적 스택형 셀커패시터 구조에 있어서, 특히 원통구조는 원통의 외면 뿐만아니라 내면까지 유효커패시터 영역으로 이용할 수 있어 64Mb급 메모리셀이나 그 이상급으로 고집적되는 메모리셀에 적합한 구조로 채택되고 있는데, 현재는 원통 내부에 원기둥, 또는 다른 원통을 첨가함으로써 셀커패시턴스를 향상시키기 위한 커패시터 구조가 제안되고 있다.
제1도 내지 제4도는 종래 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시된 단면도로서, 원통 내부에 또 다른 원통이 첨가된 구조의 스토리지전극 형성방법을 설명한다. 이는, 1991년 IEEE지에 발표된 논문, 'Crown-Shaped Stacked-Capacitor Cell for 1.5-V Operation 64-Mb DRAM's'을 참조한다.
제1도는 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판의 상기 활성영역에, 하나의 비트라인(20)과 드레인영역(16)을 공유하고 각각이 하나씩의 소오스영역(14) 및 게이트전극(18)을 구비하는 트랜지스터를 형성하는 공정, 결과물 전면에 상기 트랜지스터를 다른 도전층들(이 후의 공정에 의해 제조될 도전층)로부터 절연시키기 위한 절연층(19)을 형성하는 공정, 결과물 전면에 평탄화층(22)을 형성하는 공정, 상기 소오스영역(14) 상에 적층되어 있는 절연층 및 평탄화층을 부분적으로 제거하여 콘택홀을 형성하는 공정, 상기 콘택홀을 제1의 다결정실리콘으로 채움으로써 기둥전극(30)을 형성하는 공정, 결과물 전면에 제1의 이산화실리콘층(24), 실리콘 나이트라이드층(26) 및 제2의 이산화실리콘층(32)을 적층하는 공정, 각 셀 단위로 한정되고 상기 기둥전극(30)의 표면이 노출되도록 적층된 물질층에 우물을 형성하는 공정, 결과물 전면에 제2의 다결정실리콘을 증착하여 제1의 다결정실리콘층(34)을 형성하는 공정, 및 제3의 이산화실리콘층을 형성한 후 이방성식각함으로써 상기 우물의 내부 측벽에 제3의 이산화실리콘층으로 된 스페이서(36)를 형성하는 공정에 의해 형성된 반도체장치를 도시한다.
제2도는 스페이서(36)가 형성된 반도체기판 전면에 제3의 다결정실리콘을 증착하여 제2의 다결정실리콘층(38)을 형성하는 공정, 및 상기 제2의 다결정실리콘층의 표면이 노출되지 않도록 결과물 전면에 제4의 이산화실리콘층(40)을 형성하는 공정에 의해 형성된 반도체장치를 도시한다.
제3도는 스페이서(36)의 최상부 표면의 높이 정도까지 상기 제4의 이산화실리콘층을 에치백하는 공정, 및 표면으로 노출된 상기 제2의 다결정실리콘층을 이방성식각으로 제거한 후 상기 이방성식각에 의해 표면으로 노출된 상기 제1의 다결정실리콘층을 이방성식각함으로써 스토리지전극(100)을 형성하는 공정에 의해 형성된 반도체 장치를 도시한다.
제4도는 제4의 이산화실리콘층, 스페이서 및 제2의 이산화실리콘층을 제거하는 공정, 상기 스토리지전극(100) 전면에 유전체막(110)을 형성하는 공정 및 결과물 전면에 제4의 다결정실리콘을 증착하여 플레이트전극(120)을 형성하는 공정에 의해 형성된 반도체장치를 도시한다.
상술한 종래 방법에 의한 반도체 메모리장치의 제조방법에 의하면, 원통 내부에 또 다른 원통이 첨가된 스토리지전극을 형성할 수 있어 셀 커패시턴스를 향상시킬 수는 있으나, 첫째, 기둥전극(제1도에서 설명) 형성을 위해 콘택홀을 형성한 후 제1의 다결정실리콘을 채울 때, 상기 제1의 다결정실리콘이 채워지는 상태에 따라 그 상부에 형성되는 원통의 모양이 좌우되기 때문에 콘택홀 부분에만 상기 제1의 다결정실리콘을 정확하게 채우는 것이 중요한데, 그 공정이 매우 어렵다.
둘째, 우물(제1도에서 설명)을 형성하는 위해 상기 제2의 이산화실리콘층을 이방성식각하는 공정 시, 상기 우물은 그 측벽이 경사지도록 형성되기가 쉬운데, 이는 플레이트전극 형성시 셀 사이에 구멍(Void)을 형성하여 메모리장치의 전기적특성을 저하시킨다.
셋째, 제4의 이산화실리콘을 에치백할 때(제3도에서 설명), 그 정도를 조절하기 힘들기 때문에 균일한 셀커패시턴스 확보가 어렵다.
네째, 제1의 다결정실리콘층을 형성한 후 제2의 다결정실리콘층을 형성할 때(제2도에서 설명), 상기 제1의 다결정실리콘층 표면에 얇은 자연산화막이 생성되어 메모리장치의 전기적특성을 저하시킨다.
다섯째, 원통전극의 끝부분이 뾰족하게 형성되므로 누설전류가 생길 가능성이 많다 등의 문제점들이 지적되었다.
본 발명의 목적은 신뢰성 및 셀커패시턴스 향상을 가능하게하는 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 메모리장치를 제조하는데 있어서 적합한 그 제조방법을 제공하는데 있다.
본 발명의 상기 목적은, 기둥모양으로 형성된 기둥전극, 상기 기둥전극의 상부와 연결되고 두 겹으로 겹쳐진 원통모양으로 형성된 원통전극 및 상기 기둥전극의 중간부에서 사방으로 펼처진 원반모양으로 형성된 원반전극으로 형성된 스토리지전극을 포함하는 커패시터를 포함하는 반도체 메모리장치에 의해 달성된다.
발명의 상기 다른 목적은, 반도체기판 전면에 제1도전층을 형성하는 공정, 상기 제1도전층 상에 각 셀 단위로 격리되는 모양으로 소정의 패턴을 형성하는 공정, 상기 제1도전층을 각 셀 단위로 한정되도록 식각함으로써 제1의 스토리지전극 패턴을 형성하는 공정, 소정의 패턴 및 제1의 스토리지전극 패턴 측벽에 제1의 측벽스페이서를 형성하는 공정, 소정의 패턴 제거하는 공정, 제1의 측벽스페이서를 식각마스크로 하여 상기 제1도전층을 소정의 깊이로 식각함으로써 제2의 스토리지전극 패턴을 형성하는 공정, 제1의 측벽스페이서를 제거하는 공정, 상기 제2의 스토리지전극 패턴 측벽에 제2의 측벽스페이서를 형성하는 공정, 제2의 측벽스페이서를 식각마스크로 하여 상기 제1도전층을 이방성식각함으로써 스토리지전극을 형성하는 공정 및 상기 제2의 측벽스페이서를 제거하는 공정을 포함하는 반도체 메모리장치의 제조방법에 의해 달성된다.
본 발명의 상기 다른 목적은, 반도체기판 상에 제1도전층을 형성하는 공정, 상기 제1도전층 상에 제1물질층 및 제2물질층이 적층된 형태의 소정 패턴을 형성하는 공정, 상기 소정패턴 측벽에 제3물질층으로 된 제1의 스페이서를 형성하는 공정, 상기 제1도전층을 식각대상물로한 식각공정을 결과물 전면에 행하여 스토리지전극 패턴을 형성하는 공정, 상기 제1의 스페이서를 제거하는 공정, 제1물질층으로 된 소정 패턴 및 상기 스토리지 전극 패턴 측벽에 제3물질층으로 된 제2의 스페이서를 형성하는 공정, 상기 제2의 스페이서를 식각마스크로 하여 제1도전층을 식각하는 공정을 포함하는 반도체 메모리장치의 제조방법에 의해 달성될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명은 더욱 더 자세하게 설명하고자 한다. 계속해서 소개되는 도면들에 있어서, 상기 제1도 내지 제4도에서 참조한 참조부호와 동일한 부호는 동일부분을 의미한다.
제5도는 본 발명의 방법에 의해 제조된 반도체 메모리장치를 도시한 사시도로서, 소오스영역(14), 드레인영역(16) 및 게이트전극(18)으로 구성된 트랜지스터, 트랜지스터의 상기 드레인영역과 연결되는 기둥모양으로 형성되는 기둥전극(100a), 상기 기둥전극의 상부와 연결되고 두겹으로 겹쳐진 원통모양으로 형성된 원통전극(100b) 및 상기 기둥전극의 중간부에서 사방으로 펼쳐진 원반모양으로 형성된 원반전극(100c)으로 구성된 스토리지전극(100), 상기 스토리지전극 전면을 피복하는 형태로 향성된 유전체막(110) 및 상기 유전체막 전면에 피복하는 형태로 플레이트전극(120)을 포함하는 반도체 메모리장치를 도시한다.
상기 제5도에서 도시된 반도체 메모리장치에 의하면, 원통전극을 두겹으로 형성하고 그 하부에 원반전극을 형성함으로써 셀커패시턴스를 용이하게 증가시킬 수 있고, 상기 원통전극의 끝부분이 뾰족하게 형성되지 않으므로 누설전류에 노출될 가능성이 없어 고신뢰도의 메모리장치를 가능하게 하였다.
제6도 내지 제12도는 본 발명에 의한 반도체 메모리장치의 제조방법에 제1실시예를 설명하기 위해 도시된 단면도들이다.
먼저, 제6도는 제1도전층 상에 소정의 패턴(52)을 형성하는 공정을 도시한 것으로서, 상기 제1도에서 설명한 방법으로 평탄화층(22)까지 형성하는 공정(트랜지스터를 형성하는 방법이 본 발명이 청구하고자하는 주된 내용은 아니므로 종래 방법에서 설명한 방법을 그대로 이용한다), 결과물 전면에, 제1절연층 및 제2절연층들을 교대로 적층하는 공정, 트랜지스터의 상기 소오스영역(14)이 노출되도록 평탄화층 상에 적층되어 있는 제1절연층 및 제2절연층들, 상기 평탄화된(22), 및 절연층(19)을 부분적으로 제거함으로써 소오스영역 상에 콘택홀을 형성하는 공정, 결과물 전면에, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 약 3,000~6,000Å 정도의 두께로 증착하여 상기 제1도전층(50)을 형성하는 공정, 제1도전층 전면에, 임의의 식각공정에 대해 상기 제1도전층을 구성하고 있는 물질과는 그 식각율이 다른 절연물질, 예컨대 HTO(High Temperature Oxide)와 같은 산화물(제1의 제1실시예의 경우)을, 예컨데 약 1,000Å 정도의 두께로 도포하여 제1의 제1물질층을 형성하는 공정, 결과물 전면에 포토레지스트와 같은 감광성물질을 도포하는 공정, 각 셀 단위로 한정되도록 상기 감광성물질을 패터닝하여 감광막패턴(54)을 형성하는 공정, 및 상기 감광막패턴을 식각마스크로 하여 상기 제1의 제1물질층을 등방성식각함으로써 소정의 패턴(52)을 형성하는 공정으로 진행된다. 상기 등방성식각 공정은 감광막패턴의 가장자리 부분을 기준으로 했을때, 횡방향으로 약 1,000~1,500Å 정도의 길이로 식각되도록 진행되는 것이 적당하다.
이때, 상기 제1물질층 및 제2물질층을 구성하는 물질로는, 임의의 식각공정에 대해 상기 제1도전층을 구성하는 물질과는 그 식각율이 다른(임의의 식각공정에 대해 A물질의 식각율을 1로 했을때, B물질의 식각율은 4~5정도) 절연물질을 사용한다. 이와같은 물질로는, 상기 제1도전층을 구성하는 물질로 불순물이 도우프 된 다결정실리콘을 사용했을 때, 실리콘나이트라이드(Si3N4)와 같은 질화물이나 고온산화막(HTO)과 같은 산화물이 있다. 본 명세서에서는 상기 산화물을 제1물질층이라 칭하고, 상기 질화물을 제2물질층이라 칭하고, 제1물질층 또는 제2물질층 앞에 기술되는 '제1의' 또는 '제2의'등의 단어들은 각 층을 구분하기 위해 임의로 정한 이름을 의미한다.
편탕화층(22) 상에 교대로 적층되는 상기 제1물질층 및 제2물질층, 제2의 제2물질층(42), 제2의 제1물질층(44), 제3의 제2물질층(46) 및 제3의 제1물질층(48)과 같이 4층의 물질층으로 형성될 수도 있고 (제1의 제1실시예), 제2의 제2물질층(42), 제2의 제1물질층(44), 제3의 제2물질층(46)과 같이 3층의 물질층으로 형성될 수도 있다(제2의 제1실시예), 이때, 각 층은 약 500Å 정도의 두께로 형성되고, 제2의 제1실시예의 경우, 제1도전층 상에 산화물 대신 질화물을 사용하여 제1의 제2물질층을 형성한 후 인산을 사용, 등방성식각공정으로 상기 소정의 패턴(52)을 형성한다. 이에 대한 자세한 설명은 후술한다.
제7도는 제1의 스토리지전극 패턴(50a)을 형성하는 공정을 도시한 것으로서, 상기 감광막패턴(54)을 식각마스크로 하고 상기 제3의 제1물질층(48)을 식각종료점으로 한(제1의 제1실시예의 경우) 이방성식각 공정에 의해 형성된다. 제1의 스토리지전극 패턴은 상기 감광막패턴과 같이 각 셀 단위로 한정된 모양으로 형성된다는 것은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자는 분명하게 알 수 있다.
제8도는 제1의 측벽스페이서(56)를 형성하는 공정을 도시한 것으로서, 감광막패턴을 제거하는 공정, 결과물 전면에, 제2물질층(제1의 제1실시예의 경우)을, 약 500~1,000Å 정도의 두께로 형성한 후 이방성식각하여 상기 소정의 패턴(52) 및 제1의 스토리지전극 패턴(50a) 측벽에 제1의 측벽스페이서(56)를 형성하는 공정으로 진행된다.
제9도는 제2의 스토리지전극 패턴(50b)을 형성하는 공정을 도시한 것으로서, 완충산화막에천트(B.O.E ; Buffered Oxide Etchant, NH4F와 HF를 적절한 비율로 혼합한 용액)와 같은 산화물에천트를 사용하여 상기 소정의 패턴을 제거하는 공정(이때, 상기 제3의 제1물질층도 함께 제거된다)(제1의 제1실시예의 경우), 상기 제1의 측벽스페이서(56)를 식각마스크로 하여 제1의 스토리지전극 패턴을 소정의 깊이, 예컨대 500Å 정도의 깊이로 이방성식각함으로써 제2의 스토리지전극 패턴(50b)을 형성하는 공정으로 진행된다. 이때, 제2의 제1실시예에서는, 인산과 같은 식각용액을 사용하여 상기 소정의 패턴을 제거하고, 이 소정의 패턴과 동시에 제3의 제2물질층도 제거된다.
제10도는 제2의 측벽스페이서(58)를 형성하는 공정을 도시한 것으로서, 제1의 측벽스페이서를 제거하는 공정(이때, 상기 제3의 제2물질층도 함께 제거된다), 결과물 전면에, 제1물질층(제1의 제1실시예의 경우)을, 약 500~1,000Å 정도의 두께로 형성한 후 이방성식각함으로써 상기 제2의 스토리지전극 패턴(50b) 측벽에 제2의 측벽스페이서(58)를 형성한다. 이때, 제2의 제1실시예의 경우, 제1의 측벽스페이서와 함께 제거되는 물질층을 제2의 제1물질층이고, 상기 제2의 측벽스페이서를 형성하는 물질로 질화물을 사용한다.
제11도는 기둥전극(100a) 및 두 겹으로 겹쳐진 원통모양으로 형성된 원통전극(100b)으로 구성된 스토리지전극(100)을 형성하는 공정을 도시한 것으로서, 제2의 측벽스페이서(58)를 식각마스크로 하여 상기 제2의 스토리지전극 패턴을, 약 2000~5000Å 정도의 깊이로 이방성식각하는 공정에 의해 형성된다.
제12도는 유전체막(110) 및 플레이트전극(120)을 형성하는 공정을 도시한 것으로서, 제2의 측벽스페이서를 제거하는 공정 (상기 제2의 측벽스페이서가 산화물로 형성되었을 경우(제1의 제1실시예)엔 제2의 제1물질층(제11도의 도면부호 44)도 함께 제거되고, 상기 제2의 측벽스페이서가 질화물로 형성되었을 경우(제2의 제1실시예)엔 제2의 제2물질층이 제2의 측벽스페이서와 함께 제거된다), 상기 스토리지전극(100) 전면에, ONO(Oxide/Nitride/Oxide)막이나 Ta2O5와 같은 유전물질을 도포하여 상기 유전체막(110)을 형성하는 공정, 및 결과물 전면에, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 증착하여 플레이트전극(120)을 형성하는 공정으로 진행된다.
상기 제1실시예에 의하면, 원통전극이 두 겹으로 형성된 스토리지전극을 형성할 수 있기때문에 셀커패시턴스 증가가 용이하고, 원통전극의 끝부분이 뾰족하게 형성되지 않기 때문에 누설전류가 생길 가능성이 없어 메모리장치의 신뢰도를 증가시킬 수 있다.
상기 제1실시예에 있어서, 소정의 패턴(제6도 참조)을 구성하는 물질로 제2물질층을 사용했을 경우, 상기 제1 및 제2의 측벽스페이서, 및 평탄화층 상에 적층되는 물질층을 구성하는 물질을 바꾸어야 함은 물론이다. 예컨대 제1물질층으로 형성된 물질층은 제2물질층으로, 제2물질층으로 형성된 물질층은 제1물질층으로 그 물질이 바뀐다(설명도중 언급하였음). 또한, 본 명세서에서는, 상기 제1물질층을 제거하기 위해서는 제9도에서 설명한 것과 같은 완충산화막에천트를 사용하고, 상기 제2물질층을 제거하기 위해서는 인산을 사용하였다. 하지만 상기 에천트가 예로든 상기 물질들에만 한정되지 않으며, 사용되는 물질이 바뀜에 따라 그 에천트도 바뀔수 있음은 물론이다.
제13도 내지 제18도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제2실시예를 설명하기 위해 도시된 단면도이다.
먼저, 제13도는 제1도전층(50) 상에 소정의 패턴(72) 및 제3의 측벽스페이서(76)를 형성하는 공정을 도시한 것으로서, 상기 제6도에서 설명한 방법과 같은 방법으로 제1도전층(50)까지의 형성하는 공정, 제1도전층 상에 제4의 제2물질층(72) 및 제4의 제4의 제1물질층(74)을, 약 1,500Å 정도의 두께로 차례대로 적층하는 공정, 각 셀 단위로 한정되도록 상기 제4의 제2물질층 및 제4의 제1물질층을 이방성식각함으로써 제4의 제2물질층으로 된 상기 소정의 패턴(72)(편의상 상기 제4의 제2물질층과 동일한 도면부호를 사용함)을 형성하는 공정(이때, 상기 제4의 제1물질층도 상기 소정의 패턴과 같은 모양으로 패터닝 됨). 결과물 전면에, 임의의 이방성식각에 대해서는 상기 제1도전층을 구성하는 물질과 그 식각율이 다르고, 임의의 등방성식각에 대해서는 상기 제4의 제1물질층과 그 식각율이 같은(임의의 식각공정에 대해, A물질의 식각율을 1로 했을 때, B물질의 식각율은 4~5 이하) 물질, 예컨대, 고온산화막과 같은 산화물을, 약 1,000Å 정도의 두께로 도포한 후 이방성식각함으로써 제3의 측벽스페이서(76)을 형성하는 공정으로 진행된다.
이때, 평탄화층(22) 상에 도포되는 물질층은, 제5의 제2물질층(60), 제5의 제1물질층(62), 제6의 제2물질층(64), 제6의 제1물질층(66), 제7의 제2물질층(68) 및 제7의 제1물질층(70)과 같이 여섯층의 물질층으로 형성될 수도 있고(제1의 제2실시예), 제5의 제2물질층(60), 제6의 제1물질층(66), 제7의 제2물질층(68) 및 제7의 제1물질층(70)과 같이 4층의 물질층으로 형성될 수도 있다. (제2의 제2실시예), 또한, 제5의 제2물질층(60)은 약 100Å 정도의 두께로 형성되고, 그 외의 각 층(62, 64, 66, 68 및 70)은 약 500Å 정도의 두께로 형성됨이 바람직하다.
제14도는 제1의 스토리지전극 패턴(50a) 및 제1의 측벽스페이서(56)를 형성하는 공정을 도시한 것으로서, 제3의 측벽스페이서 및 제4의 제1물질층을 식각마스크로 하고 상기 제7의 제1물질층을 식각종료점으로 하여 상기 제1도전층을 이방성식각함으로써 각 셀 단위로 한정된 모양의 상기 제1의 스토리지전극 패턴(50a)을 형성하는 공정, 상기 제3의 측벽스페이서 및 제4의 제1물질층을 제거하는 공정(이때, 상기 제7의 제1물질층도 함께 제거된다), 및 결과물 전면에, 제1물질층을, 약 500Å 정도의 두께로 형성한 후 이방성식각함으로써 상기 제1의 측벽스페이서(56)를 형성하는 공정으로 진행된다.
제15도는 제2의 스토리지전극 패턴(50b)을 형성하는 공정을 도시한 것으로서, 소정의 패턴을 제거하는 공정(이때, 제7의 제2물질층도 함께 제거된다), 상기 제1의 측벽스페이서(56)를 식각마스크로 하여 제1의 스토리지전극 패턴을, 약 1,000Å 정도의 깊이로 이방성식각함으로써 상기 제2의 스토리지전극 패턴(50b)을 형성하는 공정으로 진행된다.
제16도는 제2의 측벽스페이서(58)를 형성하는 공정을 도시한 것으로서, 제1의 측벽스페이서를 제거하는 공정(이때, 제6의 제1물질층도 함께 제거된다), 결과물 전면에, 제1물질층을, 예컨대 약 500~1,000Å 정도의 두께로 형성한 후 이방성식각하는 공정으로 진행된다.
제17도는 기둥전극(100a) 및 두 겹으로 겹쳐딘 원통모양으로 형성된 원통전극(100b)으로 구성된 스토리지전극(100)을 형성하는 공정을 도시한 것으로서, 상기 제2의 측벽스페이서(58)를 식각마스크로 하여 상기 제2의 스토리지전극 패턴을 약 2,000~5,000Å 정도의 깊이로 이방성식각함으로써 스토리지전극을 완성한다.
제18도는 유전체막(110) 및 플레이트전극(120)을 형성하는 공정을 도시한 것으로서, 제5의 제2물질층(60)상에 형성되어 있는 모든 물질층(스토리지전극 제외)을 제거하는 공정, 상기 스토리지전극 전면에 유전체막(110)을 형성하는 공정(제12도에서 설명한 방법과 동일), 및 결과물 전면에, 예컨대 불순물이 도우프 된 다결정실리콘과 같은 도전물질을 증착하여 플레이트전극(120)을 형성하는 공정으로 진행된다.
상기 제2실시예에 있어서, 소정의 패턴을 구성하는 물질이 산화물에서 질화물로 바뀔 경우, 제1물질층은 제2물질층으로, 제2물질층은 제1물질층으로 바꾸어 진행해야 함은 본 발명이 속한 기술분야에 있어서 통상의 지식을 가진자는 분명이 알 수 있다.
상기 제2실시예에 의하면, 상기 제1실시예의 방법으로 형성된 스토리지전극과 동일 모양의 스토리지전극을 형성할 수 있을 뿐만 아니라, 상기 제1실시예에서 보다 더 큰 셀커패시턴스를 얻을 수 있다. 이는 제1의 스토리지전극 패턴을 상기 제1실시예보다 더 크게 형성할 수 있고, 원통전극 하면과 평탄화층 사이의 간격을 더 크게 할 수 있기 때문이다.
제19도 및 제20도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제3실시예를 설명하기 위해 도시된 단면도들로서, 상기 제2실시예에서 제6의 제2물질층을 구성하기 위해 사용된 물질을 상기 제1도전층을 구성하는 물질과 같은 도전형의 도전물질층(82)으로 형성한 후, 스토리지전극을 형성하는 이방성식각 공정시(제17도와 제19도를 참조하여 비교) 상기 도전물질층도 함께 식각하는 공정으로 진행된다.
상기 제3실시예에 의하면, 스토리지전극 하면과 평탄화층 사이에 원반전극(100c)을 형성할 수 있으므로 상기 제1 및 제2실시예에서 보다 더 큰 셀커패시턴스를 얻을 수 있다.
제21도 내지 제26도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제4실시예를 설명하기 위해 도시된 단면도들이다.
제21도는 제1도전층(86) 상에 제2물질층(88) 및 제3물질층(90)이 적층된 모양으로 형성된 소정 패턴, 및 상기 소정 패턴 측벽에 제1물질층으로 된 제1의 스페이서(92)를 형성하는 공정을 도시한 것으로서, 트랜지스터가 형성되어 있는 반도체기판 전면에, 예컨대 불순물이 도우프 된 다결정실리콘과 같은 도전물질을 약 3,000~6,000Å 정도의 두께로 증착하여 상기 제1도전층(86)을 형성하는 제1공정, 결과물 전면에, 임의의 이방성식각에 대해 상기 제1도전층을 구성하는 물질과는 다른 식각율을 갖는 물질을 도포하여 상기 제2물질층(88)을 형성하는 제2공정, 제1물질층 전면에, 임의의 이방성식각에 대해 제1도전층을 구성하는 물질과는 같거나 비슷한 식각율을 갖는 물질을 증착하여 상기 제3물질층(90)을 형성하는 제3공정, 포토레지스트와 같은 감광성물질을 이용한 사진식각을 행하여 상기 제3물질층 및 제2물질층을 각 셀 단위로 한정되도록 패터닝함으로써 제2물질층 및 제3물질층이 적층된 모양으로 형성된 상기 소정 패턴을 형성하는 제4공정, 결과물 전면에, 임의의 이방성식각에 대해 상기 제1도전층을 구성하는 물질과는 그 식각율이 다른 물질을 도포하여 상기 제1물질층을 형성하는 제5공정 및 제1물질층을 식각대상물로 한 이방성식각을 결과물 전면에 행하여 상기 소정 패턴 측벽에 제1물질층으로 된 제1의 스페이서(92)를 형성하는 제6공정으로 진행된다.
이때, 본 제4실시예에서는, 상기 제2물질층(88)은 실리콘 나이트라이드(Si3N4)와 같은 질화물을 약 1,000Å정도의 두께로 도포하여 형성하고, 상기 제3물질층(90)은 다결정실리콘과 같음 물질을 약 1,000Å 정도의 두께로 증착하여 형성하며, 상기 제1물질층은 CVD(Chemical Vapor Deposition) 산화막과 같은 산화물을 약 1,000Å 정도의 두께로 도포하여 형성한다. 또한 소정 패턴을 형성하기 위한 식각공정은, 식각대상물이 다결정실리콘일 때는 클로라인 (Cl2) : 10~60Sccm, 하이드로전 브로마이드(HBr) : 10~50Sccm, 50~300mTorr 정도의 압력 및 R.F 출력파워 100~500W 범위내에서, 식각대상물이 질화물일 때는 CHF3: 10~80Sccm, 아로곤(Ar) : 10~100Sccm, 50~300mTorr 정도의 압력 및 R.F 출력파워 200~600W 범위내에서, 그리고 식각대상물이 산화물일 때는 CHF3: 20~80Sccm, 아르곤(Ar) : 10~100Sccm, 산소(O2) : 5~30Sccm, 50~300mTorr 정도의 압력 및 R.F 출력파워 200~650W 범위내에서 행해진다.
또한, 본 제4실시예에서는 제1도전층을 형성하는 공정이전에, 트랜지스터가 형성되어 있는 반도체기판 전면에, 예컨대 산화물과 같은 절연물질을 약 3,500Å 정도로 도포한 후 평탄화 공정을 행하여 평탄화층(80)을 형성하는(평탄화 공정을 행하지 않을 수도 있음) 공정, 상기 평탄화층 전면에, 임의의 식각공정에 대해 상기 제1물질층을 구성하는 물질과는 그 식각율이 다른 물질, 예컨대 질화물은 약 500Å 정도의 두께로 도포하여 식각저지층(82)을 형성하는 공정 및 상기 식각저지층 전면에, 임의의 식각공정에 대해 상기 제1물질층을 구성하는 물질과는 그 식각율이 같거나 비슷한 물질, 예컨대 산화물을 약 500Å 정도의 두께로 도포하여 격리층(84)을 형성하는 공정을 추가하여 이후의 공정을 진행하였다.
제22도는 제1도전층(86)을 소정깊이로 식각하여 스토리지전극 패턴(87)을 형성하는 공정을 도시한 것으로서, 제1의 스페이서(92)가 형성되어 있는 결과물 전면에 상기 제1도전층을 식각대상물로 하고, 상기 제2물질층의 표면을 식각종료점으로 한 이방성식각 공정을 행하여 상기 스토리지전극 패턴(87)을 형성한다.
이때, 제2물질층 상에 적층되어 있는 제3물질층은 상기 이방성식각 공정에 대해 제1도전층과 같은 비율로 식각되는데, 이는 상기 이방성식각 공정에 대해 상기 제3물질층을 구성하는 물질과 상기 제1도전층을 구성하는 물질은 같거나 비슷한 식각율을 갖기 때문이다. 그러므로 상기 제1도전층은 제3물질층의 두께 정도의 깊이로 식각된다. 이때, 스토리지전극 패턴 형성을 위한 상기 이방성식각의 식각조건은 상기 제3물질층을 식각하는 조건과 동일한 조건(제21도에서 설명)이다.
제23도는 제2의 스페이서(94)를 형성하는 공정을 도시한 것으로서, 완충산화막식각액(BOE;Buffer Oxide Etchant, HF와 NH4를 일정한 비율로 혼합한 식각액)을 사용하여 상기 제1의 스페이서를 제거하는 제1공정, 결과물 전면에 임의의 등방성 식각에 대해서는 상기 제2물질층을 구성하는 물질과 그 식각율이 다르고, 임의의 이방성식각에 대해서는 상기 제1도전층을 구성하는 물질과 그 식각율이 다른 물질, 예컨대 상기 제1물질층을 구성하는 물질과 같은 물질인 산화물을 약 1,000Å 정도의 두께로 도포하는 제2공정 및 결과물 전면에 상기 산화물을 식각대상물로 한 이방성식각을 행하여 제2물질층(88) 및 스토리지전극 패턴(87) 측벽에 제2의 스페이서(94)를 형성하는 제3공정으로 진행된다.
제24도는 상기 제2물질층을 제거하는 공정을 도시한 것으로서, H3PO4(phosphoric acid)와 같은 습식식각 용액을 사용하여 상기 제2물질층을 구성하는 질화물을 제거한다.
제25도는 스토리지전극(100)을 형성하는 공정을 도시한 것으로서, 상기 제2의 스페이서(94)를 식각마스크로 하고 상기 스토리지전극 패턴을 식각대상물로 하며 상기 격리층(84)의 표면을 식각종료점으로 한 이방성식각을 결과물 전면에 행하는 공정으로 진행된다. 이때, 상기 이방성식각의 식각조건은 제21도에서 설명한 제2물질층을 이방성식각하는 식각조건과 동일하다.
제26도는 유전체막(110) 및 플레이트전극(120)을 형성하는 공정을 도시한 것으로서, 완충산화막식각액을 사용하여 제2의 스페이서 및 격리층을 제거하는 제1공정, 상기 스토리지전극(100) 전면에, 예컨대 ONO(Oxide/Nitride/Oxide)막, NO(Nitride/Oxide)막 또는 Ta2O5(tantalum oxide)와 같은 유전물질을 도포하여 상기 유전체막(110)을 형성하는 제2공정 및 결과물 전면에 불순물이 도우프 된 다결정실리콘과 같은 도전물질을 증착하여 상기 플레이트전극(120)을 형성하는 제3공정으로 진행된다.
이때, 제2의 스페이서를 제거하는 상기 식각공정에 의해 상기 제2의 스페이서와 동시에 제거되는 상기 격리층은 스토리지전극 하부까지 유효커패시터 영역으로 이용할 수 있도록 상기 스토리지전극과 하부구조물(예컨대 식각저지층이나 평탄화층) 사이를 격리시키는 역할을 한다.
상기 제4실시예에 의하면, 제1실시예, 제2실시예 및 제3실시예 보다 훨씬 간단한 공정으로 셀커패시터를 형성할 수 있다.
제27도 내지 제29도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제5실시예를 설명하기 위해 도시된 단면도들로서, 상기 제4실시예에서는 제2물질층을 구성하는 물질로는 질화물을 제1물질층을 구성하는 물질로는 산화물을 사용하여 공정을 진행하였으나, 본 실시예에서는 상기 제2물질층을 구성하는 물질로는 산화물을 상기 제1물질층을 구성하는 물질로는 질화물을 사용하여 공정을 진행하였다.
이때, 상기 제4실시예에서는 제1도전층을 형성하기 이 전에, 평탕화층(80), 식각저지층(82) 및 격리층(84)을 형성하는 공정을 추가하였으나, 본 실시예에서는 상기 격리층을 형성하지 않은 상태에서 이 후 공정을 진행한다. 하지만, 최종적인 모양(제29도 참조)은 상기 제4실시예와 같음(제26도 참조)을 알 수 있다.
본 실시예에서 행해지는 여러가지 식각조건 및 물질층의 두께는 상기 제4실시예에서 행한 것과 동일하게 하여 진행된다.
상기 제5실시예에 의하면, 상기 제4실시예 보다 한 공정(격리층 형성을 위한 산화물 도포 공정)이 생략되어 상기 제4실시예보다 더 간단한 공정으로도 같은 셀커패시턴스를 얻을 수 있는 셀 커패시터를 형성할 수 있다.
따라서, 본 발명에 의한 반도체 메모리장치 및 그 제조방법에 의하면, 끝부분이 뾰족하게 형성되는 부분이 없기 때문에 누설전류의 발생 가능성을 없애고, 스토리지전극이 하층의 도전층으로 형성되기 때문에(제1 및 제2실시예) 도전층 사이에서 형성될 수도 있는 자연산화막의 생성 가능성을 없앤 셀커패시터를 형성할 수 있기 때문에 고신뢰도의 메모리장치 생산을 가능하게 한다. 또한 원통전극의 하면, 기둥전극의 외면 및 원반전극의 상·하면을 셀커패시턴스를 위한 유효면적으로 이용할 수 있으므로 고집적화에 유리하다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (21)

  1. 기둥모양으로 형성된 기둥전극 ; 상기 기둥전극의 상부와 연결되고, 두 겹으로 겹쳐진 원통모양으로 형성된 원통전극 ; 및 상기 기둥전극의 중간부에서 사방으로 펼처진 원반모양으로 형성된 원반전극으로 형성된 스토리지 전극을 포함하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 기둥전극과 원통전극은 단일 도전층으로 형성되어 있는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치.
  3. 반도체기판 상에, 각 셀 단위로 한정된 모양의 제1도전층 패턴 및 상기 제1도전층 패턴 상에 형성되고 상기 제1도전층 패턴보다 작은 크기의 소정의 패턴을 형성하는 제1단계 ; 상기 소정의 패턴 및 제1도전층 패턴의 측벽에 제1스페이서를 형성하는 제2단계 ; 상기 소정의 패턴을 제거하는 제3단계 ; 상기 제1스페이서를 식각마스크로하여 상기 제1도전층 패턴을 소정 깊이로 식각함으로써 제2도전층 패턴을 형성하는 제4단계 ; 상기 제1스페이서를 제거하는 제5단계 ; 상기 제2도전층 패턴의 측벽에 제2스페이서를 형성하는 제6단계 ; 및 상기 제2스페이서를 식각마스크로하여 상기 제2도전층 패턴을 식각함으로써 스토리지 전극을 형성하는 제7단계를 포함하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  4. 제3항에 있어서, 상기 제1단계는, 반도체기판 상에 도전층을 형성하는 공정, 상기 도전층 상에 패턴화층을 형성하는 공정, 상기 패턴화층 상에 감광막을 형성하는 공정, 각 셀 단위로 한정되도록 상기 감광막을 패터닝함으로써 제1감광막 패턴을 형성하는 공정, 상기 제1감광막 패턴을 식각마스크로하여 상기 패턴화층으로 이방성식각하는 공정, 이방성식각된 상기 패턴화층을 등방성식각함으로써 상기 소정의 패턴을 형성하는 공정 및 상기 제1감광막 패턴을 식각마스크로하여 상기 도전층을 식각함으로써 각 셀 단위로 한정된 모양의 상기 제1도전층 패턴을 형성하는 공정으로 진행하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  5. 제4항에 있어서, 반도체기판 상에 도전층을 형성하는 상기 공정 전에, 반도체기판 전면에, 제2의 제2물질층, 제2의 제1물질층 및 제3의 제2물질층을 차례대로 적층하는 단계를 추가하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  6. 제5항에 있어서, 상기 제3의 제2물질층을 형성한 후, 제3의 제1물질층을 적층하는 단계를 추가하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  7. 제6항에 있어서, 상기 패턴화층은 상기 제1물질층을 구성하는 물질과 동일한 물질로 형성하고, 상기 제1스페이서는 상기 제2물질층을 구성하는 물질과 동일한 물질로 형성하며, 상기 제2스페이서는 상기 제1물질층을 구성하는 물질과 동일한 물질로 형성하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  8. 제3항에 있어서, 상기 제1단계는, 반도체기판 상에 도전층을 형성하는 공정, 상기 도전층 상에 제1패턴화층, 제2패턴화층 및 감광막을 적층하는 공정, 상기 감광막을 패턴닝함으로써 각 셀 단위로 한정되는 모양의 제2감광막 패턴을 형성하는 공정, 상기 제2감광막 패턴을 식각마스크로하여 상기 제1 및 제2패턴화층을 이방성 식각함으로써 상기 소정의 패턴을 형성하는 공정, 상기 소정의 패턴 측벽에 제3스페이서를 형성하는 공정, 상기 소정의 패턴 및 제3스페이서를 식각마스크로하여 상기 도전층을 식각함으로써 각 셀 단위로 한정된 모양의 상기 제1도전층 패턴을 형성하는 공정으로 진행하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  9. 제8항에 있어서, 도전층을 형성하는 상기 공정 전에, 반도체기판 전면에, 제5의 제2물질층, 상기 제1스페이서를 구성하는 물질과 동일한 물질로 형성한 제6의 제1물질층, 상기 제5의 제2물질층 및 제1패턴화층을 구성하는 물질과 동일한 물질로 형성한 제7의 제2물질층 및 상기 제2패턴화층 및 제3스페이서를 구성하는 물질과 동일한 물질로 형성한 제7의 제1물질층을 차례대로 적층하는 단계를 추가하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  10. 제9항에 있어서, 상기 제5의 제2물질층을 형성한 후, 상기 제1물질층들을 구성하는 물질과 동일한 물질로 형성한 제5의 제1물질층 및 상기 제2물질층들을 구성하는 물질과 동일한 물질로 형성한 제6의 제2물질층을 형성하는 단계를 추가하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  11. 제9항에 있어서, 상기 제5의 제2물질층을 형성한 후, 상기 제1물질층들을 구성하는 물질과 동일한 물질로 형성한 제5의 제1물질층 및 상기 도전층을 구성하는 물질과 동일한 물질로 형성한 원반층을 형성하는 단계를 추가하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  12. 제3항 내지 제11항 중 어느 한 항에 있어서, 상기 제1물질층 및 제2물질층은, 소정의 식각공정에 대해, 상기 도전층을 구성하는 물질에 대한 식각선택비가 큰 물질로 형성하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  13. 제12항에 있어서, 상기 제1물질층은 산화물로 형성하고, 상기 제2물질층은 질화물로 형성하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  14. 제12항에 있어서, 상기 제1물질층은 질화물로 형성하고, 상기 제2물질층을 산화물로 형성하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  15. 반도체기판 상에 도전층을 형성하는 제1단계; 상기 도전층 상에 제2물질층 및 제3물질층을 차례대로 적층하는 제2단계 ; 상기 제2물질층 및 제3물질층 패터닝하여 제2물질층으로 된 소정의 패턴 및 제3물질층 패턴을 형성하는 제3단계 ; 상기 패턴들 측벽에 제1스페이서를 형성하는 제4단계 ; 상기 소정의 패턴 및 제1스페이서를 식각마스크로 하고 상기 도전층의 일부 및 제3물질층 패턴을 식각대상물로 한 이방성식각을 행함으로써 도전층 패턴을 형성하는 제5단계 ; 상기 제1스페이서를 제거하는 제6단계 ; 상기 소정의 패턴 및 도전층 패턴의 측벽에 제2스페이서를 형성하는 제7단계 ; 상기 소정의 패턴을 제거하는 제8단계 ; 및 상기 제2스페이서를 식각마스크로하여 상기 도전층 패턴을 식각하는 제9단계를 포함하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  16. 제15항에 있어서, 상기 스페이서들 및 제2물질층은, 소정의 식각공정에 대해, 상기 도전층을 구성하는 물질에 대한 식각선택비가 큰 물질로 형성하고, 상기 제3물질층은, 소정의 식각공정에 대해, 상기 도전층을 구성하는 물질에 대한 식각선택비가 작은 물질로 형성하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  17. 제16항에 있어서, 상기 제2물질층은 질화물로 형성하고, 상기 제3물질층 및 도전층은 다결정실리콘으로 형성하며, 상기 스페이서들은 산화물로 형성하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  18. 제17항에 있어서, 상기 제1단계 전에, 반도체기판 상에, 상기 스페이서들을 구성하는 물질로 형성한 평탕화층, 상기 제2물질층을 구성하는 물질로 형성한 식각저지층 및 상기 스페이서들을 구성하는 물질로 형성한 격리층을 차례대로 적층하는 단계를 추가하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  19. 제16항에 있어서, 상기 스페이서들은 질화물로 형성하고, 상기 제2물질층은 산화물로 형성하며, 상기 제3물질층 및 도전층은 다결정실리콘으로 형성하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  20. 제19항에 있어서, 상기 제1단계 전에, 반도체기판 상에, 상기 스페이서들을 구성하는 물질로 형성한 평탄화층 및 상기 제3물질층을 구성하는 물질로 형성한 격리층을 차례대로 적층하는 단계를 추가하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
  21. 제5항에 있어서, 상기 패턴화층은 제2물질층을 구성하는 물질과 동일한 물질로형성하고, 상기 제1스페이서는 제1물질층을 구성하는 물질과 동일한 물질로 형성하며, 상기 제2스페이서는 제2물질층을 구성하는 물질과 동일한 물질로 형성하는 것을 특징으로 하는 커패시터를 갖는 반도체 메모리장치의 제조방법.
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