JP2677490B2 - 半導体メモリ装置の製造方法 - Google Patents
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Description
びその製造方法に係り、特に高信頼度および高容量のキ
ャパシタを備える高集積半導体メモリ装置およびその製
造方法に関するものである。
シタンス減少はDRAMの集積度増加に深刻な障害要因
になるが、これはメモリセルの読出能力を低下させソフ
トエラー率を増加させるだけでなく、低電圧での素子動
作を難しくし作動時電力消耗を過多にするので半導体メ
モリ装置の高集積化のためには必ず解決しなければなら
ない課題である。
有する64Mb級DRAMにおいては、一般的な2次元
的なスタック形メモリセルを用いるとするとTa2 O5
と同様な高誘電率の物質を用いたとしても充分なセルキ
ャパシタンスが得にくいので3次元的構造のスタック形
キャパシタを提案してキャパシタンス向上を図ってい
る。二重スタック構造、フィン構造、円筒形電極構造、
スプレッドスタック構造、およびボックス構造はメモリ
セルのセルキャパシタンス増加のために提案された3次
元的構造のストリッジ電極である。
て、特に円筒構造は円筒の外面だけではなく内面まで有
効キャパシタ領域として利用できるので64Mb級メモ
リセルやそれ以上級で高集積されるメモリセルに適する
構造として採択されているが、現在は単純な円筒構造か
ら更に改善して円筒内部に円柱を添加することにより円
筒の外面および内面だけでなく円筒の内部に含まれる円
柱の外面まで有効キャパシタ領域として利用できるよう
にしたリング構造を備えたスタック形キャパシタ(A St
acked Capacitor Cell With Ring Structure;1990,22n
d conference on SSDM、 Part II, Page 833〜836 参
照)が提案されている。
極を含む円筒形ストリッジ電極形成のための工程順序を
示した断面図である。ソース14、ドレーン16および
ゲート電極18を備えたトランジスタと前記トランジス
タのドレーン領域と接触する埋没形ビットライン20が
形成されている半導体基板上に層間絶縁膜19および窒
化膜22を順次積層した後(図1A)、前記ソース領域
上に沈積された前記層間絶縁膜および窒化膜を食刻によ
り部分的に除去してコンタクトホール24を形成する
(図1B)。次いで前記コンタクトホール24の穴を埋
めながら前記窒化膜22上に所定の厚さを有するように
第1多結晶シリコン層26を沈積し、その上に酸化膜を
積層し円筒内部に形成される柱を作るために前記酸化膜
をパターニングすることにより酸化膜パターン28を作
り(図1C)、前記酸化膜パターン28をマスクとして
第1多結晶膜シリコン層26を所定深さまでエッチバッ
クして除去することにより柱電極26aを形成した後、
前記第1多結晶シリコン層上に前記酸化膜パターン28
とその食刻選択比が異なる絶縁層を積層する。次いで、
前記絶縁層を異方性食刻により除去するが、このとき前
記酸化膜パターン28および柱電極26aの側壁には前
記絶縁層の一部が除去されず残りスぺーサ30を形成す
る(図2D)。酸化膜パターン28、スぺーサ30およ
び柱電極26aが形成された前記半導体基板全面に第2
多結晶シリコン層を沈積した後、前記第1および第2多
結晶シリコン層に異方性食刻を行い前記スぺーサ30側
壁に第2多結晶シリコンで構成された更に他のスぺーサ
を形成することにより円筒電極32を完成し(図2
E)、湿式食刻を行って前記酸化膜パターン28および
スペーサ30を除去することにより柱電極26bと円筒
電極32を備えたストリッジ電極S1、S2を完成する
(図2F)。次いで、前記ストリッジ電極全面に誘電体
膜34を沈積し、第3多結晶シリコンを前記半導体基板
全面に沈積することによりリング構造を備えたスタック
形キャパシタを完成する(図3G)。
円筒電極内部に柱電極を形成することにより、円筒電極
の外面および内面だけではなく柱電極の外面まで有効キ
ャパシタ領域として利用できるので64Mb級DRAM
セルを実現する有力なモデルとして採択されている。し
かし、円筒電極と柱電極から形成される前記メモリ装置
は、前記円筒電極および柱電極が同一層の導電物質で構
成されずそれぞれの電極を構成する導電物質が層を違え
て形成されるので工程において不便さがある問題点と、
前記円筒電極は第2多結晶シリコン層に異方性食刻を行
って前記スぺーサ30の側壁に二重のスぺーサを作り形
成するが、これは多結晶シリコンの食刻程度がウェハ内
で均一に現れず、前記ウェハ縁部と中央部での前記円筒
電極32の高さが異なるので同一ウェハ内でもセルキャ
パシタンスの値が異なることがある。通常食刻対象物が
多結晶シリコンの場合には食刻率がウェハの縁部と中央
部で異なるので前記ウェハ中央部でのストリッジ電極は
図3H断面図のように示され、想像するセルキャパシタ
ンス値より更に低い値を得る問題点がある。そして前記
円筒電極32は前記スぺーサ30の側壁に更に他のスぺ
ーサを形成して作られるので二重の異方性食刻により前
記円筒電極の先の部分が尖るように形成され、前記先の
部分に塗布される誘電体膜がブレークダウンする現象を
起こしやすいので素子の電気的特性、収率および信頼性
を低下させることになる。
た従来技術の種々の問題点を解決し64Mb級以上のD
RAMで要求されるセルキャパシタンスを充分に満足さ
せられるストリッジ電極構造を有する高集積半導体メモ
リ装置を製造するにあたって適切な製造方法を提供する
ことにある。
体メモリ装置を製造するにあたって適切な製造方法を提
供することにある。
他の目的を達成するために本発明による半導体メモリ装
置の製造方法は、トランジスタが形成された半導体基板
上の全面に互いに食刻率が異なる食刻阻止層およびスペ
ーサ層を順次積層する段階と、前記食刻阻止層および前
記スペーサ層を貫通して前記トランジスタのソース領域
を露出させるコンタクトホールを形成する段階と、前記
食刻阻止層および前記スペーサ層が形成された前記半導
体基板上に前記コンタクトホールを介して前記ソース領
域に連結された第1導電層を形成する工程、前記第1導
電層上に第1の第1物質層からなる第1パターンを形成
する工程、第1パターンを形成する前記工程で得られた
結果物上に第1の第2物質層からなる第1の側壁スペー
サを前記第1パターンを囲む環状に形成する工程、およ
び、前記第1の側壁スペーサを食刻マスクとして前記第
1の側壁スペーサと前記スペーサ層との間に形成されて
いる物質層を食刻する工程により、前記第1の側壁スペ
ーサと前記スペーサ層との間に形成されている物質層か
ら円筒部を備えたストリッジ電極を形成する段階と、前
記スペーサ層を除去する段階と、前記ストリッジ電極の
表面に誘電体膜を形成する段階と、誘電体膜を形成する
前記段階で得られた結果物の全面にプレート電極を形成
する段階と、を含むことを特徴とする。
状のストリッジ電極の内径側壁および外径側壁がいずれ
も半導体基板の表面に対してポジティブな傾斜を有する
ようにストリッジ電極を形成している。これにより、プ
レート電極形成のための導電物質を沈積する際にストリ
ッジ電極の間に形成する可能性のある気孔発生を防止す
ることができるので、メモリ装置の信頼度が向上する。
また、本発明の半導体メモリ装置の製造方法によると、
一つの円筒電極と一つの柱電極を有するストリッジ電
極、一つの円筒電極と複数個の柱電極を有するストリッ
ジ電極、複数個の円筒電極と一つの柱電極を有するスト
リッジ電極および複数個の円筒電極と複数個の柱電極を
有するストリッジ電極等の種々の構造のストリッジ電極
が形成できるのでセルキャパシタンス増加が容易であ
る。ストリッジ電極形成後であって誘電体膜形成前にス
ペーサ層を除去することにより、このストリッジ電極の
下面をセルキャパシタンスの有効面積として利用するこ
とができる。スペーサ層の下には食刻阻止層が形成され
ているため、スペーサ層を除去するときにゲート電極や
ビットラインなどの下部構造物が露出することが防止さ
れることによりメモリ装置の信頼度が向上する。
て説明する。図4A〜図6Cは本発明の実施例により製
造された半導体メモリ装置を図示した斜視図で、前記図
4Aは一つの円筒電極100bおよび底板電極100c
を備えたストリッジ電極を、前記図5Bは複数個の円筒
電極100bが玉ねぎ形に重なり底板電極100cによ
り互いに連結された形のストリッジ電極を、そして前記
図6cは複数個の円筒電極100bが玉ねぎ形に重なり
その内部には複数個の柱電極100aが形成されており
底板電極100cにより互いに連結された形のストリッ
ジ電極を図示している。
b、柱電極100aおよび底板電極100cから構成さ
れ、円筒電極および柱電極の個数により区分して図示し
た。このとき、前記ストリッジ電極は、半導体基板の表
面を基準としたとき円筒電極100bの内径壁面および
外径壁面がいずれも常にポジティブな傾斜(θ>90
°)を有するように形成されている。すなわち、円筒電
極100bの外径壁面は半導体基板側に向けて拡径する
円錐台形状であり、円筒電極100bの内径壁面は半導
体基板側に向けて縮径する円錐台形状である。したがっ
て、円筒電極100bの厚さは半導体基板側端部から反
半導体基板側端部に向かって次第に薄くなっている。ま
た、前記ストリッジ電極は底板電極100cの下面まで
セルキャパシタンスのための有効面積として利用できる
ように形成されている。ここで、内径壁面および外径壁
面がいずれも常にポジティブな傾斜(θ>90°)を有
する円筒電極100bの形成方法について説明する。異
方性食刻であるRIEエッチングを行う際、プラズマ放
電により原料ガスから生じる重合体がマスクパターンの
側壁に蒸着することが知られている。この蒸着現象が生
じる場合には、エッチングが進行するにつれてマスクパ
ターンの側壁に蒸着物が次第に厚く堆積して蒸着層を形
成する。これにより、始めから形成されているマスクパ
ターンとともにこの蒸着層も食刻マスクとして働くた
め、エッチングの進行とともに食刻マスクが大きくなる
(S.M.Sze著のVLSITECHNOLOGY
第2版(1988年発行)の第200〜202頁を参
照)。したがって、マスクパターンを円環状に形成すれ
ば、内径側壁および外径側壁がいずれも常にポジティブ
な傾斜(θ>90°)を有する円筒電極100b(θ>
90°)を形成することができる。なお、マスクパター
ンおよび蒸着層は後工程で除去される。
限定されたメモリセル領域内で円筒電極100bの外面
および内面、および柱電極100aの外面により電荷を
蓄積する表面積を拡張できるので、セルキャパシタンス
は前記円筒電極および柱電極の高さと前記柱電極および
円筒電極の個数を調節することにより希望値が得られ
る。そして、前記円筒電極の内壁に沿って形成されてい
た尖ったフェンスがないプロフィルを確認することがで
きる。
法の第1実施例を説明するための断面図である。まず、
図7Aはトランジスタが形成されている半導体基板上に
平坦化層40、食刻阻止層42およびスぺーサ層44を
順番に積層する工程を図示したもので、フィールド酸化
膜12により活性領域および非活性領域に区分された半
導体基板10の前記活性領域に、ドレーン領域16と、
前記ドレーン領域と接続するビットライン20を共有
し、それぞれが一つずつのソース領域14とゲート電極
18を備える一対のトランジスタを形成する工程、前記
トランジスタが形成されている半導体基板全面に前記ト
ランジスタを絶縁させるための目的で絶縁層19を形成
する工程、トランジスタを製造する工程によりその表面
に段差が発生した前記半導体基板の表面を平坦化させる
目的で結果物全面に平坦化層40を形成する工程、食刻
阻止層42として、例えば30Å〜300Å程度の厚さ
でシリコン窒化物のような物質を前記平坦化層全面に沈
積する工程および再び酸化物のような物質を、例えば5
00Å〜2000Å程度の厚さで沈積することによりス
ぺーサ層44を形成する工程で進行される。
物質は、スぺーサ層を除去するための湿式食刻に対して
前記スぺーサ層44を構成する物質とはその食刻率が異
なる(所定の食刻に対して、A物質の食刻率を1とした
ときB物質の食刻率が4〜5以上なら、”前記A物質は
所定の食刻に対して前記B物質とは異なる食刻率を有す
る”と表現する)物質で構成されなければならないが、
通常、前記食刻阻止層を構成する物質は前記スぺーサ層
を構成する物質に比べてその食刻率がはるかに低い物質
で構成されなければならないし、本発明で前述したよう
に、食刻阻止層42を構成する物質としてはシリコン窒
化物を、スペーサ層44を構成する物質としては酸化物
を用いた。なお、前記所定の食刻とは、絶対的な特定を
意味するものではなく、各種状況個々の場面で食刻率を
検討するための一時的特定を意味する。
部分的に露出させるコンタクトホール9を形成する工程
を図示したもので、前記ソース領域上に積層されている
絶縁層19、平坦化層40、食刻阻止層42およびスペ
ーサ層44を部分的に除去することにより前記コンタク
トホール9を形成する第1工程と、コンタクトホールが
形成されている半導体基板全面に前記食刻阻止層を構成
する物質と同様な物質、すなわちシリコン窒化物と、前
記スペーサ層を構成する物質と同様な物質、すなわち酸
化膜を順に積層した後、結果物(以上述べた加工を施し
た半導体基板)全面に異方性食刻を行うことにより前記
コンタクトホールの側壁にスペーサ62を形成する第2
工程で進行される。
ジスタ上に形成されているコンタクトホールを最小ビッ
チサイズ(最小デザインルール)で形成するとしてもコ
ンタクトホール形成のための食刻工程によりゲート電極
18またはビットライン20の表面が部分的に露出され
る可能性を増加させるので、メモリセル、とくにDRA
Mセルにおいて、漏れ電流の深刻な原因となる。前記第
2工程によると、前記スペーサ62によりコンタクトホ
ール9形成のための食刻工程によりその表面が部分的に
露出される恐れのあるゲート電極18またはビットライ
ン20を絶縁させられるので前記漏れ電流の原因を除去
することができる。
層からなる第1パターン70および第1の第2物質層か
らなる第1の側壁スぺーサ80aを形成した後、第1パ
ターン70および第1の側壁スぺーサ80aを食刻マス
クとして前記第1導電層46を所定深さで食刻する工程
を図示したもので、図7Bに示すコンタクトホール9が
形成されている結果物全面に、例えば不純物がドープさ
れた多結晶シリコンのような導電物質を約3000Å〜
6000Å程度の厚さで蒸着し前記第1導電層46を形
成する工程、結果物全面に第1の第1物質、つまり、所
定の食刻法に対して前記第1導電層および第1の第2物
質層(以後の工程で形成される)を構成する物質に比し
て食刻率が異なる物質、例えばフォトレジスト、酸化物
または窒化物を約1000Å〜3000Å程度の厚さで
塗布し第1の第1物質層を形成する工程、第1パターン
70を形成するため前記第1の第1物質層を食刻対象物
にした写真食刻工程を行い前記第1の第1物質層を各セ
ル単位で限定する工程、結果物全面に、所定の食刻法に
対して前記第1導電層を構成する物質よりも食刻率が異
なる物質、例えば前記第1パターンを構成する物質にフ
ォトレジストを用いるときは低温蒸着が可能な酸化物
を、酸化物を用いるときは窒化物を、そして窒化物を用
いるときは酸化物を約500Å〜1500Å程度の厚さ
で塗布し第1の第2物質層を形成する工程、前記第1の
第2物質層を食刻対象物として異方性食刻を結果物全面
に行うことにより第1パターン70側壁に第1の第2物
質層からなる第1の側壁スぺーサ80aを形成する工
程、および前記第1パターン70および第1の側壁スぺ
ーサ80aを食刻マスクとした異方性食刻を結果物全面
に行い第1導電層を所定深さ、例えば500Å〜150
0Å程度の深さで食刻する工程で進行される。
7および第2の側壁スぺーサ80bを形成する工程を図
示したもので、前記第1パターンを除去する工程、前記
第1の側壁スぺーサ80aを食刻マスクとして第1導電
層46を所定深さ、例えば約1500Å程度の深さで異
方性食刻することにより前記第1導電層に第1のストリ
ッジ電極パターン47を形成し、続けて第1の側壁スぺ
ーサ80aを除去する工程、および結果物全面に、所定
の異方性食刻に対して前記第1導電層46を構成する物
質とはその食刻率が異なる物質、例えば酸化物や窒化物
を約500Å〜1500Å程度の厚さで沈積した後、こ
の酸化物または窒化物を異方性食刻して第1のストリッ
ジ電極パターン47側壁に第2の側壁スぺーサ80bを
形成する工程の順序で進行される。
の側壁スぺーサ80aを構成する物質を除去する工程
は、除去される物質に適当な食刻技法、例えば除去され
る物質がフォトレジストの場合にはアッシング技法、酸
化物の場合には緩衝酸化膜エッチング液(B.O.E.;Buff
ered Oxide Etchant、HFとNH4 Fを適切な比率で混
合した溶液)を、そして窒化物の場合には燐酸溶液を用
いる湿式技法によって進行される。
110およびプレート電極120を形成する工程を図示
したもので、前記図8Dで図示した第2の側壁スぺーサ
80bを食刻マスクとして前記スぺーサ層44の表面を
終了点にし第1導電層を異方性食刻することによりスト
リッジ電極100を形成する工程(このとき、図5Bに
示すように、ストリッジ電極100の内径側壁および外
径側壁は半導体基板の表面に対してポジティブな傾斜を
持つように形成され、これによりプレート電極形成のた
めの導電物質沈積時ストリッジ電極の間に発生する恐れ
のある気孔形成を防止する)、前記図8Dで図示した第
2の側壁スぺーサ80bおよびスぺーサ層44を除去す
る工程(このとき、前述のようにスペーサ層44を構成
する物質とは食刻率が異なる物質から構成された食刻阻
止層42がスペーサ層44の下に形成されているため、
スペーサ層44を除去するときに平坦化層40が食刻さ
れたりさらにゲート電極18やビットライン20などの
下部構造物が露出することが防止される)、露出したス
トリッジ電極全面に例えばONO(Oxide/Nitride/Oxid
e )膜やTa2O2のような誘電物質を60Å程度の厚さ
に沈積して誘電体膜110を形成する工程、および、誘
電体膜110が形成された結果物全面に例えば不純物が
ドープされた多結晶シリコンのような誘電物質を沈積し
てプレート電極120を形成する工程の順序で進行され
る。
が単一層の導電層で形成されるので、従来技術で発生し
た層間異物質(自然酸化膜等)形成を防ぐとともに、コ
ンタクトホール内スぺーサ62により漏れ電流を防止す
ることができ、円筒電極を二重に形成できるのでセルキ
ャパシタンスを容易に増加させられる効果がある。 第2実施例 図10Aおよび図11Bは本発明による半導体メモリ装
置の製造方法の第2実施例を説明するために図示された
断面図で、前記図7A〜図8Cで説明した方法で第1パ
ターン70および第1の側壁スペーサ80aまで形成し
た後、前記第1パターンおよび第1の側壁スペーサを食
刻マスクとして前記スペーサ層44を食刻終了点にした
異方性食刻を結果物全面に行うことにより前記第1導電
層を各セル単位で限定する工程(図10A)、前記第1
パターンを除去する工程および前記第1の側壁スペーサ
80aを食刻マスクとした異方性食刻を行い前記第1導
電層を所定深さ、例えば2000Å〜5000Å程度の
深さで食刻することによりストリッジ電極100を形成
する工程(図11B)で進行される。
つの円筒電極を形成することができる。 第3実施例 図12A〜図14Eは本発明による半導体メモリ装置の
製造方法の第3実施例を説明するために図示された断面
図である。
方法で、第1導電層46上に第1の第1物質層からなる
第1パターン70および第1の側壁スペーサ80aを形
成したものを図示した断面図である。図13Bは第1導
電層に第2のストリッジ電極48を形成する工程を図示
したもので、前記第1パターンを除去する工程および第
1の側壁スペーサ80aを食刻マスクとして前記第1導
電層を所定深さ食刻して前記第2のストリッジ電極48
を形成する工程で進行される。このとき、前記所定深さ
は約500Å〜1500Å程度の深さが適当である。
3の側壁スペーサ80cを形成する工程を図示したもの
で、第1の側壁スペーサ80aを除去する工程および結
果物全面に、所定の異方性食刻に対して前記第1導電層
46を構成する物質とはその食刻率が異なる物質、例え
ば酸化物や窒化物を約500Å〜1500Å程度の厚さ
で沈積した後、沈積された前記酸化物または窒化物を異
方性食刻することにより第2のストリッジ電極48パタ
ーン側壁に第3の側壁スペーサ80cを形成する工程で
進行される。
る工程を図示したもので、前記第3の側壁スペーサ80
cを食刻マスクとして前記第1導電層を食刻対象物とし
前記スペーサ層44を食刻終了点にした異方性食刻工程
を結果物全面に行うことにより前記ストリッジ電極を完
成する。図14Eは誘電体膜110およびプレート電極
120を形成する工程を図示したもので、前記第3の側
壁スペーサおよびスペーサ層を除去する工程、前記スト
リッジ電極全面に、例えばONO膜等の誘電物質を塗布
し前記誘電体膜110を形成する工程および結果物全面
に、例えば不純物がドープされた多結晶シリコンのよう
な誘電物質を沈積しプレート電極120を形成する工程
で進行される。
に形成されたストリッジ電極を形成することができる。 第4実施例 図15A〜図16Cは本発明による半導体メモリ装置の
製造方法の第4実施例を説明するために図示された断面
図で、第1導電層上に第1パターン70を形成した後
(図8Cで説明)、前記第1パターンを食刻マスクとし
て第1導電層を所定深さ、例えば約1500Å程度の深
さで食刻する工程(図15A)、前記第1パターンを除
去した後、結果物上に前記第1の側壁スペーサ80aを
形成する工程(図8Cで説明)、および前記第1の側壁
スペーサを食刻マスクとして前記スペーサ層44を食刻
終了点とした異方性食刻を結果物全面に行うことにより
ストリッジ電極100を形成する工程(図16C)で進
行される。
製造方法の第5実施例を説明するために図示された断面
図で、前記図15Aおよび図15Bで説明した方法で第
1の側壁スペーサまで形成した後(図17A)、前記第
1の側壁スペーサを食刻マスクとして第1導電層を所定
深さで食刻して第3のストリッジ電極パターン49を形
成する工程、結果物全面に、所定の異方性食刻に対して
前記第1導電層を構成する物質とはその食刻率が異なる
物質、例えば酸化物や窒化物を塗布した後異方性食刻す
ることにより前記第3のストリッジ電極パターン側壁に
第4の側壁スペーサ80dを形成する工程(図18
B)、前記第4の側壁スペーサを食刻マスクとして前記
スペーサ層44を食刻終了点とした異方性食刻を結果物
全面に行うことによりストリッジ電極100を形成する
工程、前記第4の側壁スペーサおよびスペーサ層を除去
する工程、前記ストリッジ電極全面に、例えばONO膜
等の誘電物質を塗布することにより誘電体膜110を形
成する工程、および結果物全面に、例えば不純物がドー
プされた多結晶シリコンのような導電物質を沈積しプレ
ート電極120を形成する工程で進行される。
に形成されているストリッジ電極を形成することができ
る。 第6実施例 図19は本発明による半導体メモリ装置の製造方法の第
6実施例により製造された半導体メモリ装置を図示した
もので、前記図17Aおよび図18Bで説明した工程ま
で行った後、前記第4の側壁スペーサを食刻マスクとし
て第1導電層を所定深さ食刻することにより第4のスト
リッジ電極パターン(図示せず)を形成する工程、前記
第4の側壁スペーサを除去する工程、前記第4のストリ
ッジ電極パターン側壁に第5の側壁スペーサ(図示せ
ず)を形成する工程、前記第5の側壁スペーサを食刻マ
スクとしてスペーサ層を食刻終了点とした異方性食刻を
結果物全面に行いストリッジ電極100を形成する工
程、前記ストリッジ電極全面に誘電体膜110を形成す
る工程、および前記誘電体膜全面にプレート電極120
を形成する工程により製造される。
に形成されているストリッジ電極を形成することができ
る。 第7実施例 図20A〜図22Dは本発明による半導体メモリ装置の
製造方法の第7実施例を説明するために図示された断面
図である。
層82および第1パターン70を形成する工程を図示し
たもので、図7A〜図8Cで説明した方法で第1導電層
46まで形成した後、所定の食刻工程に対して前記第1
導電層を構成する物質とはその食刻率が異なる物質、例
えば酸化物や窒化物を結果物全面に約100Å〜300
Å程度の厚さで塗布して第2の第2物質層82を形成す
る工程、および結果物全面に、所定の異方性食刻に対し
て前記第1導電層を構成する物質とはその食刻率が同程
度の物質、例えば多結晶シリコンを約1000Å〜30
00Å程度の厚さで沈積して第1の第1物質層を形成し
た後、各セル単位で限定されるようにパターニングして
前記第1パターン70を形成する工程で進行される。図
21Bは第1の側壁スペーサ80aを形成する工程を図
示したもので、第1パターンが形成されている結果物全
面に、所定の異方性食刻に対して前記第2の第2物質層
82を構成している物質とはその食刻率が同程度であ
り、前記第1導電層46を構成している物質とはその食
刻率が異なる物質、例えば酸化物や窒化物を約500Å
〜1500Å程度の厚さで塗布し第1の第2物質層を形
成した後、異方性食刻工程を行うことにより第1パター
ンの側壁に第1の側壁スペーサ80aを形成する。この
とき第1の側壁スペーサの間にある前記第2の第2物質
層もともに除去されることは本発明が属する技術分野で
通常の知識を有する者は容易に判ることができる。
50を形成する工程を図示したもので、前記第1の側壁
スペーサ80aを食刻マスクとして前記第1導電層を食
刻対象物とした異方性食刻を結果物全面に行い前記第1
導電層を所定深さ、例えば500Å〜1500Å程度の
深さで食刻することにより前記第5のストリッジ電極パ
ターン50を形成する。このとき、前記第1パターン
は、前記第1導電層を構成する物質と同程度の食刻率を
有するので前記第5のストリッジ電極パターン形成のた
めの食刻工程時除去される。
る工程を図示したもので、第1の側壁スペーサ下部に残
された第2の第2物質層82aを除外した全ての第2の
第2物質層を除去する工程、および前記第1の側壁スペ
ーサ80aを食刻マスクとして前記スペーサ層44を食
刻終了点とした異方性食刻を結果物全面に行うことによ
り前記ストリッジ電極100を形成する工程で進行され
る。
製造方法の第8実施例を図示した断面図である。まず、
図23Aは第1導電層上に柱電極形成のためのパターン
82bおよび第1パターン70を形成する工程を図示し
たもので、図20Aで説明した方法で第1パターン70
まで形成した後、前記第2の第2物質層を食刻対象物と
した異方性、等方性または異方性+等方性食刻工程を行
い第1パターン下部に形成されている第2の第2物質層
の一部が残るように前記第2の第2物質層を部分的に除
去することにより前記柱電極形成のためのパターン82
bを形成する。このとき、前記第2の第2物質層は約2
00Å〜1500Å程度の厚さで形成されることが望ま
しく、前記第1パターン70はその側壁の傾斜がポジテ
ィブにならないように(θ≦90°)形成されることが
望ましいが、これは前記第2の第2物質層を食刻阻止層
として利用し前記第1パターンの側壁を過多食刻するこ
とにより可能である。
1の側壁スペーサ80aを形成する工程を図示したもの
で、所定の異方性食刻に対して前記第1パターン70お
よび第1導電層46を構成する物質とはその食刻率が同
程度の物質、例えば多結晶シリコンを約300Å〜15
00Å程度の厚さで結果物全面に沈積することにより前
記第2の第1物質層72を形成する工程、および前記図
21Bで説明した方法と同様な方法で前記第1の側壁ス
ペーサ80aを形成する工程で進行される。
る工程を図示したもので、第1の側壁スペーサ80aが
形成されている結果物全面に、前記第2の第1物質層7
2を食刻対象物として前記スペーサ層44を食刻終了点
とした異方性食刻を行うことにより円筒電極100bお
よび柱電極100aから構成された前記ストリッジ電極
100を完成する。このとき、前記異方性食刻に対し
て、第1パターンおよび第1導電層は同程度の食刻率を
有する物質で構成されるので、前記異方性食刻工程時、
前記第1パターンおよび第1導電層もともに除去される
ことと、柱電極形成のためのパターン82bが食刻マス
クとして利用されることは本発明が属する技術分野にお
いて通常の知識を有する者は明らかに判る。
>90°)の場合、前記円筒電極の内壁(A部分)に沿
りその先が尖ったフェンス(図示せず)が生成され、従
来方法(図1A〜図3H参照)で説明したものと同様な
漏れ電流発生の確率が高いが、本実施例では、前記第1
パターンの側壁傾斜をポジティブでないように形成した
後、後続工程を行うので前記フェンス生成を防止して図
24CのA部分参照、信頼度が高い半導体メモリ装置製
造を可能にした。
電極120を形成する工程を図示したもので、第1の側
壁スペーサ80a、柱電極形成のためのパターン82b
およびスペーサ層44を除去する工程(このとき第1の
側壁スペーサ下部に残された前記第2の第1物質層72
aは除去されるが、前記第2の第1物質層として多結晶
シリコンを用いる場合は除去しない)、ストリッジ電極
全面に誘電体膜110を形成する工程、および前記誘電
体膜全面に、例えば不純物がドープされた多結晶シリコ
ンのような誘電物質を沈積することにより前記プレート
電極120を形成する工程で進行される。
に沿りフェンスが生成されないようにその内部に柱電極
を形成することができるので、メモリ装置の信頼度およ
び集積度の向上を図ることができる。 第9実施例 図25A〜図26Dは本発明による半導体メモリ装置の
製造方法の第9実施例を説明するために図示された断面
図である。
2bおよび第1パターン70を形成する工程を図示した
もので、図23Aで説明した方法と同様な方法(ただ
し、第2の第2物質層は約500Å〜1500Å程度の
厚さで形成され、前記柱電極形成のためのパターンを形
成するための食刻工程として等方性または異方性+等方
性食刻工程だけを利用する)で柱電極形成のためのパタ
ーン82bを形成する。
層92を形成する工程を図示したもので、所定の異方性
食刻に対して前記第1パターン70および第1導電層4
6を構成する物質とはその食刻率が同程度の物質、例え
ば多結晶シリコンを約300Å〜600Å程度の厚さに
沈積し前記第3物質層90を形成する工程、所定の食刻
に対して前記第3物質層90を構成する物質とはその食
刻率が異なる物質、例えば酸化物や窒化物を結果物全面
に塗布して第4物質層を形成する工程、および第1パタ
ーン70の下部に形成されている空間にのみ前記第4物
質層92が残るように前記第4物質層を食刻する工程で
進行される。
1の側壁スペーサ80aを形成する工程を図示したもの
で、図23Bで説明した方法と同様な方法で、結果物上
に前記第2の第1物質層72および第1の側壁スペーサ
80aを形成する。図26Dはストリッジ電極100を
形成する工程を図示したもので、前記第2の第1物質層
を食刻対象物とした異方性食刻を結果物全面に行えば、
前記異方性食刻により第2の第1物質層のみではなく第
3物質層、第1パターンおよび第1導電層もともに除去
され前記ストリッジ電極100が完成される。このと
き、前記第4物質層92および柱電極形成のためのパタ
ーン82bは前記第1の側壁スペーサとともに食刻マス
クの役割をすることは本発明が属する技術分野において
通常の知識を有する者は明らかに判る。
た円筒電極内部に1つの柱電極が加えられたストリッジ
電極を形成することができる。 第10実施例 図27A〜図29Eは本発明による半導体メモリ装置の
製造方法の第10実施例を説明するために図示された断
面図である。
よび第1パターン70を形成する工程を図示したもの
で、図7A〜図8Cで説明した方法で第1導電層46ま
で形成した後、所定の異方性食刻に対して前記第1導電
層を構成する物質とはその食刻率が異なる物質、例えば
酸化物や窒化物を結果物全面に約200Å〜1500Å
程度の厚さで塗布し前記第1の第5物質層94を形成す
る工程、および所定の異方性食刻に対して前記第5物質
層94を構成する物質とはその食刻率が異なり、前記第
1導電層46を構成する物質とはその食刻率が同程度の
物質を約1000Å〜3000Å程度の厚さで形成した
後、各セル単位で分離されるようにパターニングするこ
とにより第1パターン70を形成する工程で進行され
る。
1の側壁スペーサ80aを形成する工程を図示したもの
で、第1パターン70を食刻マスクとして前記第1の第
5物質層を食刻する工程(省略してもよい)、所定の異
方性食刻に対して前記第1の第5物質層を構成している
物質とその食刻率が同程度の物質を結果物全面に塗布し
前記第2の第5物質層96を形成する工程、および所定
の異方性食刻に対して前記第1パターン70および第1
導電層46を構成する物質とその食刻率が同程度の物
質、例えば多結晶シリコンを結果物全面に沈積した後に
異方性食刻することにより前記第1の側壁スペーサ80
aを形成する工程で進行される。
る工程を図示したもので、所定の異方性食刻に対して前
記第1の側壁スペーサ80a、第1パターン70および
第1導電層46を構成する物質とその食刻率が同程度の
物質、例えば多結晶シリコンを前記第2の第5物質層9
6の厚さの1/2以上の厚さで、結果物全面に沈積し前
記第3の第2物質層84を形成する。
る工程を図示したもので、前記第3の第2物質層を食刻
対象物とした異方性食刻を結果物全面に行えば、第1の
側壁スペーサ、第1パターンおよび第1導電層を構成す
るは前記異方性食刻に対して第3の第2物質層を構成す
る物質と同程度の食刻率を有するので、前記異方性食刻
により第1導電層まで食刻されストリッジ電極100が
形成される。このとき、第1の第5物質層94は第2の
第5物質層96とともに食刻マスクの役割をする。
電極120を形成する工程を図示したもので、第1の第
5物質層、第2の第5物質層およびスペーサ層を除去す
る工程、前記ストリッジ電極100全面に、例えばON
O膜等の誘電物質を塗布し誘電体膜110を形成する工
程、および結果物全面に、例えば、不純物がドープされ
た多結晶シリコンのような誘電物質を沈積しプレート電
極120を形成する工程で進行される。
されたストリッジ電極を形成することができる。 第11実施例 図30A〜図32Eは本発明による半導体メモリ装置の
製造方法の第11実施例を説明するために図示された断
面図である。
構造は、図7A〜図8Cで説明した方法で第1導電層4
6まで形成した後、所定の異方性食刻に対して前記第1
導電層を構成する物質と異なる食刻率を有する物質、例
えば酸化物や窒化物を第2物質とし、同程度の食刻率を
有する物質、例えば多結晶シリコンを第1物質としたと
き、結果物全面に、前記第2物質および第1物質を交代
に2回積層し第4の第2物質層86(約200Å〜15
00Å程度の厚さ)、第3の第1物質層74、第2の第
2物質層(約200Å〜1500Å程度の厚さ)および
第1の第1物質層を形成する工程、前記第1の第1物質
層をパターニングして第1パターン70を形成する工
程、前記第1パターンを食刻マスクとして前記第2の第
2物質層を食刻することにより第2パターン82cを形
成する工程、結果物全面に所定の異方性食刻に対して前
記第1物質と同程度の食刻率を有する物質、例えば多結
晶シリコンを沈積し第4の第1物質層76を形成する工
程、および所定の異方性食刻に対して前記第2物質と同
程度の食刻率を有する物質、例えば酸化物や窒化物を結
果物全面に塗布した後に異方性食刻して第1の側壁スペ
ーサ80aを形成する工程により形成される。
51を形成する工程を図示したもので、前記第4の第1
物質層を食刻対象物とした異方性食刻を結果物全面に行
うと、前記第4の第1物質層を構成する物質は前記異方
性食刻に対して第1パターン70および第3の第1物質
層を構成する物質とはその食刻率が同程度であり、第1
の側壁スペーサ80a、第2パターン82cおよび第4
の第2物質層86を構成する物質とはその食刻率が異な
るので、前記第1の側壁スペーサおよび第2パターン下
部に積層されている第1物質のみ残り前記第6のストリ
ッジ電極パターン51を形成することができる。
52、第5の第1物質層78および第6の側壁スペーサ
88を形成する工程を図示したもので、第6のストリッ
ジ電極パターン51を食刻マスクとして第4の第2物質
層を食刻することにより(図23Aで説明した方法と同
一)前記第6のストリッジ電極パターン下部に第7のス
トリッジ電極パターン52を形成する工程、結果物全面
に所定の異方性食刻に対して前記第6のストリッジ電極
パターン51を構成する物質らとその食刻率が同程度の
物質を生成し第5の第1物質層78を形成する工程、所
定の異方性食刻に対して前記第5の第1物質層を構成す
る物質とその食刻率が異なる物質、例えば酸化物や窒化
物を結果物全面に塗布し第5の第2物質層を形成する工
程、および前記第5の第2物質層を異方性食刻すること
により第6の側壁スペーサ88を形成する工程で進行さ
れる。
る工程を図示したもので、前記第6の側壁スペーサ88
を食刻マスクとして前記第5の第1物質層78を食刻対
象物とした異方性食刻を結果物全面に行えば、前記第5
の第1物質層78を構成する物質は前記異方性食刻に対
して前記第1導電層46および第6のストリッジ電極パ
ターン51を構成する物質とはその食刻率が同程度であ
り、前記第6の側壁スペーサ88および第7のストリッ
ジ電極パターン52を構成する物質とはその食刻率が異
なるので、前記異方性食刻により第6のストリッジ電極
パターンおよび第1導電層もともに除去され前記ストリ
ッジ電極100を形成することができる。このとき、前
記第7のストリッジ電極パターン52は前記第6の側壁
スペーサ88とともに食刻マスクとしての役割をする。
120を形成する工程を図示したもので、第6の側壁ス
ペーサ、スペーサ層および第7のストリッジ電極パター
ンを除去した後、結果物全面に、前記29Eで説明した
方法と同様な方法の製造工程を行い前記誘電体膜110
およびプレート電極120を形成する。第11実施例に
よると、四重に形成された円筒電極の内部に1つの柱電
極が形成されたストリッジ電極を形成することができ
る。
置の製造方法の第12実施例を説明するために図示され
た断面図で、ストリッジ電極が形成される領域に前記ス
トリッジ電極より小さい(2次元的大きさ)凹部7を前
記スペーサ層(または所定の絶縁物質層)に形成した後
(図33A)、前記ストリッジ電極を形成する工程およ
び前記スペーサ層(または所定の絶縁物質層)を除去す
る工程で進行される。
で表示されたA部分のような脆弱部分がないストリッジ
電極100を形成することができる。前記全ての実施例
に用いられた酸化物としては高温酸化膜、PE−TEO
S (Plasma-Enhanced-Tetra-Ethyl-Ortho-Silicate) 系
酸化膜およびシラン系酸化膜のうちいずれか1つを用い
て、窒化物としてはシリコン窒化物を用いる。また前記
全てのストリッジ電極の側壁はネガティブでない傾斜を
有するように形成されることが望ましい。
のではなく、本発明の思想を逸脱しない範囲で種々の改
変をなしえることはもちろんである。
つの円筒電極と1つの柱電極を有するストリッジ電極、
1つの円筒電極と複数個の柱電極を有するストリッジ電
極、複数個の円筒電極と1つの柱電極を有するストリッ
ジ電極および複数個の円筒電極と複数個の柱電極を有す
るストリッジ電極等の種々の構造のストリッジ電極を形
成することができるので半導体メモリ装置の高集積化に
有利である。またフェンス生成を防止することができ単
一層でストリッジ電極を構成することができるので信頼
度高いメモリ装置を製造することができる。
造工程を図示した断面図である。
造工程を図示した断面図である。
程を図示した断面図、Hは図1A〜図3Gで図示された
製造工程により製造された半導体メモリ装置において、
ウェーハ全体的にエッチングが不均一に行われた場合の
効果を図示した断面図である。
装置を図示した斜視図である。
装置を図示した斜視図である。
装置を図示した斜視図である。
方法の第1実施例を説明するために図示された断面図で
ある。
方法の第1実施例を説明するために図示された断面図で
ある。
1実施例を説明するために図示された断面図である。
第2実施例を説明するために図示された断面図である。
第2実施例を説明するために図示された断面図である。
第3実施例を説明するために図示された断面図である。
造方法の第3実施例を説明するために図示された断面図
である。
造方法の第3実施例を説明するために図示された断面図
である。
造方法の第4実施例を説明するために図示された断面図
である。
第4実施例を説明するために図示された断面図である。
第5実施例を説明するために図示された断面図である。
造方法の第5実施例を説明するために図示された断面図
である。
第6実施例を説明するために図示された断面図である。
第7実施例を説明するために図示された断面図である。
造方法の第7実施例を説明するために図示された断面図
である。
第7実施例を説明するために図示された断面図である。
造方法の第8実施例を説明するために図示された断面図
である。
造方法の第8実施例を説明するために図示された断面図
である。
造方法の第9実施例を説明するために図示された断面図
である。
造方法の第9実施例を説明するために図示された断面図
である。
造方法の第10実施例を説明するために図示された断面
図である。
造方法の第10実施例を説明するために図示された断面
図である。
第10実施例を説明するために図示された断面図であ
る。
造方法の第11実施例を説明するために図示された断面
図である。
造方法の第11実施例を説明するために図示された断面
図である。
第11実施例を説明するために図示された断面図であ
る。
第12実施例を説明するために図示された断面図であ
る。
第12実施例を説明するために図示された断面図であ
る。
Claims (31)
- 【請求項1】 トランジスタが形成された半導体基板上
の全面に互いに食刻率が異なる食刻阻止層およびスペー
サ層を順次積層する段階と、 前記食刻阻止層および前記スペーサ層を貫通して前記ト
ランジスタのソース領域を露出させるコンタクトホール
を形成する段階と、 前記食刻阻止層および前記スペーサ層が形成された前記
半導体基板上に前記コンタクトホールを介して前記ソー
ス領域に連結された第1導電層を形成する工程、前記第
1導電層上に第1の第1物質層からなる第1パターンを
形成する工程、第1パターンを形成する前記工程で得ら
れた結果物上に第1の第2物質層からなる第1の側壁ス
ペーサを前記第1パターンを囲む環状に形成する工程、
および、前記第1の側壁スペーサを食刻マスクとして前
記第1の側壁スペーサと前記スペーサ層との間に形成さ
れている物質層を食刻する工程により、前記第1の側壁
スペーサと前記スペーサ層との間に形成されている物質
層から円筒部を備えたストリッジ電極を形成する段階
と、 前記スペーサ層を除去する段階と、 前記ストリッジ電極の表面に誘電体膜を形成する段階
と、 誘電体膜を形成する前記段階で得られた結果物の全面に
プレート電極を形成する段階と、 を含むことを特徴とする半導体メモリ装置の製造方法。 - 【請求項2】 食刻阻止層およびスペーサ層を順次積層
する前記段階以前に、半導体基板全面にその表面が平坦
化された平坦化層を形成する工程を加えることを特徴と
する請求項1記載の半導体メモリ装置の製造方法。 - 【請求項3】 前記第1の側壁スペーサ下部に形成され
ている物質層は第1導電層であることを特徴とする請求
項1記載の半導体メモリ装置の製造方法。 - 【請求項4】 側壁スペーサを食刻マスクとして第1導
電層を食刻する前記工程は、前記第1の第1物質層から
なる第1パターンを除去しない状態で前記第1導電層を
食刻する場合、前記第1の第1物質層からなる第1パタ
ーンを除去しない状態で前記第1導電層を食刻すること
により各セル単位で前記第1導電層を限定する工程を行
なった後、第1の第1物質層からなる前記第1パターン
を除去する工程、および前記第1の側壁スペーサを食刻
マスクとして前記第1導電層を所定深さで食刻する工程
を加えることを特徴とする請求項3記載の半導体メモリ
装置の製造方法。 - 【請求項5】 側壁スペーサを食刻マスクとして第1導
電層を食刻する前記工程は、前記第1の第1物質層から
なる第1パターンを除去しない状態で前記第1導電層を
食刻する場合、前記第1の第1物質層からなる第1パタ
ーンを除去しない状態で前記第1導電層を所定深さで食
刻する工程を行なった後、前記第1の第1物質層からな
る第1パターンを除去する工程、前記第1の側壁スペー
サを食刻マスクとして前記第1導電層を所定深さで食刻
することにより第1のストリッジ電極パターンを形成す
る工程、前記第1の側壁スペーサを除去する工程、前記
第1のストリッジ電極パターン側壁に第2の側壁スペー
サを形成する工程、および前記第2の側壁スペーサを食
刻マスクとして前記第1導電層を食刻する工程を加える
ことを特徴とする請求項3記載の半導体メモリ装置の製
造方法。 - 【請求項6】 側壁スペーサを食刻マスクとして第1導
電層を食刻する前記工程は、前記第1の第1物質層から
なる第1パターンを除去した状態で第1導電層を食刻す
る場合、第1の側壁スペーサを食刻マスクとして前記第
1導電層を所定深さで食刻することにより第2のストリ
ッジ電極パターンを形成する工程、前記第1の側壁スペ
ーサを除去する工程、前記第2のストリッジ電極パター
ン側壁に第3の側壁スペーサを形成する工程、および前
記第3の側壁スペーサを食刻マスクとして第1導電層を
食刻する工程を加えることを特徴とする請求項3記載の
半導体メモリ装置の製造方法。 - 【請求項7】 第1導電層上に第1の第1物質層からな
る第1パターンを形成する前記工程以後に、前記第1の
第1物質層からなる第1パターンを食刻マスクとして前
記第1導電層を所定深さで食刻する工程および前記第1
の第1物質層からなる第1パターンを除去する工程を加
えることを特徴とする請求項1記載の半導体メモリ装置
の製造方法。 - 【請求項8】 前記第1の側壁スペーサを食刻マスクと
して前記第1導電層を所定深さで食刻することにより第
3のストリッジ電極パターンを形成した後、前記第3の
ストリッジ電極パターン上に残った物質を除去する工
程、前記第3のストリッジ電極パターン側壁に第4の側
壁スペーサを形成する工程、および前記第4の側壁スペ
ーサを食刻マスクとして前記第1導電層を食刻する工程
を加えることを特徴とする請求項7記載の半導体メモリ
装置の製造方法。 - 【請求項9】 前記第4の側壁スペーサを食刻マスクと
して前記第1導電層を所定深さで食刻することにより第
4のストリッジ電極パターンを形成した後、前記第4の
ストリッジ電極パターン側壁に第5の側壁スペーサを形
成する工程、および前記第5の側壁スペーサを食刻マス
クとして前記第1導電層を食刻する工程を加えることを
特徴とする請求項8記載の半導体メモリ装置の製造方
法。 - 【請求項10】 前記第1〜第5の側壁スペーサ、およ
び第1の第1物質層を構成する物質としては、所定の異
方性食刻に対して前記第1導電層を構成する物質とはそ
の食刻率が異なる物質を用いることを特徴とする請求項
3記載の半導体メモリ装置の製造方法。 - 【請求項11】 前記第1導電層を構成する物質として
は不純物がドープされた多結晶シリコンを、前記第1物
質としてはフォトレジストを、そして前記第1〜第5の
側壁スペーサを構成する物質としては酸化物または窒化
物を用いることを特徴とする請求項10記載の半導体メ
モリ装置の製造方法。 - 【請求項12】 前記所定深さは500Å〜1500Å
程度の深さであることを特徴とする請求項4〜9のいず
れか1項に記載の半導体メモリ装置の製造方法。 - 【請求項13】 前記第1物質として、所定の異方性食
刻に対して前記第1導電層を構成する物質とその食刻率
が同じ物質を用いることを特徴とする請求項1記載の半
導体メモリ装置の製造方法。 - 【請求項14】 前記第1の第1物質層からなる第1パ
ターンを形成する前に、第1導電層上に、所定の異方性
食刻に対して前記第1の第1物質層を構成する物質とは
その食刻率が異なる前記第2物質を蒸着して第2の第2
物質層を形成する工程を加えることを特徴とする請求項
13記載の半導体メモリ装置の製造方法。 - 【請求項15】 第1の第1物質層からなる第1パター
ンを形成した後、前記第1の第1物質層からなる第1パ
ターンを食刻マスクとして前記第2の第2物質層を食刻
することにより第2の第2物質層からなる柱電極形成の
ためのパターンを形成する工程および柱電極形成のため
のパターンを形成する前記工程で得られた結果物全面に
第1物質を再蒸着して第2の第1物質層を形成する工程
を加え、第1の側壁スペーサを食刻マスクとして前記第
1の側壁スペーサと前記スペーサ層との間に形成されて
いる物質層を食刻するときは前記柱電極形成のためのパ
ターンも食刻マスクとしての役割をすることを特徴とす
る請求項14記載の半導体メモリ装置の製造方法。 - 【請求項16】 前記第1導電層は3000Å〜600
0Å程度の厚さで、前記第2の第2物質層は200Å〜
1500Å程度の厚さで、前記第1の第1物質層からな
る第1パターンは1000Å〜3000Å程度の厚さ
で、前記第2の第1物質層は500Å〜1500Å程度
の厚さで、そして第1の側壁スペーサを形成するための
前記第1の第2物質層は500Å〜1500Å程度の厚
さで形成されることを特徴とする請求項15記載の半導
体メモリ装置の製造方法。 - 【請求項17】 第2の第2物質層を食刻して第2の第
2物質層からなる柱電極形成のためのパターンを形成す
る前記工程は、前記第1の第1物質層からなる第1パタ
ーンを食刻マスクとした異方性食刻、等方性食刻または
異方性+等方性食刻で進行されることを特徴とする請求
項15記載の半導体メモリ装置の製造方法。 - 【請求項18】 前記柱電極形成のためのパターンを形
成する工程で等方性食刻または異方性+等方性食刻工程
を行った場合、前記等方性食刻または異方性+等方性食
刻工程後、前記等方性食刻または異方性+等方性食刻工
程で得られた結果物の全面に第3物質層および第4物質
層を積層する第1工程、および前記柱電極形成のための
パターンの下に第4物質層の一部が残るように前記第4
物質層を食刻する第2工程を加えることを特徴とする請
求項17記載の半導体メモリ装置の製造方法。 - 【請求項19】 前記第3物質層を構成する物質として
は、所定の異方性食刻に対して前記第2物質とはその食
刻率が異なり、前記第1物質とは同程度の食刻率を有す
る物質を用いて、前記第4物質層を構成する物質として
は、所定の異方性食刻に対して前記第3物質層を構成す
る物質とはその食刻率が異なり、前記第2物質とは同程
度の食刻率を有する物質を用いることを特徴とする請求
項18記載の半導体メモリ装置の製造方法。 - 【請求項20】 柱電極形成のためのパターンを形成す
る前記工程以後、前記第1工程と第2工程が少なくとも
1回以上実施されることを特徴とする請求項18記載の
半導体メモリ装置の製造方法。 - 【請求項21】 前記第2の第2物質層は500Å〜1
500Å程度の厚さで形成され、前記第3物質層は30
0Å〜600Å程度の厚さで形成される、ことを特徴と
する請求項18記載の半導体メモリ装置の製造方法。 - 【請求項22】 前記第1の第1物質層からなる第1パ
ターンの側壁は半導体基板の表面に対してポジティブで
ない傾斜を有するように形成されることを特徴とする請
求項1記載の半導体メモリ装置の製造方法。 - 【請求項23】 第1の第1物質層からなる第1パター
ンを形成する前記工程以前に、前記第1導電層全面に、
所定の異方性食刻に対して前記第1導電層を構成する物
質とはその食刻率が異なる物質で構成された第1の第5
物質層を形成する工程を加えることを特徴とする請求項
13記載の半導体メモリ装置の製造方法。 - 【請求項24】 第1の第1物質層からなる第1パター
ンを形成する前記工程以後、第1の第1物質層からなる
第1パターンを形成する前記工程で得られた結果物全面
に第2の第5物質層を再形成する工程を加え、第1の第
2物質層からなる第1の側壁スペーサを食刻マスクとし
て前記第1の側壁スペーサと前記スペーサ層との間に形
成されている物質層を食刻する前記工程に替えて第2の
第5物質層を再形成する前記工程で得られた結果物全面
に前記第1の側壁スペーサおよび第1の第1物質層から
なる第1パターンを食刻マスクとして前記第1導電層の
表面を食刻終了点にする異方性食刻工程を行なった後、
前記異方性食刻工程で得られた結果物全面に第3の第2
物質層を形成する工程および前記第1の側壁スペーサ下
部に残された前記第1および第2の第5物質層を食刻マ
スクとし、前記第3の第2物質層、第1の側壁スペー
サ、第1パターンおよび第1導電層を食刻対象物として
異方性食刻工程を第3の第2物質層を形成する前記工程
で得られた結果物全面に行う工程を加えることを特徴と
する請求項23記載の半導体メモリ装置の製造方法。 - 【請求項25】 第1の第1物質層からなる第1パター
ンを形成する前記工程後、前記第1の第1物質層からな
る第1パターンを食刻マスクとし、前記第5物質層を食
刻対象物とした異方性食刻工程を加えることを特徴とす
る請求項23記載の半導体メモリ装置の製造方法。 - 【請求項26】 前記第1導電層としては不純物がドー
プされた多結晶シリコンを、前記第1および第2物質と
しては多結晶シリコンを、そして前記第5物質層を構成
する物質としては酸化物または窒化物を用いることを特
徴とする請求項24記載の半導体メモリ装置の製造方
法。 - 【請求項27】 第2の第2物質層を形成する前記工程
以前に、前記第1導電層上に前記第2物質で構成された
第4の第2物質層および前記第1物質で構成された第3
の第1物質層を積層する工程を加え、第1の第1物質層
からなる第1パターンを形成する前記工程以後に、前記
第1パターンを食刻マスクとして前記第2の第2物質層
を食刻することにより第2の第2物質層からなる第2パ
ターンを形成する工程、第2パターンを形成する前記工
程で得られた結果物全面に第1物質を再蒸着し第4の第
1物質層を形成する工程を加え、第1の第2物質層から
なる第1の側壁スペーサを食刻マスクとして前記第1の
側壁スペーサと前記スペーサ層との間に形成されている
物質層を食刻する工程、前記第1の側壁スペーサおよび
第2の第2物質層からなる第2パターンを食刻マスクと
して前記第4の第1物質層および第3の第1物質層を異
方性食刻することにより第5のストリッジ電極パターン
を形成する工程、前記第5のストリッジ電極パターンを
食刻マスクとして前記第4の第2物質層を食刻すること
により第4の第2物質層からなる第6のストリッジ電極
パターンを形成すると同時に第1の側壁スペーサおよび
第2パターンを除去する工程、第1の側壁スペーサおよ
び第2パターンを除去する前記工程で得られた結果物全
面に前記第1物質および第2物質を順番に積層し第5の
第1物質層および第5の第2物質層を形成する工程、前
記第5の第2物質層を異方性食刻することにより前記第
5の第2物質層からなる第6の側壁スペーサを形成する
工程、前記第6の側壁スペーサおよび第6のストリッジ
電極パターンを形成する工程、前記第6の側壁スペーサ
および第6のストリッジ電極パターンを食刻マスクとし
て前記第5の第1物質層、第5のストリッジ電極パター
ンおよび第1導電層を異方性食刻する工程を含むことを
特徴とする請求項14記載の半導体メモリ装置の製造方
法。 - 【請求項28】 前記第1および第2パターンはその側
壁を半導体基板の表面に対してポジティブでない傾斜
(θ≦90゜)を有するように形成されることを特徴と
する請求項27記載の半導体メモリ装置の製造方法。 - 【請求項29】 前記スペーサ層には各セル単位で互い
に隔離されるように、各セルに一つずつの凹部が形成さ
れることを特徴とする請求項1または2記載の半導体メ
モリ装置の製造方法。 - 【請求項30】 前記第1導電層を構成する物質として
は不純物がドープされた多結晶シリコンを、前記第1の
第1物質層を構成する物質としては酸化物または窒化物
を、そして前記第1〜第5の側壁スペーサを構成する物
質としては酸化物または窒化物を用いることを特徴とす
る請求項10記載の半導体メモリ装置の製造方法。 - 【請求項31】 第1の第1物質層からなる第1パター
ンを形成する前記工程後、第1パターンを形成する前記
工程で得られた結果物全面に、所定の異方性食刻に対し
て前記第1導電層を構成する物質とその食刻率が同じ物
質を再蒸着することを特徴とする請求項30記載の半導
体メモリ装置の製造方法。
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