JP2000077619A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
(57)【要約】
【目的】 本発明は、ソフトエラー耐性に必要な電荷蓄
積容量を確保することができる半導体装置と、その半導
体装置を製造工程数の増大を抑制することができる半導
体装置の製造方法を提供することを目的とする。 【構成】 本発明は、半導体基板上に形成された第１ト
ランジスタ１０５及び第１キャパシタ１１９により構成
された第１メモリセル１２１と、前記半導体基板１０１
上に形成された第２トランジスタ１０６及び第２キャパ
シタ１２０により構成された第２メモリセル１２２とを
有する半導体装置において、前記第１キャパシタ１１９
の第１ストレージノード１１５が、前記第２キャパシタ
１２０の第２ストレージノード１１６の周囲を取り囲む
ように形成されていることを特徴とする半導体装置及び
その製造方法である。
積容量を確保することができる半導体装置と、その半導
体装置を製造工程数の増大を抑制することができる半導
体装置の製造方法を提供することを目的とする。 【構成】 本発明は、半導体基板上に形成された第１ト
ランジスタ１０５及び第１キャパシタ１１９により構成
された第１メモリセル１２１と、前記半導体基板１０１
上に形成された第２トランジスタ１０６及び第２キャパ
シタ１２０により構成された第２メモリセル１２２とを
有する半導体装置において、前記第１キャパシタ１１９
の第１ストレージノード１１５が、前記第２キャパシタ
１２０の第２ストレージノード１１６の周囲を取り囲む
ように形成されていることを特徴とする半導体装置及び
その製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の二つ
のキャパシタの下部電極を一重又は二重以上の筒型形状
に形成し、かつ半導体基板上の下部電極を形成すること
ができる領域を有効に利用することによって高集積化に
好適な半導体装置を提供するものである。また、本発明
は、これらの二つのキャパシタの下部電極をセルフアラ
インで製造することにより、製造工程数の増加を抑制す
ることができる半導体装置の製造方法を提供するもので
ある。
のキャパシタの下部電極を一重又は二重以上の筒型形状
に形成し、かつ半導体基板上の下部電極を形成すること
ができる領域を有効に利用することによって高集積化に
好適な半導体装置を提供するものである。また、本発明
は、これらの二つのキャパシタの下部電極をセルフアラ
インで製造することにより、製造工程数の増加を抑制す
ることができる半導体装置の製造方法を提供するもので
ある。
【０００２】
【従来の技術】従来、ダイナミックランダムアクセスメ
モリ（Dynamic Random Access Memory: DRAM）等の半導
体装置においては、特開平２−２２６７６１、特開平３
−２３２２７１、特開平６−１７７３５０及び特開平８
−３３０５３９に開示されているように、キャパシタの
下部電極をシリンダ形状にすることによって、下部電極
の電荷蓄積に寄与する面積を増大させ、高集積化を達成
する構成及びその製法が提案されている。
モリ（Dynamic Random Access Memory: DRAM）等の半導
体装置においては、特開平２−２２６７６１、特開平３
−２３２２７１、特開平６−１７７３５０及び特開平８
−３３０５３９に開示されているように、キャパシタの
下部電極をシリンダ形状にすることによって、下部電極
の電荷蓄積に寄与する面積を増大させ、高集積化を達成
する構成及びその製法が提案されている。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
記憶装置の高集積化が進むにつれて素子や配線を微細加
工する必要性が現れると、キャパシタの表面積が小さく
なり、電荷蓄積容量が減少する。このように半導体装置
の集積度が向上し、キャパシタの電荷蓄積容量が減少す
ると、放射性物質から出るα線によって半導体素子中の
信号が反転し、誤動作を生じるというソフトエラー問題
が顕著になり、半導体装置の信頼性が低下するという課
題が現れる。また、上記のようなキャパシタの下部電極
をシリンダ形状にするという技術が使われているが、製
造工程が複雑であり、必ずしも満足できるものではなか
った。
記憶装置の高集積化が進むにつれて素子や配線を微細加
工する必要性が現れると、キャパシタの表面積が小さく
なり、電荷蓄積容量が減少する。このように半導体装置
の集積度が向上し、キャパシタの電荷蓄積容量が減少す
ると、放射性物質から出るα線によって半導体素子中の
信号が反転し、誤動作を生じるというソフトエラー問題
が顕著になり、半導体装置の信頼性が低下するという課
題が現れる。また、上記のようなキャパシタの下部電極
をシリンダ形状にするという技術が使われているが、製
造工程が複雑であり、必ずしも満足できるものではなか
った。
【０００４】
【課題を解決するための手段】本発明では、半導体装置
の信頼性が低下するのを抑制するために、半導体基板上
に形成された第１トランジスタと、前記第１トランジス
タに接続された第１下部電極、キャパシタ絶縁膜及び上
部電極からなる第１キャパシタと、前記半導体基板上に
形成された第２トランジスタと、前記第２トランジスタ
に接続された第２下部電極、前記キャパシタ絶縁膜及び
前記上部電極からなる第２キャパシタとを有する半導体
装置を、前記第１下部電極が前記第２下部電極の周囲を
取り囲むように形成する。また、本発明では、前述した
ような半導体装置を前記第１及び第２の下部電極をセル
フアラインで形成する。
の信頼性が低下するのを抑制するために、半導体基板上
に形成された第１トランジスタと、前記第１トランジス
タに接続された第１下部電極、キャパシタ絶縁膜及び上
部電極からなる第１キャパシタと、前記半導体基板上に
形成された第２トランジスタと、前記第２トランジスタ
に接続された第２下部電極、前記キャパシタ絶縁膜及び
前記上部電極からなる第２キャパシタとを有する半導体
装置を、前記第１下部電極が前記第２下部電極の周囲を
取り囲むように形成する。また、本発明では、前述した
ような半導体装置を前記第１及び第２の下部電極をセル
フアラインで形成する。
【０００５】
【発明の実施の形態】本発明の実施の形態を、以下図面
を参照しながら説明する。
を参照しながら説明する。
【０００６】図１（ａ）は、本発明の第１の実施の形態
を示す半導体装置の断面図を表している。
を示す半導体装置の断面図を表している。
【０００７】半導体基板１０１上の、フィールド酸化膜
１０２により他の素子形成領域と分離された素子領域上
には、ゲート電極１０３Ａと不純物拡散層１０４Ａ及び
１０４Ｂからなる第１トランジスタ１０５と、ゲート電
極１０３Ｂと不純物拡散層１０４Ｂ及び１０４Ｃからな
る第２トランジスタ１０６とが形成されている。半導体
基板１０１上には、第１及び第２トランジスタ１０５、
１０６を覆うように第１層間絶縁膜１０７が形成されて
おり、第１層間絶縁膜１０７に開口部を設けることによ
り、ビット線１０８が形成され、ビット線１０８は不純
物拡散層１０４Ｂに接続されている。第１層間絶縁膜１
０７上には第２層間絶縁膜１０９が形成され、ビット線
１０８を覆っている。第２層間絶縁膜１０９上には、こ
の第２層間絶縁膜１０９を保護するためのストッパ窒化
膜１１０が形成されている。ストッパ窒化膜１１０、第
１及び第２層間絶縁膜１０７、１０９には、不純物拡散
層１０４Ａと後に形成される第１キャパシタ１１７の第
１ストレージノード１１３との接続を得るために第１コ
ンタクトホール１１１が、不純物拡散層１０４Ｃと第２
キャパシタ１１８の第２ストレージノード１１４との接
続を得るために第２コンタクトホール１１２がそれぞれ
形成されている。第１及び第２コンタクトホール１１
１、１１２中には、それぞれ内部を埋め込むように第１
及び第２ポリシリコンプラグ１１３、１１４が形成され
ている。そして、ストッパ窒化膜１１０上には、第１ポ
リシリコンプラグ１１３を介して不純物拡散層１０４Ａ
に接続するポリシリコンからなる第１ストレージノード
１１５が、第２コンタクトホール１１２を介して不純物
拡散層１０４Ｃに接続するポリシリコンからなる第２ス
トレージノード１１６がそれぞれ形成されている。スト
ッパ窒化膜１１０上には、第１及び第２ストレージノー
ド１１５、１１６を覆うようにキャパシタ窒化膜１１７
が形成され、キャパシタ窒化膜１１７上にはポリシリコ
ンからなるセルプレート１１８が形成されている。第１
ストレージノード１１５、キャパシタ窒化膜１１７及び
セルプレート１１８によって第１キャパシタ１１９が構
成され、第２ストレージノード１１６、キャパシタ窒化
膜１１７及びセルプレート１１８によって第２キャパシ
タ１２０が構成される。また、第１トランジスタ１０５
及び第１キャパシタ１１９によって第１メモリセル１２
１が構成され、第２トランジスタ１０６及び第２キャパ
シタ１２０によって第２メモリセル１２２が構成されて
いる。
１０２により他の素子形成領域と分離された素子領域上
には、ゲート電極１０３Ａと不純物拡散層１０４Ａ及び
１０４Ｂからなる第１トランジスタ１０５と、ゲート電
極１０３Ｂと不純物拡散層１０４Ｂ及び１０４Ｃからな
る第２トランジスタ１０６とが形成されている。半導体
基板１０１上には、第１及び第２トランジスタ１０５、
１０６を覆うように第１層間絶縁膜１０７が形成されて
おり、第１層間絶縁膜１０７に開口部を設けることによ
り、ビット線１０８が形成され、ビット線１０８は不純
物拡散層１０４Ｂに接続されている。第１層間絶縁膜１
０７上には第２層間絶縁膜１０９が形成され、ビット線
１０８を覆っている。第２層間絶縁膜１０９上には、こ
の第２層間絶縁膜１０９を保護するためのストッパ窒化
膜１１０が形成されている。ストッパ窒化膜１１０、第
１及び第２層間絶縁膜１０７、１０９には、不純物拡散
層１０４Ａと後に形成される第１キャパシタ１１７の第
１ストレージノード１１３との接続を得るために第１コ
ンタクトホール１１１が、不純物拡散層１０４Ｃと第２
キャパシタ１１８の第２ストレージノード１１４との接
続を得るために第２コンタクトホール１１２がそれぞれ
形成されている。第１及び第２コンタクトホール１１
１、１１２中には、それぞれ内部を埋め込むように第１
及び第２ポリシリコンプラグ１１３、１１４が形成され
ている。そして、ストッパ窒化膜１１０上には、第１ポ
リシリコンプラグ１１３を介して不純物拡散層１０４Ａ
に接続するポリシリコンからなる第１ストレージノード
１１５が、第２コンタクトホール１１２を介して不純物
拡散層１０４Ｃに接続するポリシリコンからなる第２ス
トレージノード１１６がそれぞれ形成されている。スト
ッパ窒化膜１１０上には、第１及び第２ストレージノー
ド１１５、１１６を覆うようにキャパシタ窒化膜１１７
が形成され、キャパシタ窒化膜１１７上にはポリシリコ
ンからなるセルプレート１１８が形成されている。第１
ストレージノード１１５、キャパシタ窒化膜１１７及び
セルプレート１１８によって第１キャパシタ１１９が構
成され、第２ストレージノード１１６、キャパシタ窒化
膜１１７及びセルプレート１１８によって第２キャパシ
タ１２０が構成される。また、第１トランジスタ１０５
及び第１キャパシタ１１９によって第１メモリセル１２
１が構成され、第２トランジスタ１０６及び第２キャパ
シタ１２０によって第２メモリセル１２２が構成されて
いる。
【０００８】本発明の第１の実施の形態は、キャパシタ
のストレージノードの形状及び二つのキャパシタのスト
レージノードの配置関係に特徴がある。そこで、第１及
び第２ストレージノード１１５、１１６の形状、特にス
トッパ窒化膜１１０上の第１及び第２ストレージノード
１１５、１１６の形状及び配置関係について図１（ｂ）
を参照しながら説明する。図１（ｂ）は、第１及び第２
ストレージノード１１５、１１６の平面図である。第１
及び第２ストレージノード１１５、１１６は、ストッパ
窒化膜１１０上において共に筒型形状に形成されてお
り、第１ストレージノード１１５は第２ストレージノー
ド１１６を取り囲むように形成されている。ここで、第
１ストレージノード１１５は、第１トランジスタ１０５
が形成された領域の上だけでなく第２トランジスタ１０
６が形成された領域の上にも延在して筒型形状に形成さ
れている。また、第２ストレージノード１１６は、第２
トランジスタ１０６が形成された領域の上だけでなく第
１トランジスタ１０５が形成された領域の上にも延在し
て筒型形状に形成されている。
のストレージノードの形状及び二つのキャパシタのスト
レージノードの配置関係に特徴がある。そこで、第１及
び第２ストレージノード１１５、１１６の形状、特にス
トッパ窒化膜１１０上の第１及び第２ストレージノード
１１５、１１６の形状及び配置関係について図１（ｂ）
を参照しながら説明する。図１（ｂ）は、第１及び第２
ストレージノード１１５、１１６の平面図である。第１
及び第２ストレージノード１１５、１１６は、ストッパ
窒化膜１１０上において共に筒型形状に形成されてお
り、第１ストレージノード１１５は第２ストレージノー
ド１１６を取り囲むように形成されている。ここで、第
１ストレージノード１１５は、第１トランジスタ１０５
が形成された領域の上だけでなく第２トランジスタ１０
６が形成された領域の上にも延在して筒型形状に形成さ
れている。また、第２ストレージノード１１６は、第２
トランジスタ１０６が形成された領域の上だけでなく第
１トランジスタ１０５が形成された領域の上にも延在し
て筒型形状に形成されている。
【０００９】以上のように形成された半導体装置におい
ては、第１及び第２ストレージノード１１５、１１６が
筒型形状に形成されていることにより、筒型形状の側面
積が電荷蓄積に大きく寄与し、キャパシタの電荷蓄積容
量を十分に確保することができる。さらに、第１ストレ
ージノード１１５は第２ストレージノード１１６の周囲
を取り囲み、かつ第１及び第２のトランジスタ１０５、
１０６が形成された領域上に延在して形成されており、
第２ストレージノード１１６は第１ストレージノード１
１５が形成された領域内において第１及び第２トランジ
スタ１０５、１０６が形成された領域上に延在して形成
されている。このように、キャパシタを形成することが
可能な領域を有効に活用して第１及び第２ストレージノ
ード１１５、１１６を形成することにより、第１及び第
２キャパシタ１１９、１２０の電荷蓄積に寄与するスト
レージノードの表面積を増大させることができるので、
高集積化に適した信頼性の高い半導体装置を得ることが
できる。
ては、第１及び第２ストレージノード１１５、１１６が
筒型形状に形成されていることにより、筒型形状の側面
積が電荷蓄積に大きく寄与し、キャパシタの電荷蓄積容
量を十分に確保することができる。さらに、第１ストレ
ージノード１１５は第２ストレージノード１１６の周囲
を取り囲み、かつ第１及び第２のトランジスタ１０５、
１０６が形成された領域上に延在して形成されており、
第２ストレージノード１１６は第１ストレージノード１
１５が形成された領域内において第１及び第２トランジ
スタ１０５、１０６が形成された領域上に延在して形成
されている。このように、キャパシタを形成することが
可能な領域を有効に活用して第１及び第２ストレージノ
ード１１５、１１６を形成することにより、第１及び第
２キャパシタ１１９、１２０の電荷蓄積に寄与するスト
レージノードの表面積を増大させることができるので、
高集積化に適した信頼性の高い半導体装置を得ることが
できる。
【００１０】また、第１の実施の形態においては、第１
ストレージノードと第２ストレージノードとの電荷蓄積
に寄与する表面積に差が生じるが、第２ストレージノー
ドの電荷蓄積に寄与する表面積を、電荷蓄積のために最
低限必要な大きさにしておけば、第１ストレージノード
の電荷蓄積に寄与する表面積はそれよりも大きくなるの
で、二つのキャパシタ間における電荷蓄積容量に差が生
じても半導体装置の動作上大きな問題にはならないと考
えられる。
ストレージノードと第２ストレージノードとの電荷蓄積
に寄与する表面積に差が生じるが、第２ストレージノー
ドの電荷蓄積に寄与する表面積を、電荷蓄積のために最
低限必要な大きさにしておけば、第１ストレージノード
の電荷蓄積に寄与する表面積はそれよりも大きくなるの
で、二つのキャパシタ間における電荷蓄積容量に差が生
じても半導体装置の動作上大きな問題にはならないと考
えられる。
【００１１】一方、二つのキャパシタの電荷蓄積容量を
等しくさせる場合は、以下に説明する第２〜第３の実施
の形態に示すような構造が考えられる。
等しくさせる場合は、以下に説明する第２〜第３の実施
の形態に示すような構造が考えられる。
【００１２】図２（ａ）及び（ｂ）は、それぞれ本発明
の第２の実施の形態を示す半導体装置のキャパシタのス
トレージノードの断面図及び平面図を表している。図２
（ａ）及び（ｂ）においては、トランジスタ、ビット
線、層間絶縁膜、キャパシタ窒化膜、セルプレート等の
構成は第１の実施の形態と同じなので省略する。第２の
実施の形態においては、第１の実施の形態における第１
ストレージノード１１５の形状を変えることにより、第
１及び第２ストレージノード２１５、２１６の電荷蓄積
に寄与する表面積を等しくさせている。すなわち、図２
（ａ）に示すように、第１及び第２ストレージノード２
１５、２１６の電荷蓄積に寄与する表面積がそれぞれ等
しくなるように、筒型形状の第１ストレージノード２１
５の高さを筒型形状の第２ストレージノード２１６の高
さよりも低くしている。第１ストレージノード２１５の
高さが低い分だけ、第１ストレージノード２１５の電荷
蓄積に寄与する表面積は、第１及び第２ストレージノー
ドのそれぞれの高さが同じ時に比べて減少する。あるい
は、第２ストレージノード２１６の高さを第１ストレー
ジノード２１５の高さより高くしてもよい。以上のよう
に、ストレージノードが筒型形状に形成されていること
によりキャパシタの電荷蓄積容量は十分確保でき、外側
に形成された第１ストレージノードの高さを、内側に形
成された第２ストレージノードの高さよりも低くするこ
とによりキャパシタの電荷蓄積容量を等しくすることが
できる。
の第２の実施の形態を示す半導体装置のキャパシタのス
トレージノードの断面図及び平面図を表している。図２
（ａ）及び（ｂ）においては、トランジスタ、ビット
線、層間絶縁膜、キャパシタ窒化膜、セルプレート等の
構成は第１の実施の形態と同じなので省略する。第２の
実施の形態においては、第１の実施の形態における第１
ストレージノード１１５の形状を変えることにより、第
１及び第２ストレージノード２１５、２１６の電荷蓄積
に寄与する表面積を等しくさせている。すなわち、図２
（ａ）に示すように、第１及び第２ストレージノード２
１５、２１６の電荷蓄積に寄与する表面積がそれぞれ等
しくなるように、筒型形状の第１ストレージノード２１
５の高さを筒型形状の第２ストレージノード２１６の高
さよりも低くしている。第１ストレージノード２１５の
高さが低い分だけ、第１ストレージノード２１５の電荷
蓄積に寄与する表面積は、第１及び第２ストレージノー
ドのそれぞれの高さが同じ時に比べて減少する。あるい
は、第２ストレージノード２１６の高さを第１ストレー
ジノード２１５の高さより高くしてもよい。以上のよう
に、ストレージノードが筒型形状に形成されていること
によりキャパシタの電荷蓄積容量は十分確保でき、外側
に形成された第１ストレージノードの高さを、内側に形
成された第２ストレージノードの高さよりも低くするこ
とによりキャパシタの電荷蓄積容量を等しくすることが
できる。
【００１３】図３（ａ）及び（ｂ）は、それぞれ本発明
の第３の実施の形態を示す半導体装置のキャパシタのス
トレージノードの断面図及び平面図を表している。図３
（ａ）及び（ｂ）においても、トランジスタ、ビット
線、層間絶縁膜、キャパシタ窒化膜、セルプレート等の
構成は第１の実施の形態と同じなので省略する。第３の
実施の形態においては、第１及び第２ストレージノード
の電荷蓄積に寄与する表面積がそれぞれ等しくなるよう
に、筒型形状の第１ストレージノード３１５の厚さを筒
型形状の第２ストレージノード３１６の厚さよりも薄く
する。第１ストレージノード３１５の厚さが薄い分だ
け、第１ストレージノード３１５の電荷蓄積に寄与する
表面積は、第１及び第２ストレージノード３１５、３１
６のそれぞれの厚さが同じ時に比べて減少する。あるい
は、第２ストレージノード３１６の厚さを第１ストレー
ジノード３１５の厚さより厚くしてもよい。以上のよう
に、ストレージノードが筒型形状に形成されていること
によりキャパシタの電荷蓄積容量は十分確保でき、第１
ストレージノード３１５の厚さを第２ストレージノード
３１６の厚さよりも薄くすることによりキャパシタの電
荷蓄積容量を等しくすることができる。
の第３の実施の形態を示す半導体装置のキャパシタのス
トレージノードの断面図及び平面図を表している。図３
（ａ）及び（ｂ）においても、トランジスタ、ビット
線、層間絶縁膜、キャパシタ窒化膜、セルプレート等の
構成は第１の実施の形態と同じなので省略する。第３の
実施の形態においては、第１及び第２ストレージノード
の電荷蓄積に寄与する表面積がそれぞれ等しくなるよう
に、筒型形状の第１ストレージノード３１５の厚さを筒
型形状の第２ストレージノード３１６の厚さよりも薄く
する。第１ストレージノード３１５の厚さが薄い分だ
け、第１ストレージノード３１５の電荷蓄積に寄与する
表面積は、第１及び第２ストレージノード３１５、３１
６のそれぞれの厚さが同じ時に比べて減少する。あるい
は、第２ストレージノード３１６の厚さを第１ストレー
ジノード３１５の厚さより厚くしてもよい。以上のよう
に、ストレージノードが筒型形状に形成されていること
によりキャパシタの電荷蓄積容量は十分確保でき、第１
ストレージノード３１５の厚さを第２ストレージノード
３１６の厚さよりも薄くすることによりキャパシタの電
荷蓄積容量を等しくすることができる。
【００１４】図４（ａ）及び（ｂ）は、それぞれ本発明
の第４の実施の形態を示す半導体装置のキャパシタのス
トレージノードの断面図及び平面図を表している。第４
の実施の形態では、第１の実施の形態における第１スト
レージノード１１５と第２ストレージノード１１６とを
一体に接続させることにより、第２ストレージノード１
１６を第１メモリセル１２１のキャパシタの電荷蓄積に
寄与する電極として使用している。以下にその構成につ
いて説明する。
の第４の実施の形態を示す半導体装置のキャパシタのス
トレージノードの断面図及び平面図を表している。第４
の実施の形態では、第１の実施の形態における第１スト
レージノード１１５と第２ストレージノード１１６とを
一体に接続させることにより、第２ストレージノード１
１６を第１メモリセル１２１のキャパシタの電荷蓄積に
寄与する電極として使用している。以下にその構成につ
いて説明する。
【００１５】半導体基板４０１上の、フィールド酸化膜
４０２により他の素子形成領域と分離された素子領域上
には、ゲート電極４０３と不純物拡散層４０４Ａ及び４
０４Ｂからなる第１トランジスタ４０５が形成されてい
る。半導体基板４０１上には、第１トランジスタ４０５
を覆うように第１層間絶縁膜４０７が形成されており、
第１層間絶縁膜４０７に開口部を設けることにより、ビ
ット線４０８が形成され、ビット線４０８は不純物拡散
層４０４Ｂに接続されている。第１層間絶縁膜４０７上
には第２層間絶縁膜４０９が形成され、ビット線４０８
を覆っている。第２層間絶縁膜４０９上には、この第２
層間絶縁膜を保護するためのストッパ窒化膜４１０が形
成されている。ストッパ窒化膜４１０、第１及び第２層
間絶縁膜４０７、４０９には、不純物拡散層４０４Ａと
後に形成される第１キャパシタ４１７の第１ストレージ
ノード４１３との接続を得るために第１コンタクトホー
ル４１１が形成されている。第１コンタクトホール４１
１中には、その内部を埋め込むように第１ポリシリコン
プラグ４１３が形成されている。そして、ストッパ窒化
膜４１０上には、第１ポリシリコンプラグ４１３を介し
て不純物拡散層４０４Ａに接続するポリシリコンからな
る筒型形状の第１ストレージノード４１５と、筒型形状
の第１のストレージノード４１５によって囲まれた筒型
形状の第２ストレージノード４１６と、第１ストレージ
ノード４１５と第２ストレージノード４１６とを接続す
る第３ストレージノード４２３とが形成されている。こ
の第３ストレージノード４２３は、共に筒型形状である
第１ストレージノード４１５と第２ストレージノード４
１６との間に形成されている。ストッパ窒化膜４１０上
には、第１〜第３ストレージノード４１５、４１６、４
２３を覆うようにキャパシタ窒化膜４１７が形成され、
キャパシタ窒化膜４１７上にはポリシリコン膜からなる
セルプレート４１８が形成されている。第１〜第３スト
レージノード４１５、４１６、４２３、キャパシタ窒化
膜４１７及びセルプレート４１８によって第１キャパシ
タ４１９が構成される。そして、第１トランジスタ４０
５及び第１キャパシタ４１９によって第１メモリセル４
２１が構成されている。
４０２により他の素子形成領域と分離された素子領域上
には、ゲート電極４０３と不純物拡散層４０４Ａ及び４
０４Ｂからなる第１トランジスタ４０５が形成されてい
る。半導体基板４０１上には、第１トランジスタ４０５
を覆うように第１層間絶縁膜４０７が形成されており、
第１層間絶縁膜４０７に開口部を設けることにより、ビ
ット線４０８が形成され、ビット線４０８は不純物拡散
層４０４Ｂに接続されている。第１層間絶縁膜４０７上
には第２層間絶縁膜４０９が形成され、ビット線４０８
を覆っている。第２層間絶縁膜４０９上には、この第２
層間絶縁膜を保護するためのストッパ窒化膜４１０が形
成されている。ストッパ窒化膜４１０、第１及び第２層
間絶縁膜４０７、４０９には、不純物拡散層４０４Ａと
後に形成される第１キャパシタ４１７の第１ストレージ
ノード４１３との接続を得るために第１コンタクトホー
ル４１１が形成されている。第１コンタクトホール４１
１中には、その内部を埋め込むように第１ポリシリコン
プラグ４１３が形成されている。そして、ストッパ窒化
膜４１０上には、第１ポリシリコンプラグ４１３を介し
て不純物拡散層４０４Ａに接続するポリシリコンからな
る筒型形状の第１ストレージノード４１５と、筒型形状
の第１のストレージノード４１５によって囲まれた筒型
形状の第２ストレージノード４１６と、第１ストレージ
ノード４１５と第２ストレージノード４１６とを接続す
る第３ストレージノード４２３とが形成されている。こ
の第３ストレージノード４２３は、共に筒型形状である
第１ストレージノード４１５と第２ストレージノード４
１６との間に形成されている。ストッパ窒化膜４１０上
には、第１〜第３ストレージノード４１５、４１６、４
２３を覆うようにキャパシタ窒化膜４１７が形成され、
キャパシタ窒化膜４１７上にはポリシリコン膜からなる
セルプレート４１８が形成されている。第１〜第３スト
レージノード４１５、４１６、４２３、キャパシタ窒化
膜４１７及びセルプレート４１８によって第１キャパシ
タ４１９が構成される。そして、第１トランジスタ４０
５及び第１キャパシタ４１９によって第１メモリセル４
２１が構成されている。
【００１６】以上に説明したように、第４の実施の形態
では、キャパシタの二つの第１及び第２ストレージノー
ド４１５、４１６を第３ストレージノード４２３を介し
て一体に接続させることにより、一つのキャパシタのス
トレージノードとする。しかも、第３ストレージノード
の表面積のうち、第１及び第２ストレージノード４１
５、４１６との接続面及びストッパ窒化膜４１０との接
触面以外の表面積が電荷蓄積に寄与するので、一つのメ
モリセルのキャパシタの電荷蓄積容量が増加する。従っ
て、ソフトエラー耐性に十分な電荷蓄積容量を確保する
ことができ、信頼性の高い半導体装置が得られる。
では、キャパシタの二つの第１及び第２ストレージノー
ド４１５、４１６を第３ストレージノード４２３を介し
て一体に接続させることにより、一つのキャパシタのス
トレージノードとする。しかも、第３ストレージノード
の表面積のうち、第１及び第２ストレージノード４１
５、４１６との接続面及びストッパ窒化膜４１０との接
触面以外の表面積が電荷蓄積に寄与するので、一つのメ
モリセルのキャパシタの電荷蓄積容量が増加する。従っ
て、ソフトエラー耐性に十分な電荷蓄積容量を確保する
ことができ、信頼性の高い半導体装置が得られる。
【００１７】図５（ａ）及び（ｂ）は、それぞれ本発明
の第５の実施の形態を示す半導体装置のキャパシタのス
トレージノードの断面図及び平面図を表している。図５
（ａ）及び（ｂ）においては、トランジスタ、ビット
線、層間絶縁膜等の構成は第４の実施の形態と同じなの
で省略する。第５の実施の形態においては、第４の実施
の形態における第１〜第３ストレージノード４１５、４
１６、４２３をストッパ窒化膜４１０から離間させるこ
とにより、一つのキャパシタの電荷蓄積容量を増大させ
ている。以下にその構成について説明する。
の第５の実施の形態を示す半導体装置のキャパシタのス
トレージノードの断面図及び平面図を表している。図５
（ａ）及び（ｂ）においては、トランジスタ、ビット
線、層間絶縁膜等の構成は第４の実施の形態と同じなの
で省略する。第５の実施の形態においては、第４の実施
の形態における第１〜第３ストレージノード４１５、４
１６、４２３をストッパ窒化膜４１０から離間させるこ
とにより、一つのキャパシタの電荷蓄積容量を増大させ
ている。以下にその構成について説明する。
【００１８】第５の実施の形態では、第１コンタクトホ
ール５１１の内部を埋め込むように形成された第１ポリ
シリコンプラグ５１３が、ストッパ窒化膜５１０の表面
より突出して形成されている。その突出して形成された
第１ポリシリコンプラグ５１３上には筒型形状の第１ス
トレージノード５１５が形成されている。第２ストレー
ジノード５１６は、第１ストレージノード５１５に取り
囲まれるように、かつ筒型形状に形成されており、第３
ストレージノード５２３によって第１ストレージノード
５１５と一体に形成されている。ここで、第１〜第３ス
トレージノード５１５、５１６、５２３はストッパ窒化
膜５１０から離間して形成されている。そして、ストッ
パ窒化膜５１０上には、第１〜第３ストレージノード５
１５、５１６、５２３、及びポリシリコンプラグ５１３
を覆うように図示しないキャパシタ窒化膜及びセルプレ
ートが順次形成されている。
ール５１１の内部を埋め込むように形成された第１ポリ
シリコンプラグ５１３が、ストッパ窒化膜５１０の表面
より突出して形成されている。その突出して形成された
第１ポリシリコンプラグ５１３上には筒型形状の第１ス
トレージノード５１５が形成されている。第２ストレー
ジノード５１６は、第１ストレージノード５１５に取り
囲まれるように、かつ筒型形状に形成されており、第３
ストレージノード５２３によって第１ストレージノード
５１５と一体に形成されている。ここで、第１〜第３ス
トレージノード５１５、５１６、５２３はストッパ窒化
膜５１０から離間して形成されている。そして、ストッ
パ窒化膜５１０上には、第１〜第３ストレージノード５
１５、５１６、５２３、及びポリシリコンプラグ５１３
を覆うように図示しないキャパシタ窒化膜及びセルプレ
ートが順次形成されている。
【００１９】以上に説明したように、第５の実施の形態
においては、第１ポリシリコンプラグ５１３をストッパ
窒化膜５１０の表面より突出させ、第１〜第３ストレー
ジノード５１５、５１６、５２３が離間して形成されて
いるので、第１〜第３ストレージノード５１５、５１
６、５２３及び第１ポリシリコンプラグ５１３の表面の
うち、キャパシタ窒化膜５１７と接している表面が前述
の第４の実施の形態の時に比べて増加する。その結果、
キャパシタの電荷蓄積容量が増加し、キャパシタがソフ
トエラー耐性に必要な電荷容量を確保することができる
ので、高集積化に適した信頼性の高い半導体装置を得る
ことができる。
においては、第１ポリシリコンプラグ５１３をストッパ
窒化膜５１０の表面より突出させ、第１〜第３ストレー
ジノード５１５、５１６、５２３が離間して形成されて
いるので、第１〜第３ストレージノード５１５、５１
６、５２３及び第１ポリシリコンプラグ５１３の表面の
うち、キャパシタ窒化膜５１７と接している表面が前述
の第４の実施の形態の時に比べて増加する。その結果、
キャパシタの電荷蓄積容量が増加し、キャパシタがソフ
トエラー耐性に必要な電荷容量を確保することができる
ので、高集積化に適した信頼性の高い半導体装置を得る
ことができる。
【００２０】図６〜図８は、本発明の第６の実施の形態
を示す半導体装置の製造方法を表している。この第６の
実施の形態は、第１の実施の形態で示した半導体装置の
製造方法である。
を示す半導体装置の製造方法を表している。この第６の
実施の形態は、第１の実施の形態で示した半導体装置の
製造方法である。
【００２１】図６（ａ）に示すように、まず、半導体基
板６０１上に通常のLOCOS（Local Oxidation of Silico
n）法により素子形成領域を区画するフィールド酸化膜
６０２を2000〜5000Åの厚さで形成する。次に素子形成
領域に、ゲート電極６０３Ａと不純物拡散層６０４Ａ及
び６０４Ｂから成る第１トランジスタ６０５と、ゲート
電極６０３Ｂ及び不純物拡散層６０４Ｂ及び６０４Cか
ら成る第２トランジスタ６０６を形成し、その後CVD法
により全面に第1層間絶縁膜６０７として酸化膜あるい
はBPSG膜を1000〜5000Å堆積させる。第1層間絶縁膜６
０７に不純物拡散層６０４Ｂを露出させるようにコンタ
クトホールを形成し、そのコンタクトホールを埋め込む
ようにビット線６０８を形成する。その後CVD法により
全面に第２層間絶縁膜６０９として酸化膜あるいはBPSG
膜を1000〜5000Å堆積させる。そして第２層間絶縁膜６
０９上にエッチングストッパ用としてのストッパ窒化膜
６１０を200〜1000Å堆積させる。
板６０１上に通常のLOCOS（Local Oxidation of Silico
n）法により素子形成領域を区画するフィールド酸化膜
６０２を2000〜5000Åの厚さで形成する。次に素子形成
領域に、ゲート電極６０３Ａと不純物拡散層６０４Ａ及
び６０４Ｂから成る第１トランジスタ６０５と、ゲート
電極６０３Ｂ及び不純物拡散層６０４Ｂ及び６０４Cか
ら成る第２トランジスタ６０６を形成し、その後CVD法
により全面に第1層間絶縁膜６０７として酸化膜あるい
はBPSG膜を1000〜5000Å堆積させる。第1層間絶縁膜６
０７に不純物拡散層６０４Ｂを露出させるようにコンタ
クトホールを形成し、そのコンタクトホールを埋め込む
ようにビット線６０８を形成する。その後CVD法により
全面に第２層間絶縁膜６０９として酸化膜あるいはBPSG
膜を1000〜5000Å堆積させる。そして第２層間絶縁膜６
０９上にエッチングストッパ用としてのストッパ窒化膜
６１０を200〜1000Å堆積させる。
【００２２】次に、図６（ｂ）に示すように、通常のフ
ォトリソグラフィ及びエッチング技術により、不純物拡
散層６０４Ａ、６０４Ｃを露出させるように第１及び第
２コンタクトホール６１１、６１２を形成する。
ォトリソグラフィ及びエッチング技術により、不純物拡
散層６０４Ａ、６０４Ｃを露出させるように第１及び第
２コンタクトホール６１１、６１２を形成する。
【００２３】次に、図６（ｃ）に示すように、CVD法に
より第1及び第２コンタクトホール６１１、６１２を埋
め込むように全面にポリシリコンを堆積させ、導電性を
向上させるために燐等の不純物をポリシリコン中に導入
する。その後エッチバックすることにより第1及び第２
コンタクトホール６１１、６１２に埋め込まれたポリシ
リコン以外のポリシリコンを除去して第１及び第２ポリ
シリコンプラグ６１３、６１４を形成する。この時、ス
トッパ窒化膜６１０がエッチングストッパとして働くの
で、第２層間絶縁膜６０９がエッチングされることを防
止することができる。
より第1及び第２コンタクトホール６１１、６１２を埋
め込むように全面にポリシリコンを堆積させ、導電性を
向上させるために燐等の不純物をポリシリコン中に導入
する。その後エッチバックすることにより第1及び第２
コンタクトホール６１１、６１２に埋め込まれたポリシ
リコン以外のポリシリコンを除去して第１及び第２ポリ
シリコンプラグ６１３、６１４を形成する。この時、ス
トッパ窒化膜６１０がエッチングストッパとして働くの
で、第２層間絶縁膜６０９がエッチングされることを防
止することができる。
【００２４】次に、図６（ｄ）に示すように、CVD法に
より、キャパシタの筒型形状のストレージノード（下部
電極）を形成するための犠牲膜６２４として酸化膜ある
いはBPSG膜を2000〜8000Å堆積させる。その後、犠牲膜
６２４上にポリシリコン膜６２５をこれもCVD法により1
000〜3000Å堆積させる。
より、キャパシタの筒型形状のストレージノード（下部
電極）を形成するための犠牲膜６２４として酸化膜ある
いはBPSG膜を2000〜8000Å堆積させる。その後、犠牲膜
６２４上にポリシリコン膜６２５をこれもCVD法により1
000〜3000Å堆積させる。
【００２５】次に、図７（ａ）の断面図に示すように、
通常のフォトリソグラフィ及びエッチング技術により、
ポリシリコン膜６２５をパターニングしてマスクポリシ
リコン６２６を形成する。この時、図７（ａ）の平面図
に示すように、ポリシリコン膜６２５のパターニング
は、平面的に見た時にポリシリコン膜６２５が第２コン
タクトホール６１２を覆うように行われる。
通常のフォトリソグラフィ及びエッチング技術により、
ポリシリコン膜６２５をパターニングしてマスクポリシ
リコン６２６を形成する。この時、図７（ａ）の平面図
に示すように、ポリシリコン膜６２５のパターニング
は、平面的に見た時にポリシリコン膜６２５が第２コン
タクトホール６１２を覆うように行われる。
【００２６】次に、図７（ｂ）の断面図に示すように、
CVD法により、犠牲膜６２４及びマスクポリシリコン６
２６上に窒化膜を1000〜2000Å堆積させた後、リアクテ
ィブイオンエッチング（Reactive Ion Etching : RIE）
により、マスクポリシリコン６２６の側壁にのみ窒化膜
を残してマスク窒化膜６２７を形成する。この時、図７
（ｂ）の平面図に示すように、マスク窒化膜６２７は、
平面的に見た時に第１コンタクトホール６１１を取り囲
まず、第２コンタクトホール６１２を取り囲むように形
成される。
CVD法により、犠牲膜６２４及びマスクポリシリコン６
２６上に窒化膜を1000〜2000Å堆積させた後、リアクテ
ィブイオンエッチング（Reactive Ion Etching : RIE）
により、マスクポリシリコン６２６の側壁にのみ窒化膜
を残してマスク窒化膜６２７を形成する。この時、図７
（ｂ）の平面図に示すように、マスク窒化膜６２７は、
平面的に見た時に第１コンタクトホール６１１を取り囲
まず、第２コンタクトホール６１２を取り囲むように形
成される。
【００２７】次に、図７（ｃ）に示すように、通常のエ
ッチング技術により、マスクポリシリコン６２６を除去
する。
ッチング技術により、マスクポリシリコン６２６を除去
する。
【００２８】次に、図８（ａ）に示すように、マスク窒
化膜６２７をマスクとして、RIEにより犠牲膜６２４を
除去する。その結果、共に筒型形状のマスク窒化膜６２
７及びマスク犠牲膜６２８が形成される。
化膜６２７をマスクとして、RIEにより犠牲膜６２４を
除去する。その結果、共に筒型形状のマスク窒化膜６２
７及びマスク犠牲膜６２８が形成される。
【００２９】次に、図８（ｂ）に示すように、後にキャ
パシタの第１及び第２ストレージノード６１５、６１６
となるポリシリコンを、全面にCVD法により1000〜5000
Å堆積させる。そして、このポリシリコンの導電性を向
上させるために燐等の不純物をポリシリコン中に導入し
た後、筒型形状のマスク窒化膜６２７及びマスク犠牲膜
６２８の内外の側壁にのみ、燐等の不純物が導入された
ポリシリコンを残すようにエッチングを行う。
パシタの第１及び第２ストレージノード６１５、６１６
となるポリシリコンを、全面にCVD法により1000〜5000
Å堆積させる。そして、このポリシリコンの導電性を向
上させるために燐等の不純物をポリシリコン中に導入し
た後、筒型形状のマスク窒化膜６２７及びマスク犠牲膜
６２８の内外の側壁にのみ、燐等の不純物が導入された
ポリシリコンを残すようにエッチングを行う。
【００３０】この後、マスク窒化膜６２７及びマスク犠
牲膜６２８を通常のエッチング技術により除去して、図
８（ｃ）に示すような筒型形状の第１及び第２ストレー
ジノード６１５、６１６を形成する。すなわち、マスク
窒化膜６２７及びマスク犠牲膜６２８の外側の側壁に残
されたポリシリコンが第１ストレージノード６１５とな
り、内側の側壁に残されたポリシリコンが第２ストレー
ジノード６１６となる。その後、図示しないが、第１及
び第２ストレージノード６１５、６１６を覆うように、
ストッパ窒化膜６１０上にキャパシタ窒化膜及びセルプ
レートとなるポリシリコンを順次堆積させ、メモリセル
のキャパシタの形成を完了する。
牲膜６２８を通常のエッチング技術により除去して、図
８（ｃ）に示すような筒型形状の第１及び第２ストレー
ジノード６１５、６１６を形成する。すなわち、マスク
窒化膜６２７及びマスク犠牲膜６２８の外側の側壁に残
されたポリシリコンが第１ストレージノード６１５とな
り、内側の側壁に残されたポリシリコンが第２ストレー
ジノード６１６となる。その後、図示しないが、第１及
び第２ストレージノード６１５、６１６を覆うように、
ストッパ窒化膜６１０上にキャパシタ窒化膜及びセルプ
レートとなるポリシリコンを順次堆積させ、メモリセル
のキャパシタの形成を完了する。
【００３１】以上のように、第６の実施の形態における
半導体装置の製造方法では、共に筒型形状のマスク窒化
膜及び犠牲膜の内外の側壁にポリシリコンを形成するこ
とにより、同時に二つのキャパシタのストレージノード
を互いのメモリセル形成領域上に延在させて形成してい
る、すなわちセルフアラインで形成しているので、二つ
のストレージノードを別々に形成する時に比べて、フォ
トリソグラフィ及びエッチング工程数を増加を抑制しな
がら、ソフトエラー耐性に必要な電荷蓄積容量を確保す
ることができるキャパシタを形成することができる。
半導体装置の製造方法では、共に筒型形状のマスク窒化
膜及び犠牲膜の内外の側壁にポリシリコンを形成するこ
とにより、同時に二つのキャパシタのストレージノード
を互いのメモリセル形成領域上に延在させて形成してい
る、すなわちセルフアラインで形成しているので、二つ
のストレージノードを別々に形成する時に比べて、フォ
トリソグラフィ及びエッチング工程数を増加を抑制しな
がら、ソフトエラー耐性に必要な電荷蓄積容量を確保す
ることができるキャパシタを形成することができる。
【００３２】図９〜図１１は、本発明の第７の実施の形
態を示す半導体装置の製造方法を表している。この第７
の実施の形態は、第４の実施の形態で示した半導体装置
の製造方法である。
態を示す半導体装置の製造方法を表している。この第７
の実施の形態は、第４の実施の形態で示した半導体装置
の製造方法である。
【００３３】図９（ａ）に示すように、まず、半導体基
板７０１上に通常のLOCOS（Local Oxidation of Silico
n）法により素子形成領域を区画するフィールド酸化膜
７０２を2000〜5000Åの厚さで形成する。次に素子形成
領域にゲート電極７０３、及び不純物拡散層７０４Ａ、
７０４Ｂを形成し、その後CVD法により全面に第１層間
絶縁膜７０７として酸化膜あるいはBPSG膜を1000〜5000
Å堆積させる。第１層間絶縁膜７０７に不純物拡散層７
０４Ｂを露出させるようにコンタクトホールを形成し、
そのコンタクトホールを埋め込むようにビット線７０８
を形成する。その後CVD法により全面に第２層間絶縁膜
７０９として酸化膜あるいはBPSG膜を1000〜5000Å堆積
させる。そして、第２層間絶縁膜７０９上にはエッチン
グストッパ用としてのストッパ窒化膜７１０を200〜100
0Å堆積させる。
板７０１上に通常のLOCOS（Local Oxidation of Silico
n）法により素子形成領域を区画するフィールド酸化膜
７０２を2000〜5000Åの厚さで形成する。次に素子形成
領域にゲート電極７０３、及び不純物拡散層７０４Ａ、
７０４Ｂを形成し、その後CVD法により全面に第１層間
絶縁膜７０７として酸化膜あるいはBPSG膜を1000〜5000
Å堆積させる。第１層間絶縁膜７０７に不純物拡散層７
０４Ｂを露出させるようにコンタクトホールを形成し、
そのコンタクトホールを埋め込むようにビット線７０８
を形成する。その後CVD法により全面に第２層間絶縁膜
７０９として酸化膜あるいはBPSG膜を1000〜5000Å堆積
させる。そして、第２層間絶縁膜７０９上にはエッチン
グストッパ用としてのストッパ窒化膜７１０を200〜100
0Å堆積させる。
【００３４】次に、図９（ｂ）に示すように、通常のフ
ォトリソグラフィ及びエッチング技術により、不純物拡
散層７０４Ａを露出させるように、第１層間絶縁膜７０
７、第２層間絶縁膜７０９及びストッパ窒化膜７１０に
第１コンタクトホール７１１を形成する。
ォトリソグラフィ及びエッチング技術により、不純物拡
散層７０４Ａを露出させるように、第１層間絶縁膜７０
７、第２層間絶縁膜７０９及びストッパ窒化膜７１０に
第１コンタクトホール７１１を形成する。
【００３５】次に、図９（ｃ）に示すように、CVD法に
より第１コンタクトホール７１１を埋め込むように全面
にポリシリコンを堆積させ、導電性を向上させるために
燐等の不純物をポリシリコン中に導入する。その後エッ
チバックすることにより第１コンタクトホール７１１に
埋め込まれたポリシリコン以外のポリシリコンを除去し
て第１ポリシリコンプラグ７１３を形成する。この時、
ストッパ窒化膜７１０がエッチングストッパとして働く
ので、第２層間絶縁膜７０９がエッチングされることを
防止することができる。
より第１コンタクトホール７１１を埋め込むように全面
にポリシリコンを堆積させ、導電性を向上させるために
燐等の不純物をポリシリコン中に導入する。その後エッ
チバックすることにより第１コンタクトホール７１１に
埋め込まれたポリシリコン以外のポリシリコンを除去し
て第１ポリシリコンプラグ７１３を形成する。この時、
ストッパ窒化膜７１０がエッチングストッパとして働く
ので、第２層間絶縁膜７０９がエッチングされることを
防止することができる。
【００３６】次に、図９（ｄ）に示すように、全面にポ
リシリコン膜７２９をCVD法により1000〜2000Å形成し
て、導電性を向上させるために燐等の不純物をポリシリ
コン膜７２９中に導入する。その後、CVD法により、後
にシリンダ形状のストレージノードを形成するための犠
牲膜７２４として酸化膜あるいはBPSG膜を2000〜8000Å
堆積させる。そして更に、CVD法により、犠牲膜７２４
上にポリシリコン膜７２５を1000〜3000Å堆積させる。
リシリコン膜７２９をCVD法により1000〜2000Å形成し
て、導電性を向上させるために燐等の不純物をポリシリ
コン膜７２９中に導入する。その後、CVD法により、後
にシリンダ形状のストレージノードを形成するための犠
牲膜７２４として酸化膜あるいはBPSG膜を2000〜8000Å
堆積させる。そして更に、CVD法により、犠牲膜７２４
上にポリシリコン膜７２５を1000〜3000Å堆積させる。
【００３７】次に、図１０（ａ）の断面図に示すよう
に、通常のフォトリソグラフィ及びエッチング技術によ
り、ポリシリコン膜７２５をパターニングしてマスクポ
リシリコン７２６を形成する。この時、図１０（ａ）の
平面図に示すように、ポリシリコン膜７２５のパターニ
ングは、平面的に見た時にポリシリコン膜７２５が第１
コンタクトホール７１１を覆わないように行われる。
に、通常のフォトリソグラフィ及びエッチング技術によ
り、ポリシリコン膜７２５をパターニングしてマスクポ
リシリコン７２６を形成する。この時、図１０（ａ）の
平面図に示すように、ポリシリコン膜７２５のパターニ
ングは、平面的に見た時にポリシリコン膜７２５が第１
コンタクトホール７１１を覆わないように行われる。
【００３８】次に、図１０（ｂ）の断面図に示すよう
に、CVD法により、犠牲膜７２４及びマスクポリシリコ
ン７２６上に窒化膜を1000〜2000Å堆積させた後、リア
クティブイオンエッチング（Reactive Ion Etching : R
IE）により、マスクポリシリコン７２６の側壁にのみ窒
化膜を残してマスク窒化膜７２７を形成する。この時、
図１０（ｂ）の平面図に示すように、マスク窒化膜７２
７は、平面的に見た時に第１コンタクトホール７１１を
覆わないように形成される。
に、CVD法により、犠牲膜７２４及びマスクポリシリコ
ン７２６上に窒化膜を1000〜2000Å堆積させた後、リア
クティブイオンエッチング（Reactive Ion Etching : R
IE）により、マスクポリシリコン７２６の側壁にのみ窒
化膜を残してマスク窒化膜７２７を形成する。この時、
図１０（ｂ）の平面図に示すように、マスク窒化膜７２
７は、平面的に見た時に第１コンタクトホール７１１を
覆わないように形成される。
【００３９】次に、図１０（ｃ）に示すように、通常の
エッチング技術により、マスクポリシリコン７２６を除
去する。
エッチング技術により、マスクポリシリコン７２６を除
去する。
【００４０】次に、図１１（ａ）に示すように、マスク
窒化膜７２７をマスクとして、RIEにより犠牲膜７２４
及びポリシリコン膜７２９を除去する。その結果、共に
筒型形状のマスク窒化膜７２７、マスク犠牲膜７２８及
び第３ストレージノード７２３が形成される。
窒化膜７２７をマスクとして、RIEにより犠牲膜７２４
及びポリシリコン膜７２９を除去する。その結果、共に
筒型形状のマスク窒化膜７２７、マスク犠牲膜７２８及
び第３ストレージノード７２３が形成される。
【００４１】次に、図１１（ｂ）に示すように、後にキ
ャパシタの第１及び第２ストレージノード７１５、７１
６となるポリシリコンを、全面ににCVD法により1000〜5
000Å堆積させる。そして、このポリシリコンの導電性
を向上させるために燐等の不純物をポリシリコン中に導
入した後、筒型形状のマスク窒化膜７２７、マスク犠牲
膜７２８及び第３ストレージノード７２３の内外の側壁
にのみ、燐等の不純物が導入されたポリシリコンを残す
ようにエッチングを行う。
ャパシタの第１及び第２ストレージノード７１５、７１
６となるポリシリコンを、全面ににCVD法により1000〜5
000Å堆積させる。そして、このポリシリコンの導電性
を向上させるために燐等の不純物をポリシリコン中に導
入した後、筒型形状のマスク窒化膜７２７、マスク犠牲
膜７２８及び第３ストレージノード７２３の内外の側壁
にのみ、燐等の不純物が導入されたポリシリコンを残す
ようにエッチングを行う。
【００４２】この後、マスク窒化膜７２７及びマスク犠
牲膜７２８を通常のエッチング技術により除去して、図
１１（ｃ）に示すような筒型形状の第１及び第２ストレ
ージノード７１５、７１６を形成する。この時、第３ス
トレージノード７２３はエッチングされずに残ってい
る。すなわち、マスク窒化膜７２７、マスク犠牲膜７２
８及び第３ストレージノード７２３の外側の側壁に残さ
れたポリシリコンが第１ストレージノード７１５とな
り、内側の側壁に残されたポリシリコンが第２ストレー
ジノード７１６となる。また、第１及び第２ストレージ
ノード７１５、７１６は第３ストレージノード７２３に
より接続されており、第１〜第３ストレージノード７１
５、７１６、７２３及びポリシリコンプラグ７１３によ
り一つのメモリセルのキャパシタのシリンダ型ストレー
ジノードが構成される。その後、図示しないが、第１〜
第３ストレージノード７１５、７１６、７２３を覆うよ
うに、ストッパ窒化膜７１０上にキャパシタ窒化膜及び
セルプレートとなるポリシリコンを順次堆積させ、メモ
リセルのキャパシタの形成を完了する。
牲膜７２８を通常のエッチング技術により除去して、図
１１（ｃ）に示すような筒型形状の第１及び第２ストレ
ージノード７１５、７１６を形成する。この時、第３ス
トレージノード７２３はエッチングされずに残ってい
る。すなわち、マスク窒化膜７２７、マスク犠牲膜７２
８及び第３ストレージノード７２３の外側の側壁に残さ
れたポリシリコンが第１ストレージノード７１５とな
り、内側の側壁に残されたポリシリコンが第２ストレー
ジノード７１６となる。また、第１及び第２ストレージ
ノード７１５、７１６は第３ストレージノード７２３に
より接続されており、第１〜第３ストレージノード７１
５、７１６、７２３及びポリシリコンプラグ７１３によ
り一つのメモリセルのキャパシタのシリンダ型ストレー
ジノードが構成される。その後、図示しないが、第１〜
第３ストレージノード７１５、７１６、７２３を覆うよ
うに、ストッパ窒化膜７１０上にキャパシタ窒化膜及び
セルプレートとなるポリシリコンを順次堆積させ、メモ
リセルのキャパシタの形成を完了する。
【００４３】以上のように、第７の実施の形態における
半導体装置の製造方法では、共に筒型形状のマスク窒化
膜及び犠牲膜の内外の側壁にポリシリコンを形成するこ
とにより、シリンダ型ストレージノードの壁部を構成す
る第１及び第２ストレージノードを同時に形成してい
る、すなわちセルフアラインで形成しているので、フォ
トリソグラフィ及びエッチング工程数を増加を抑制しな
がら、ソフトエラー耐性に必要な電荷蓄積容量を確保す
ることができるキャパシタを形成することができる。
半導体装置の製造方法では、共に筒型形状のマスク窒化
膜及び犠牲膜の内外の側壁にポリシリコンを形成するこ
とにより、シリンダ型ストレージノードの壁部を構成す
る第１及び第２ストレージノードを同時に形成してい
る、すなわちセルフアラインで形成しているので、フォ
トリソグラフィ及びエッチング工程数を増加を抑制しな
がら、ソフトエラー耐性に必要な電荷蓄積容量を確保す
ることができるキャパシタを形成することができる。
【００４４】図１２〜図１４は、本発明の第８の実施の
形態を示す半導体装置の製造方法を表している。この第
８の実施の形態は、第５の実施の形態で示した半導体装
置の製造方法である。
形態を示す半導体装置の製造方法を表している。この第
８の実施の形態は、第５の実施の形態で示した半導体装
置の製造方法である。
【００４５】図１２（ａ）に示すように、まず、半導体
基板８０１上に通常のLOCOS（LocalOxidation of Silic
on）法により素子形成領域を区画するフィールド酸化膜
８０２を2000〜5000Åの厚さで形成する。次に素子形成
領域にゲート電極８０３、及び不純物拡散層８０４Ａ、
８０４Ｂを形成し、その後CVD法により全面に第１層間
絶縁膜８０７として酸化膜あるいはBPSG膜を1000〜5000
Å堆積させる。第１層間絶縁膜８０７に不純物拡散層８
０４Ｂを露出させるようにコンタクトホールを形成し、
そのコンタクトホールを埋め込むようにビット線８０８
を形成する。その後CVD法により全面に第２層間絶縁膜
８０９として酸化膜あるいはBPSG膜を1000〜5000Å堆積
させる。そして、第２層間絶縁膜８０９上には、CVD法
により、エッチングストッパ用としてのストッパ窒化膜
８１０を200〜1000Å、第１犠牲膜８３０として酸化膜
あるいはBPSG膜を1000〜2000Å順次堆積させる。
基板８０１上に通常のLOCOS（LocalOxidation of Silic
on）法により素子形成領域を区画するフィールド酸化膜
８０２を2000〜5000Åの厚さで形成する。次に素子形成
領域にゲート電極８０３、及び不純物拡散層８０４Ａ、
８０４Ｂを形成し、その後CVD法により全面に第１層間
絶縁膜８０７として酸化膜あるいはBPSG膜を1000〜5000
Å堆積させる。第１層間絶縁膜８０７に不純物拡散層８
０４Ｂを露出させるようにコンタクトホールを形成し、
そのコンタクトホールを埋め込むようにビット線８０８
を形成する。その後CVD法により全面に第２層間絶縁膜
８０９として酸化膜あるいはBPSG膜を1000〜5000Å堆積
させる。そして、第２層間絶縁膜８０９上には、CVD法
により、エッチングストッパ用としてのストッパ窒化膜
８１０を200〜1000Å、第１犠牲膜８３０として酸化膜
あるいはBPSG膜を1000〜2000Å順次堆積させる。
【００４６】次に、図１２（ｂ）に示すように、通常の
フォトリソグラフィ及びエッチング技術により、不純物
拡散層８０４Ａを露出させるように、第１層間絶縁膜８
０７、第２層間絶縁膜８０９、ストッパ窒化膜８１０及
び第１犠牲膜８３０に第１コンタクトホール８１１を形
成する。
フォトリソグラフィ及びエッチング技術により、不純物
拡散層８０４Ａを露出させるように、第１層間絶縁膜８
０７、第２層間絶縁膜８０９、ストッパ窒化膜８１０及
び第１犠牲膜８３０に第１コンタクトホール８１１を形
成する。
【００４７】次に、図１２（ｃ）に示すように、CVD法
により第１コンタクトホール８１１を埋め込むように全
面にポリシリコンを堆積させ、導電性を向上させるため
に燐等の不純物をポリシリコン中に導入する。その後エ
ッチバックすることにより第１コンタクトホール８１１
に埋め込まれたポリシリコン以外のポリシリコンを除去
して第１ポリシリコンプラグ８１３を形成する。
により第１コンタクトホール８１１を埋め込むように全
面にポリシリコンを堆積させ、導電性を向上させるため
に燐等の不純物をポリシリコン中に導入する。その後エ
ッチバックすることにより第１コンタクトホール８１１
に埋め込まれたポリシリコン以外のポリシリコンを除去
して第１ポリシリコンプラグ８１３を形成する。
【００４８】次に、図１２（ｄ）に示すように、全面に
ポリシリコン膜８２９をCVD法により1000〜2000Å形成
して、導電性を向上させるために燐等の不純物をポリシ
リコン膜８２９中に導入する。その後、CVD法により、
後にシリンダ形状のストレージノードを形成するための
第２犠牲膜８２４として酸化膜あるいはBPSG膜を2000〜
8000Å堆積させる。そして更に、CVD法により、第２犠
牲膜８２４上にポリシリコン膜８２５を1000〜3000Å堆
積させる。
ポリシリコン膜８２９をCVD法により1000〜2000Å形成
して、導電性を向上させるために燐等の不純物をポリシ
リコン膜８２９中に導入する。その後、CVD法により、
後にシリンダ形状のストレージノードを形成するための
第２犠牲膜８２４として酸化膜あるいはBPSG膜を2000〜
8000Å堆積させる。そして更に、CVD法により、第２犠
牲膜８２４上にポリシリコン膜８２５を1000〜3000Å堆
積させる。
【００４９】次に、図１３（ａ）の断面図に示すよう
に、通常のフォトリソグラフィ及びエッチング技術によ
り、ポリシリコン膜８２５をパターニングしてマスクポ
リシリコン８２６を形成する。この時、図１３（ａ）の
平面図に示すように、ポリシリコン膜８２５のパターニ
ングは、平面的に見た時にポリシリコン膜８２５が第１
コンタクトホール８１１を覆わないように行われる。
に、通常のフォトリソグラフィ及びエッチング技術によ
り、ポリシリコン膜８２５をパターニングしてマスクポ
リシリコン８２６を形成する。この時、図１３（ａ）の
平面図に示すように、ポリシリコン膜８２５のパターニ
ングは、平面的に見た時にポリシリコン膜８２５が第１
コンタクトホール８１１を覆わないように行われる。
【００５０】次に、図１３（ｂ）の断面図に示すよう
に、CVD法により、第２犠牲膜８２４及びマスクポリシ
リコン８２６上に窒化膜を1000〜2000Å堆積させた後、
リアクティブイオンエッチング（Reactive Ion Etching
: RIE）により、マスクポリシリコン８２６の側壁にの
み窒化膜を残してマスク窒化膜８２７を形成する。この
時、図１３（ｂ）の平面図に示すように、マスク窒化膜
８２７は、平面的に見た時に第１コンタクトホール８１
１を覆わないように形成される。
に、CVD法により、第２犠牲膜８２４及びマスクポリシ
リコン８２６上に窒化膜を1000〜2000Å堆積させた後、
リアクティブイオンエッチング（Reactive Ion Etching
: RIE）により、マスクポリシリコン８２６の側壁にの
み窒化膜を残してマスク窒化膜８２７を形成する。この
時、図１３（ｂ）の平面図に示すように、マスク窒化膜
８２７は、平面的に見た時に第１コンタクトホール８１
１を覆わないように形成される。
【００５１】次に、図１３（ｃ）に示すように、通常の
エッチング技術により、マスクポリシリコン８２６を除
去する。
エッチング技術により、マスクポリシリコン８２６を除
去する。
【００５２】次に、図１４（ａ）に示すように、マスク
窒化膜８２７をマスクとして、RIEにより第２犠牲膜８
２４及びポリシリコン膜８２９を除去する。その結果、
共に筒型形状のマスク窒化膜８２７、マスク犠牲膜８２
８及び第３ストレージノード８２３が形成される。
窒化膜８２７をマスクとして、RIEにより第２犠牲膜８
２４及びポリシリコン膜８２９を除去する。その結果、
共に筒型形状のマスク窒化膜８２７、マスク犠牲膜８２
８及び第３ストレージノード８２３が形成される。
【００５３】次に、図１４（ｂ）に示すように、後にキ
ャパシタの第１及び第２ストレージノード８１５、８１
６となるポリシリコンを、全面にCVD法により1000〜500
0Å堆積させる。そして、このポリシリコンの導電性を
向上させるために燐等の不純物をポリシリコン中に導入
した後、筒型形状のマスク窒化膜８２７、マスク犠牲膜
８２８及び第３ストレージノード８２３の内外の側壁に
のみ、燐等の不純物が導入されたポリシリコンを残すよ
うにエッチングを行う。
ャパシタの第１及び第２ストレージノード８１５、８１
６となるポリシリコンを、全面にCVD法により1000〜500
0Å堆積させる。そして、このポリシリコンの導電性を
向上させるために燐等の不純物をポリシリコン中に導入
した後、筒型形状のマスク窒化膜８２７、マスク犠牲膜
８２８及び第３ストレージノード８２３の内外の側壁に
のみ、燐等の不純物が導入されたポリシリコンを残すよ
うにエッチングを行う。
【００５４】この後、マスク窒化膜８２７及びマスク犠
牲膜８２８を通常のエッチング技術により除去し、第１
犠牲膜８３０をフッ酸（HF）等を用いたウェットエッチ
ングあるいは等方性エッチングにより除去する。その結
果、図１４（ｃ）に示すような筒型形状の第１及び第２
ストレージノード８１５、８１６が形成される。この
時、第３ストレージノード８２３はエッチングされずに
残っている。すなわち、マスク窒化膜８２７、マスク犠
牲膜８２８及び第３ストレージノード８２３の外側の側
壁に残されたポリシリコンが第１ストレージノード８１
５となり、内側の側壁に残されたポリシリコンが第２ス
トレージノード８１６となる。また、第１及び第２スト
レージノード８１５、８１６は第３ストレージノード８
２３により接続されており、第１〜第３ストレージノー
ド８１５、８１６、８２３及びポリシリコンプラグ８１
３により一つのメモリセルのキャパシタのシリンダ型ス
トレージノードが構成される。その後、図示しないが、
第１〜第３ストレージノード８１５、８１６、８２３及
びポリシリコンプラグ８１３を覆うように、ストッパ窒
化膜８１０上にキャパシタ窒化膜及びセルプレートとな
るポリシリコンを順次堆積させ、メモリセルのキャパシ
タの形成を完了する。
牲膜８２８を通常のエッチング技術により除去し、第１
犠牲膜８３０をフッ酸（HF）等を用いたウェットエッチ
ングあるいは等方性エッチングにより除去する。その結
果、図１４（ｃ）に示すような筒型形状の第１及び第２
ストレージノード８１５、８１６が形成される。この
時、第３ストレージノード８２３はエッチングされずに
残っている。すなわち、マスク窒化膜８２７、マスク犠
牲膜８２８及び第３ストレージノード８２３の外側の側
壁に残されたポリシリコンが第１ストレージノード８１
５となり、内側の側壁に残されたポリシリコンが第２ス
トレージノード８１６となる。また、第１及び第２スト
レージノード８１５、８１６は第３ストレージノード８
２３により接続されており、第１〜第３ストレージノー
ド８１５、８１６、８２３及びポリシリコンプラグ８１
３により一つのメモリセルのキャパシタのシリンダ型ス
トレージノードが構成される。その後、図示しないが、
第１〜第３ストレージノード８１５、８１６、８２３及
びポリシリコンプラグ８１３を覆うように、ストッパ窒
化膜８１０上にキャパシタ窒化膜及びセルプレートとな
るポリシリコンを順次堆積させ、メモリセルのキャパシ
タの形成を完了する。
【００５５】以上のように、第８の実施の形態における
半導体装置の製造方法では、共に筒型形状のマスク窒化
膜及び犠牲膜の内外の側壁にポリシリコンを形成するこ
とにより、シリンダ型ストレージノードの壁部を構成す
る第１及び第２ストレージノードを同時に形成してい
る、すなわちセルフアラインで形成しているので、フォ
トリソグラフィ及びエッチング工程数を増加を抑制しな
がら、ソフトエラー耐性に必要な電荷蓄積容量を確保す
ることができるキャパシタを形成することができる。
半導体装置の製造方法では、共に筒型形状のマスク窒化
膜及び犠牲膜の内外の側壁にポリシリコンを形成するこ
とにより、シリンダ型ストレージノードの壁部を構成す
る第１及び第２ストレージノードを同時に形成してい
る、すなわちセルフアラインで形成しているので、フォ
トリソグラフィ及びエッチング工程数を増加を抑制しな
がら、ソフトエラー耐性に必要な電荷蓄積容量を確保す
ることができるキャパシタを形成することができる。
【００５６】
【発明の効果】本発明の半導体装置によれば、二つのメ
モリセルを有する半導体装置において、一方のキャパシ
タの下部電極が、他方のキャパシタの下部電極を取り囲
むように形成されているので、それらの下部電極を形成
できる半導体基板上の領域を有効に活用しながら、ソフ
トエラー耐性に必要な電荷蓄積容量を確保することがで
き、また高集積化に好適な半導体装置を得ることができ
る。
モリセルを有する半導体装置において、一方のキャパシ
タの下部電極が、他方のキャパシタの下部電極を取り囲
むように形成されているので、それらの下部電極を形成
できる半導体基板上の領域を有効に活用しながら、ソフ
トエラー耐性に必要な電荷蓄積容量を確保することがで
き、また高集積化に好適な半導体装置を得ることができ
る。
【００５７】また、本発明の半導体装置の製造方法によ
れば、一方のメモリセルのキャパシタの下部電極が他方
のメモリセルのキャパシタの下部電極を取り囲んでいる
半導体装置の製造方法において、一方の下部電極の接続
のための開口部のみを取り囲むマスクパターンを用いて
二つのキャパシタの下部電極をセルフアラインで形成す
る工程を有するので、ソフトエラー耐性に必要な電荷蓄
積容量を確保することができるキャパシタを有する半導
体装置を、工程数の増大を抑制しながら形成することが
できる。
れば、一方のメモリセルのキャパシタの下部電極が他方
のメモリセルのキャパシタの下部電極を取り囲んでいる
半導体装置の製造方法において、一方の下部電極の接続
のための開口部のみを取り囲むマスクパターンを用いて
二つのキャパシタの下部電極をセルフアラインで形成す
る工程を有するので、ソフトエラー耐性に必要な電荷蓄
積容量を確保することができるキャパシタを有する半導
体装置を、工程数の増大を抑制しながら形成することが
できる。
【図１】本発明の第１の実施の形態を示す半導体装置の
断面図及び平面図である。
断面図及び平面図である。
【図２】本発明の第２の実施の形態を示す半導体装置の
断面図及び平面図である。
断面図及び平面図である。
【図３】本発明の第３の実施の形態を示す半導体装置の
断面図及び平面図である。
断面図及び平面図である。
【図４】本発明の第４の実施の形態を示す半導体装置の
断面図及び平面図である。
断面図及び平面図である。
【図５】本発明の第５の実施の形態を示す半導体装置の
断面図及び平面図である。
断面図及び平面図である。
【図６】本発明の第６の実施の形態を示す半導体装置の
製造方法の断面図及び平面図である。
製造方法の断面図及び平面図である。
【図７】本発明の第６の実施の形態を示す半導体装置の
製造方法の断面図及び平面図である。
製造方法の断面図及び平面図である。
【図８】本発明の第６の実施の形態を示す半導体装置の
製造方法の断面図及び平面図である。
製造方法の断面図及び平面図である。
【図９】本発明の第７の実施の形態を示す半導体装置の
製造方法の断面図及び平面図である。
製造方法の断面図及び平面図である。
【図１０】本発明の第７の実施の形態を示す半導体装置
の製造方法の断面図及び平面図である。
の製造方法の断面図及び平面図である。
【図１１】本発明の第７の実施の形態を示す半導体装置
の製造方法の断面図及び平面図である。
の製造方法の断面図及び平面図である。
【図１２】本発明の第８の実施の形態を示す半導体装置
の製造方法の断面図及び平面図である。
の製造方法の断面図及び平面図である。
【図１３】本発明の第８の実施の形態を示す半導体装置
の製造方法の断面図及び平面図である。
の製造方法の断面図及び平面図である。
【図１４】本発明の第８の実施の形態を示す半導体装置
の製造方法の断面図及び平面図である。
の製造方法の断面図及び平面図である。
101、201、301、401、501、601、701、801：半導体基板 102、202、302、402、502、602、702、802：フィールド
酸化膜 103A、103B、403、603A、603B、703、803：ゲート電極 104A、104B、104C、404A、404B、604A、604B、604C、70
4A、704B、804A、804B：不純物拡散層 105、405、605：第１トランジスタ 106、606：第２トランジスタ 107、407、607、707、807：第１層間絶縁膜 108、408、608、708、808：ビット線 109、409、609、709、809：第２層間絶縁膜 110、210、310、410、510、610、710、810：ストッパ窒
化膜 111、411、611、711、811：第１コンタクトホール 112、412、612：第２コンタクトホール 113、213、313、413、513、613、713、813：第１ポリシ
リコンプラグ 114、214、314、614：第２ポリシリコンプラグ 115、215、315、415、515、615、715、815：第１ストレ
ージノード 116、216、316、416、516、616、716、816：第２ストレ
ージノード 117、417：キャパシタ窒化膜 118、418：セルプレート 119、419：第１キャパシタ 120：第２キャパシタ 121、421：第１メモリセル 122：第２メモリセル 823：第3ストレージノード 624、724、830：第１犠牲膜 824：第２犠牲膜 625、725、825：ポリシリコン膜 626、726、826：マスクポリシリコン 627、727、827：マスク窒化膜 628、728、828：マスク犠牲膜 729、829：ポリシリコン膜
酸化膜 103A、103B、403、603A、603B、703、803：ゲート電極 104A、104B、104C、404A、404B、604A、604B、604C、70
4A、704B、804A、804B：不純物拡散層 105、405、605：第１トランジスタ 106、606：第２トランジスタ 107、407、607、707、807：第１層間絶縁膜 108、408、608、708、808：ビット線 109、409、609、709、809：第２層間絶縁膜 110、210、310、410、510、610、710、810：ストッパ窒
化膜 111、411、611、711、811：第１コンタクトホール 112、412、612：第２コンタクトホール 113、213、313、413、513、613、713、813：第１ポリシ
リコンプラグ 114、214、314、614：第２ポリシリコンプラグ 115、215、315、415、515、615、715、815：第１ストレ
ージノード 116、216、316、416、516、616、716、816：第２ストレ
ージノード 117、417：キャパシタ窒化膜 118、418：セルプレート 119、419：第１キャパシタ 120：第２キャパシタ 121、421：第１メモリセル 122：第２メモリセル 823：第3ストレージノード 624、724、830：第１犠牲膜 824：第２犠牲膜 625、725、825：ポリシリコン膜 626、726、826：マスクポリシリコン 627、727、827：マスク窒化膜 628、728、828：マスク犠牲膜 729、829：ポリシリコン膜
Claims (12)
- 【請求項１】 半導体基板上に形成された第１及び第２
トランジスタと、前記第１トランジスタに接続された第
１下部電極、キャパシタ絶縁膜及び上部電極からなる第
１キャパシタと、前記第２トランジスタに接続された第
２下部電極、前記キャパシタ絶縁膜及び前記上部電極か
らなる第２キャパシタとを有する半導体装置において、 前記第１下部電極は前記第２下部電極の周囲を取り囲む
ように形成されていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第１及び第２下部電極は、前記第１トランジスタが
形成された領域上と前記第２トランジスタが形成された
領域上に延在して形成されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記第１あるいは第２下部電極が筒型形状に形成されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 請求項１記載の半導体装置において、 前記第１あるいは第２下部電極は、二重以上に形成され
た筒型形状の電極であることを特徴とする請求項１記載
の半導体装置。 - 【請求項５】 請求項１記載の半導体装置において、 前記第１下部電極の高さは、前記第２下部電極の高さよ
りも低いことを特徴とする請求項１記載の半導体装置。 - 【請求項６】 請求項１記載の半導体装置において、 前記第１下部電極の厚さは、前記第２下部電極の厚さよ
りも薄いことを特徴とする請求項１記載の半導体装置。 - 【請求項７】 半導体基板上に形成されたトランジスタ
と、前記トランジスタに接続された下部電極、キャパシ
タ絶縁膜及び上部電極からなるキャパシタとを有する半
導体装置において、 前記下部電極は、筒型形状の第１電極と、前記第１電極
に取り囲まれるように形成された筒型形状の第２電極
と、前記第１電極と前記第２電極とを接続する第３電極
とからなることを特徴とする半導体装置。 - 【請求項８】 請求項７記載の半導体装置は、 前記トランジスタ上に形成された絶縁膜と、 前記絶縁膜に形成された開口部と、 前記開口部内に埋め込まれた導電性物質とを有し、 前記下部電極の前記第１電極は、前記導電性物質を介し
て前記トランジスタのソースあるいはドレインに接続さ
れ、 前記下部電極の前記第１乃至第３電極は、前記絶縁膜と
は離間していることを特徴とする請求項７記載の半導体
装置。 - 【請求項９】 半導体基板上に第１及び第２トランジス
タを形成する工程と、 前記第１及び第２トランジスタ上に絶縁膜を形成する工
程と、 前記第１トランジスタのソースあるいはドレイン上の前
記絶縁膜に第１開口部を形成し、前記第２トランジスタ
のソースあるいはドレイン上の前記絶縁膜に第２開口部
を形成する工程と、 前記第１及び第２開口部に導電性物質を埋め込む工程
と、 前記絶縁膜上に前記第２開口部を覆うようにマスクパタ
ーンを形成する工程と、 前記マスクパターンの外側の側壁では前記第１開口部に
埋め込まれた導電性物質に接続されるように、かつ前記
第１犠牲膜の内側では前記第２開口部に埋め込まれた導
電性物質に接続されるように、前記第１犠牲膜の内外の
側壁に導電性膜を形成する工程と、 前記マスクパターンを除去することにより、第１及び第
２下部電極を形成する工程と、 前記絶縁膜上に、前記第１及び第２下部電極を覆うよう
にキャパシタ絶縁膜を形成する工程と、 前記キャパシタ絶縁膜上に上部電極を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 前記マスクパターンを筒型形状に形成する工程と、 前記第１及び第２下部電極を筒型形状に形成する工程を
含むことを特徴とする請求項９記載の半導体装置の製造
方法。 - 【請求項１１】 半導体基板上にトランジスタを形成す
る工程と、 前記トランジスタ上に絶縁膜を形成する工程と、 前記トランジスタのソースあるいはドレイン上の前記絶
縁膜に開口部を形成する工程と、 前記開口部に導電性物質を埋め込む工程と、 前記絶縁膜上に第１導電性膜を形成する工程と、 前記第１導電性膜上に筒型形状のマスクパターンを前記
開口部を包含せずに形成する工程と、 前記マスクパターンをマスクとして、前記第１導電性膜
を除去する工程と、 前記マスクパターンの外側の側壁では前記開口部に埋め
込まれた前記導電性物質に接続されるように、前記マス
クパターンの内外の側壁に第２導電性膜を形成する工程
と、 前記マスクパターンを除去することにより、第１及び第
２下部電極を形成する工程と、 前記絶縁膜上に、前記第１導電性膜、前記第１及び第２
下部電極を覆うようにキャパシタ絶縁膜を形成する工程
と、 前記キャパシタ絶縁膜上に上部電極を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１１記載の半導体装置の製造方
法において、 前記絶縁膜上で、かつ前記第１導電性膜の下に犠牲膜を
形成する工程と、 前記マスクパターンの外側の側壁では前記開口部に埋め
込まれた前記導電性物質に接続されるように前記マスク
パターンの内外の側壁に前記第２導電性膜を形成した後
に、前記犠牲膜を除去することによって前記第１及び第
２下部電極を形成する工程とを含むことを特徴とする請
求項１１記載の半導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP10241676A JP2000077619A (ja) | 1998-08-27 | 1998-08-27 | 半導体装置及びその製造方法 |
| US09/225,547 US6445028B1 (en) | 1998-08-27 | 1999-01-05 | Semiconductor device and method of fabricating the same |
| US10/125,427 US6797584B2 (en) | 1998-08-27 | 2002-04-19 | Semiconductor device and method of fabricating the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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Family
ID=17077870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| JP3812645B2 (ja) * | 2001-07-31 | 2006-08-23 | セイコーエプソン株式会社 | 半導体装置 |
| US20050280060A1 (en) * | 2004-06-22 | 2005-12-22 | Werner Juengling | Concentric or nested container capacitor structure for integrated cicuits |
| CN110785843A (zh) * | 2017-08-31 | 2020-02-11 | 美光科技公司 | 具有带有两个晶体管及一个电容器的存储器单元且具有与参考电压耦合的晶体管的主体区的设备 |
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|---|---|---|---|---|
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| JPH09252097A (ja) | 1996-03-18 | 1997-09-22 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US5677227A (en) * | 1996-09-09 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method of fabricating single crown, extendible to triple crown, stacked capacitor structures, using a self-aligned capacitor node contact |
| US6104055A (en) * | 1997-03-27 | 2000-08-15 | Nec Corporation | Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof |
| US5851875A (en) * | 1997-07-14 | 1998-12-22 | Micron Technology, Inc. | Process for forming capacitor array structure for semiconductor devices |
| US5905281A (en) * | 1998-01-26 | 1999-05-18 | Texas Instruments-Acer Incorporated | Draw cell with a fork-shaped capacitor |
| JP2000077619A (ja) * | 1998-08-27 | 2000-03-14 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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1998
- 1998-08-27 JP JP10241676A patent/JP2000077619A/ja not_active Withdrawn
-
1999
- 1999-01-05 US US09/225,547 patent/US6445028B1/en not_active Expired - Fee Related
-
2002
- 2002-04-19 US US10/125,427 patent/US6797584B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| US20030107070A1 (en) | 2003-06-12 |
| US6797584B2 (en) | 2004-09-28 |
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