JPH02312269A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH02312269A JPH02312269A JP1134094A JP13409489A JPH02312269A JP H02312269 A JPH02312269 A JP H02312269A JP 1134094 A JP1134094 A JP 1134094A JP 13409489 A JP13409489 A JP 13409489A JP H02312269 A JPH02312269 A JP H02312269A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体記憶装置およびその製造方法に係り、
特にＤＲＡＭ等におけるキャパシタ構造およびストレー
ジノード電極構造に関する。
特にＤＲＡＭ等におけるキャパシタ構造およびストレー
ジノード電極構造に関する。
（従来の技術）
近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、いわゆるＭＯ８型ＤＲＡＭの高集積化、大容量化が
急速に進められている。
り、いわゆるＭＯ８型ＤＲＡＭの高集積化、大容量化が
急速に進められている。
この高集積化に伴い、情報（電荷）を蓄積するキャパシ
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、あるいはａ線等によりメモリ内容が破壊され
るソフトエラーなどが問題になっている。さらにトラン
ジスタのゲート長が短くなり、トランジスタの信頼性も
問題となっている。
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、あるいはａ線等によりメモリ内容が破壊され
るソフトエラーなどが問題になっている。さらにトラン
ジスタのゲート長が短くなり、トランジスタの信頼性も
問題となっている。
このような問題を解決し、高集積化、大容量化をはかる
ための方法の１つとして、多結晶シリコン等で形成され
たストレージノードをシリコン基板上に形成し、キャパ
シタの占有面積を拡大し、キャパシタ容量を増やし、蓄
８Ｎ電荷量を増大させる方法が提案されている。
ための方法の１つとして、多結晶シリコン等で形成され
たストレージノードをシリコン基板上に形成し、キャパ
シタの占有面積を拡大し、キャパシタ容量を増やし、蓄
８Ｎ電荷量を増大させる方法が提案されている。
これはＭＯＳキャパシタをメモリセル領域上に積層し、
該キャパシタの１電極と、半導体基板上に形成されたス
イッチングトランジスタの１電極とを導通させるように
することにより、実質的にＭＯＳキャパシタの静電容量
を増大させるようにしたメモリセル構造で、情層型メモ
リセルと呼ばれている。
該キャパシタの１電極と、半導体基板上に形成されたス
イッチングトランジスタの１電極とを導通させるように
することにより、実質的にＭＯＳキャパシタの静電容量
を増大させるようにしたメモリセル構造で、情層型メモ
リセルと呼ばれている。
この積層型メモリセルは、第１５図に示すように、ｐ型
のシリコン基板１０１内に形成された素子分離絶縁膜１
０２によって素子分離された１メモリセル領域内に、ｎ
−膨拡散層からなるソース・ドレイン領域１０４と、ソ
ース・ドレイン領域１０４間にゲート絶縁膜１０５を介
してゲート電極１０６とを形成しスイッチングトランジ
スタとしてのＭＯＳＦＥＴを構成すると共に、この上層
にＭＯＳＦＥＴのソース領域１０４の一方にコンタクト
するように、ＭＯＳＦＥＴのゲート電極１０６および隣
接メモリセルのＭＯＳＦＥＴのゲート電極（ワード線）
の上層を覆う絶縁膜１０７のストレージノードコンタク
ト１０８を介して形成された第１のキャパシタ電極（ス
トレージノード化！！ｉり１１．０と、第２のキャパシ
タＮ極１１２によって絶縁膜１１１を挾みキャパシタを
形成してなるものである。１０７’ 、１０７’は層間
絶縁膜、１０８はストレージノードコンタクト、１１３
はビット線コンタクト、１１４はビット線である。
のシリコン基板１０１内に形成された素子分離絶縁膜１
０２によって素子分離された１メモリセル領域内に、ｎ
−膨拡散層からなるソース・ドレイン領域１０４と、ソ
ース・ドレイン領域１０４間にゲート絶縁膜１０５を介
してゲート電極１０６とを形成しスイッチングトランジ
スタとしてのＭＯＳＦＥＴを構成すると共に、この上層
にＭＯＳＦＥＴのソース領域１０４の一方にコンタクト
するように、ＭＯＳＦＥＴのゲート電極１０６および隣
接メモリセルのＭＯＳＦＥＴのゲート電極（ワード線）
の上層を覆う絶縁膜１０７のストレージノードコンタク
ト１０８を介して形成された第１のキャパシタ電極（ス
トレージノード化！！ｉり１１．０と、第２のキャパシ
タＮ極１１２によって絶縁膜１１１を挾みキャパシタを
形成してなるものである。１０７’ 、１０７’は層間
絶縁膜、１０８はストレージノードコンタクト、１１３
はビット線コンタクト、１１４はビット線である。
この積層型メモリセルは、次のようにして形成される。
まず、ｐ型のシリコン基板１０１内に形成された素子分
離絶縁膜１０２によって素子分離のなされた１メモリセ
ル領域内に、ゲート絶縁膜１０５を介してゲート電極を
形成すると共にｎ−拡散層からなるソース・ドレイン領
域１０４ｇ、１０４ｂを形成し、スイッチングトランジ
スタとしてのＭＯＳＦＥＴを形成する。
離絶縁膜１０２によって素子分離のなされた１メモリセ
ル領域内に、ゲート絶縁膜１０５を介してゲート電極を
形成すると共にｎ−拡散層からなるソース・ドレイン領
域１０４ｇ、１０４ｂを形成し、スイッチングトランジ
スタとしてのＭＯＳＦＥＴを形成する。
次いで、この上層に、層間絶縁膜１０７としての酸化シ
リコン膜を形成した後、ドレイン領域１０４ｂへのコン
タクトを行うためのストレージノードコンタクト１０８
を形成し、高濃度にドープされた多結晶シリコン膜から
なる第１のキャパシタ電極１１０のパターンを形成する
。
リコン膜を形成した後、ドレイン領域１０４ｂへのコン
タクトを行うためのストレージノードコンタクト１０８
を形成し、高濃度にドープされた多結晶シリコン膜から
なる第１のキャパシタ電極１１０のパターンを形成する
。
この後、この第１のキャパシタ電極上に、酸化シリコン
膜からなるキャパシタ絶縁膜１１１および多結晶シリコ
ン膜１１２を順次堆積する。
膜からなるキャパシタ絶縁膜１１１および多結晶シリコ
ン膜１１２を順次堆積する。
そして最後に、この多結晶シリコン膜１１２をドーピン
グした後、フォトリソ法および反応性イオンエツチング
法により、パターニングし、プレート電極としての第２
のキャパシタ電極１１２を形成し、ＭＯＳキャパシタを
形成し、セル部の基本構造が完成する。この後、ビット
線コンタクト１１３を開孔しビット線１１４を形成する
。
グした後、フォトリソ法および反応性イオンエツチング
法により、パターニングし、プレート電極としての第２
のキャパシタ電極１１２を形成し、ＭＯＳキャパシタを
形成し、セル部の基本構造が完成する。この後、ビット
線コンタクト１１３を開孔しビット線１１４を形成する
。
このような構成では、ストレージノード電極を素子分離
領域の上まで拡大することができ、また、ストレージ電
極の段差を利用できることから、キャパシタ容量をブレ
ーナ構造の数倍乃至数十倍に高めることができる。
領域の上まで拡大することができ、また、ストレージ電
極の段差を利用できることから、キャパシタ容量をブレ
ーナ構造の数倍乃至数十倍に高めることができる。
しかしながら、このような積層型メモリセル構造のＤＲ
ＡＭにおいても、高集積化に伴う素子の微細化が進むに
つれて、メモリセル占有面積が縮小化され、ストレージ
ノード’Ｎ１１ｉの平坦部１１０゛の面積がますます縮
小化し、十分なキャパシタ容量を確保するのが困難にな
ってきている。
ＡＭにおいても、高集積化に伴う素子の微細化が進むに
つれて、メモリセル占有面積が縮小化され、ストレージ
ノード’Ｎ１１ｉの平坦部１１０゛の面積がますます縮
小化し、十分なキャパシタ容量を確保するのが困難にな
ってきている。
そこで、この対策としてストレージノード電極を厚くし
、その側面部の面積を増大させる方法が考えられる。し
かしながら、この方法では、十分なキャパシタ面積を得
ようとすると、段差が大きくなってしまい、後続工程特
にエツチング加工工程が困難になるという問題がある。
、その側面部の面積を増大させる方法が考えられる。し
かしながら、この方法では、十分なキャパシタ面積を得
ようとすると、段差が大きくなってしまい、後続工程特
にエツチング加工工程が困難になるという問題がある。
そこで、第１６図に模式図を示すように、ストレージノ
ード電極を多層のフィン状にしたものも提案されている
。
ード電極を多層のフィン状にしたものも提案されている
。
この構造では、確かにキャパシタ面積の増大をはかるこ
とができる。しかしながら、その効果は、セルの微細化
が進めば進むほど、小さくなる。それは、セルの微細化
に伴いストレージノード電極面積全体に対する側壁部の
面積の割合は増加していくなかで、フィン状のストレー
ジノード電極構造にした場合、同じ高さの一層構造のス
トレージノード電極に比べ側壁部の面積は減少すること
になるためである。
とができる。しかしながら、その効果は、セルの微細化
が進めば進むほど、小さくなる。それは、セルの微細化
に伴いストレージノード電極面積全体に対する側壁部の
面積の割合は増加していくなかで、フィン状のストレー
ジノード電極構造にした場合、同じ高さの一層構造のス
トレージノード電極に比べ側壁部の面積は減少すること
になるためである。
（発明が解決しようとする課題）
このように、改良型の積層型メモリセル構造のＤＲＡＭ
においても、高集積化に伴う素子の微細化がさらに進む
と、メモリセル占有面積がさらに縮小化され、ストレー
ジノード電極の平坦部の面積がますます縮小され、十分
なキャパシタ容量を確保することができないという問題
が生じている。
においても、高集積化に伴う素子の微細化がさらに進む
と、メモリセル占有面積がさらに縮小化され、ストレー
ジノード電極の平坦部の面積がますます縮小され、十分
なキャパシタ容量を確保することができないという問題
が生じている。
本発明は、前記実情に鑑みてなされたもので、メモリセ
ル占有面積のさらなる縮小化に際しても、十分なキャパ
シタ容量を確保することのできるメモリセル構造を提供
することを目的とする。
ル占有面積のさらなる縮小化に際しても、十分なキャパ
シタ容量を確保することのできるメモリセル構造を提供
することを目的とする。
（課題を解決するだめの手段）
そこで本発明のＤＲＡＭでは、スｉ・レージノード電極
の内部に穴を開け、内面にも接するようにキャパシタ絶
縁膜を形成することにより、ストレージノード電極の内
面をもキャパシタ電極として用いるようにしている。
の内部に穴を開け、内面にも接するようにキャパシタ絶
縁膜を形成することにより、ストレージノード電極の内
面をもキャパシタ電極として用いるようにしている。
また、本発明のＤＲＡＭの製造方法では、ストレージノ
ード電極の形成に際し、第１の導体層、第１の絶縁膜、
第２の導体層を順次積層したのち、この３層膜を所望の
形状にパターニングし、さらにこの上層に第３の導体層
を堆積し、異方性エッチングにより前記パターンの側壁
にのみ残留せしめ、箱型の第１の絶縁膜を囲む箱型の導
体層領域を形成し、この箱型領域あ一部に穴を開け、内
部の絶縁膜をエツチング除去し、内部に空洞を有するよ
うに形成している。
ード電極の形成に際し、第１の導体層、第１の絶縁膜、
第２の導体層を順次積層したのち、この３層膜を所望の
形状にパターニングし、さらにこの上層に第３の導体層
を堆積し、異方性エッチングにより前記パターンの側壁
にのみ残留せしめ、箱型の第１の絶縁膜を囲む箱型の導
体層領域を形成し、この箱型領域あ一部に穴を開け、内
部の絶縁膜をエツチング除去し、内部に空洞を有するよ
うに形成している。
また、本発明の第２の方法では、ストレージノード電極
の形成を、第１の導体層、第１の絶縁膜、第２の導体層
を順次積層してこれらを、所望のストライプ形状を成す
ようにパターニングしたのち、この３層膜パターンの上
層に第３の導体層を堆積し、異方性エツチングにより前
記ストライブ状パターンの側壁にのみ残留せしめ、さら
にこのストライブ状パターンと直交する方向のパターニ
ングを行ったのち、内部の絶縁膜をエツチング除去し、
第１の導体層、第２の導体層および第３の導体層で囲ま
れ、内部に空洞を有するストレージノード電極を形成す
るようにしている。
の形成を、第１の導体層、第１の絶縁膜、第２の導体層
を順次積層してこれらを、所望のストライプ形状を成す
ようにパターニングしたのち、この３層膜パターンの上
層に第３の導体層を堆積し、異方性エツチングにより前
記ストライブ状パターンの側壁にのみ残留せしめ、さら
にこのストライブ状パターンと直交する方向のパターニ
ングを行ったのち、内部の絶縁膜をエツチング除去し、
第１の導体層、第２の導体層および第３の導体層で囲ま
れ、内部に空洞を有するストレージノード電極を形成す
るようにしている。
（作用）
上記構造によれば、ストレージノード電極の内面をもキ
ャパシタ電極として用いることができるため、ストレー
ジノード電極の内面の分だけ、ストレージノード電極の
表面積が大きくなり、キャパシタ容量を増大することが
でき、メモリセル占有面積の縮小化に際しても、十分な
キャパシタ容量を確保することができる。
ャパシタ電極として用いることができるため、ストレー
ジノード電極の内面の分だけ、ストレージノード電極の
表面積が大きくなり、キャパシタ容量を増大することが
でき、メモリセル占有面積の縮小化に際しても、十分な
キャパシタ容量を確保することができる。
さらにまた、上記方法によれば、容易にストレージノー
ド電極の表面積を大きくすることができる。
ド電極の表面積を大きくすることができる。
（実施例）
以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
説明する。
第１図（ａ）乃至第１図（ｃ）は、本発明実施例の積層
形メモリセル構造のＤＲＡＭのビット線方向に隣接する
２ビット分を示す平面図、そのＡ−Ａ断面図およびＢ−
Ｂ断面図である。
形メモリセル構造のＤＲＡＭのビット線方向に隣接する
２ビット分を示す平面図、そのＡ−Ａ断面図およびＢ−
Ｂ断面図である。
このＤＲＡＭは、ストレージノード７１！極９の内部に
穴を形成し、この内面および外面にキャパシタ絶縁膜１
１およびプレート電極１２を形成し、キャパシタを形成
したことを特徴とするもので、他部については従来例の
積層形メモリセル構造のＤＲＡＭと同様である。
穴を形成し、この内面および外面にキャパシタ絶縁膜１
１およびプレート電極１２を形成し、キャパシタを形成
したことを特徴とするもので、他部については従来例の
積層形メモリセル構造のＤＲＡＭと同様である。
すなわち、ｐ型のシリコン基板１内に形成された素子分
離絶縁膜２により分離された活性化領域内に、ｎ−膨拡
散層からなるソース・ドレイン領域４ａ、４ｂと、ソー
ス・ドレイン領域４ａ、４ｂ間にゲート絶縁膜５を介し
てゲート電極６を形成し、ＭＯＳＦＥＴを構成すると共
に、この上層に形成される層間絶縁膜７内に形成された
ストレージノードコンタクト８を介して、キャパシタを
形成してなるものである。このキャパシタは、該ソース
・ドレイン領域４ａにコンタクトするように、上部に２
つの開口を有する箱型のストレージノード電極１０が形
成され、さらにこの内面および外面にキャパシタ絶縁膜
１１およびプレート電極１２を形成して成るものである
。
離絶縁膜２により分離された活性化領域内に、ｎ−膨拡
散層からなるソース・ドレイン領域４ａ、４ｂと、ソー
ス・ドレイン領域４ａ、４ｂ間にゲート絶縁膜５を介し
てゲート電極６を形成し、ＭＯＳＦＥＴを構成すると共
に、この上層に形成される層間絶縁膜７内に形成された
ストレージノードコンタクト８を介して、キャパシタを
形成してなるものである。このキャパシタは、該ソース
・ドレイン領域４ａにコンタクトするように、上部に２
つの開口を有する箱型のストレージノード電極１０が形
成され、さらにこの内面および外面にキャパシタ絶縁膜
１１およびプレート電極１２を形成して成るものである
。
そして基板表面を覆う層間絶縁膜７ａ、７ｂとしての酸
化シリコン膜にビット線コンタクトのためのコンタクト
ホール１３が形成され、高濃度にドープされた多結晶シ
リコン層とモリブデンシリサイド膜との複合膜からなる
ビット線１４が接続されている。
化シリコン膜にビット線コンタクトのためのコンタクト
ホール１３が形成され、高濃度にドープされた多結晶シ
リコン層とモリブデンシリサイド膜との複合膜からなる
ビット線１４が接続されている。
なお素子分離絶縁膜２の底部にはパンチスルーストッパ
用のｐ−膨拡散層３が形成されている。
用のｐ−膨拡散層３が形成されている。
次に、このＤＲＡＭの製造方法について図面を参照しつ
つ説明する。
つ説明する。
まず、比抵抗５Ωｅｌｌのｐ型のシリコン基板１内に、
通常のＬＯＣＯＳ法により素子分離絶縁膜２およびパン
チスルーストッパ用のｐ−膨拡散層３を形成する。そし
て、熱酸化法により膜厚１０ｎｍの酸化シリコン層から
なるゲート絶縁膜５および膜厚３００ｎｓの多結晶シリ
コン層からなるゲート電極６を形成し、フォトリソ法お
よび反応性イオンエツチング法によってこれらをパター
ニングする。そして、このゲート電極６をマスクとして
リン（Ｐ）またはヒ素（Ａｓ）イオンをイオン注入し、
ｎ−膨拡散層からなるソース・ドレイン領域４ａ、４ｂ
を形成し、スイッチングトランジスタとしてのＭＯＳＦ
ＥＴを形成する。さらに、第２図（ａ）乃至第２図（Ｃ
）に示すように、この上層に、ＣＶＤ法により、例えば
Ｂ Ｐ Ｓ Ｇｇを堆積したのち、熱処理により平坦化
することにより、表面の平坦な層間絶縁膜’７ ａを形
成し、さらにこの上層にＣＶＤ法により窒化シリコン膜
７ｂを堆積する。
通常のＬＯＣＯＳ法により素子分離絶縁膜２およびパン
チスルーストッパ用のｐ−膨拡散層３を形成する。そし
て、熱酸化法により膜厚１０ｎｍの酸化シリコン層から
なるゲート絶縁膜５および膜厚３００ｎｓの多結晶シリ
コン層からなるゲート電極６を形成し、フォトリソ法お
よび反応性イオンエツチング法によってこれらをパター
ニングする。そして、このゲート電極６をマスクとして
リン（Ｐ）またはヒ素（Ａｓ）イオンをイオン注入し、
ｎ−膨拡散層からなるソース・ドレイン領域４ａ、４ｂ
を形成し、スイッチングトランジスタとしてのＭＯＳＦ
ＥＴを形成する。さらに、第２図（ａ）乃至第２図（Ｃ
）に示すように、この上層に、ＣＶＤ法により、例えば
Ｂ Ｐ Ｓ Ｇｇを堆積したのち、熱処理により平坦化
することにより、表面の平坦な層間絶縁膜’７ ａを形
成し、さらにこの上層にＣＶＤ法により窒化シリコン膜
７ｂを堆積する。
この後、第３図（ａ）乃至第３図（ｃ）に示すように、
フォトリソ法および反応性イオンエツチング法により、
層間絶縁膜７を選択的に除去し、ストレージ・ノード・
コンタクト８を形成した後、全面に膜厚２００ ｎｗの
多結晶シリコン膜９ａを堆積しＡｓイオンなどのドーピ
ングを行った後、さらにこの上層にＣＶＤ法により膜厚
１００ｒｖの酸化シリコンＩＩ！９ｂ、膜厚２００ ｎ
ｍの多結晶シリコン膜９Ｃを堆積しＡｓイオンなどのド
ーピングを行う。
フォトリソ法および反応性イオンエツチング法により、
層間絶縁膜７を選択的に除去し、ストレージ・ノード・
コンタクト８を形成した後、全面に膜厚２００ ｎｗの
多結晶シリコン膜９ａを堆積しＡｓイオンなどのドーピ
ングを行った後、さらにこの上層にＣＶＤ法により膜厚
１００ｒｖの酸化シリコンＩＩ！９ｂ、膜厚２００ ｎ
ｍの多結晶シリコン膜９Ｃを堆積しＡｓイオンなどのド
ーピングを行う。
そして、第４図（ａ）乃至第４図（ｃ）に示すように、
フォトリソ法および反応性イオンエツチング法により、
多結晶シリコン膜９ ｃ ｓ酸化シリコン膜９ｂおよび
多結晶シリコン膜９ａを順次パターニングし、さらにこ
の上層に膜厚１００ｎ−の多結晶シリコン膜９ｄを堆積
しＡｓイオンなどのドーピングを行う。
フォトリソ法および反応性イオンエツチング法により、
多結晶シリコン膜９ ｃ ｓ酸化シリコン膜９ｂおよび
多結晶シリコン膜９ａを順次パターニングし、さらにこ
の上層に膜厚１００ｎ−の多結晶シリコン膜９ｄを堆積
しＡｓイオンなどのドーピングを行う。
続いて、異方性エツチングにより、この多結晶シリコン
１１１１！９ｄをエツチングし、多結晶シリコン膜９Ｃ
１酸化シリコン膜９ｂおよび多結晶シリコン膜９ａのパ
ターンの側壁にのみ残すようにし、第５図（ａ）乃至第
５図（ｃ）に示すように、ストレージ・ノード電極９を
形成する。
１１１１！９ｄをエツチングし、多結晶シリコン膜９Ｃ
１酸化シリコン膜９ｂおよび多結晶シリコン膜９ａのパ
ターンの側壁にのみ残すようにし、第５図（ａ）乃至第
５図（ｃ）に示すように、ストレージ・ノード電極９を
形成する。
次に、フォトリソ法および反応性イオンエツチング法に
より、このストレージノード電極９の一部に穴１０をあ
けたのち、第６図（ａ）乃至第６図（Ｃ）に示すように
、フッ化アンモニウム水を用いてストレージノード電極
９内の酸化シリコン膜９Ｃをエツチング除去する。
より、このストレージノード電極９の一部に穴１０をあ
けたのち、第６図（ａ）乃至第６図（Ｃ）に示すように
、フッ化アンモニウム水を用いてストレージノード電極
９内の酸化シリコン膜９Ｃをエツチング除去する。
この後、ＣＶＤ法により窒化シリコン膜を全面に１０ｎ
厘程度堆積する。次に９５０℃の水蒸気雰囲気中で３０
分程度酸化することにより酸化シリコン膜と窒化シリコ
ン膜との２層＃Ｒ造のキャパシタ絶縁膜１１を形成し、
さらに全面に多結晶シリコン膜１２を堆積しドーピング
した後、フォトリソ法および反応性イオンエツチング法
により、パターニングし、プレート電極１２を形成する
。さらに、第７図（ａ）乃至第７図（ｃ）に示すように
、このプレート電極１２をマスクとして不要部のキャパ
シタ絶縁膜１１を除去し、全面に、酸化シリコン膜から
なる層間絶縁膜７ｂを堆積する。
厘程度堆積する。次に９５０℃の水蒸気雰囲気中で３０
分程度酸化することにより酸化シリコン膜と窒化シリコ
ン膜との２層＃Ｒ造のキャパシタ絶縁膜１１を形成し、
さらに全面に多結晶シリコン膜１２を堆積しドーピング
した後、フォトリソ法および反応性イオンエツチング法
により、パターニングし、プレート電極１２を形成する
。さらに、第７図（ａ）乃至第７図（ｃ）に示すように
、このプレート電極１２をマスクとして不要部のキャパ
シタ絶縁膜１１を除去し、全面に、酸化シリコン膜から
なる層間絶縁膜７ｂを堆積する。
このとき、キャパシタ絶縁膜１１およびプレート電極１
２は、ストレージノード電極９の内部にも形成されるよ
うになっている。
２は、ストレージノード電極９の内部にも形成されるよ
うになっている。
こののち、第８図（ａ）乃至第８図（ｃ）に示すように
、ビット線コンタクト１３をフォトリソ法および反応性
イオンエツチング法により、開孔し、ヒ素等をドーピン
グした多結晶シリコン膜とモリブデンシリサイドとの複
合膜を堆積し、さらにフォトリソ法および反応性イオン
エツチング法により、パターニングし、ビット線１４を
形成する。
、ビット線コンタクト１３をフォトリソ法および反応性
イオンエツチング法により、開孔し、ヒ素等をドーピン
グした多結晶シリコン膜とモリブデンシリサイドとの複
合膜を堆積し、さらにフォトリソ法および反応性イオン
エツチング法により、パターニングし、ビット線１４を
形成する。
この後、層間絶縁膜７Ｃとしての酸化シリコン膜を形成
し、第１図（ａ）乃至第１ｆｆｌ （ｃ）に示したよう
なセル部の基本構造が完成する。
し、第１図（ａ）乃至第１ｆｆｌ （ｃ）に示したよう
なセル部の基本構造が完成する。
上記構成によれば、キャパシタ面積は、ストレージノー
ド電極の内面の面積と外面の面積との和となり、ストレ
ージノード電極面積を大幅に増大することができ、キャ
パシタ容量の増大をはかることができる。
ド電極の内面の面積と外面の面積との和となり、ストレ
ージノード電極面積を大幅に増大することができ、キャ
パシタ容量の増大をはかることができる。
次に、本発明の第２の実施例について説明する。
この実施例では、ストレージノード電極を第９図（ａ）
乃至第９図（ｃ）に示すように、パイプ状に形成してい
る。
乃至第９図（ｃ）に示すように、パイプ状に形成してい
る。
工程としては、前記実施例において、第６図（ａ）乃至
第６図（Ｃ）に示すように、ストレージノード電極に穴
を開ける工程の際、ストレージノード電極の２辺を切り
取るようなエツチングパターンにし、その部分のストレ
ージノード電極を構成する多結晶シリコン層９ａ、９ｃ
、９ｄを全てエツチングするようにするのみで、後は、
前記第１の実施例と同様に形成すれば良い。
第６図（Ｃ）に示すように、ストレージノード電極に穴
を開ける工程の際、ストレージノード電極の２辺を切り
取るようなエツチングパターンにし、その部分のストレ
ージノード電極を構成する多結晶シリコン層９ａ、９ｃ
、９ｄを全てエツチングするようにするのみで、後は、
前記第１の実施例と同様に形成すれば良い。
この構造では、ストレージノード電極の開口部−が大き
く形成されているため、内部の酸化シリコン膜の除去が
容易となり、さらに酸化シリコン膜の除去部に形成され
るキャパシタ絶縁膜およびブレート電極の形成が容易と
なるという効果がある。
く形成されているため、内部の酸化シリコン膜の除去が
容易となり、さらに酸化シリコン膜の除去部に形成され
るキャパシタ絶縁膜およびブレート電極の形成が容易と
なるという効果がある。
さらに、本発明の第３の実施例として、ストレージノー
ド電極を第１０図（ａ）乃至第１０図（Ｃ）に示すよう
に、横置きのコツプ状となるように形成してもよい。
ド電極を第１０図（ａ）乃至第１０図（Ｃ）に示すよう
に、横置きのコツプ状となるように形成してもよい。
工程としては、前記第１の実施例において、第６図（ａ
）乃至第６図（ｃ）に示すように、ストレージノード電
極に穴を開ける工程の際、ストレージノード電極の１辺
を切り取るようなエツチングパターンにし、その部分の
ストレージノード電極を構成する多結晶シリコン層９ａ
、９ｃ、９ｄを全てエツチングするようにするのみで、
後は、前記第１の実施例と同様に形成すれば良い。
）乃至第６図（ｃ）に示すように、ストレージノード電
極に穴を開ける工程の際、ストレージノード電極の１辺
を切り取るようなエツチングパターンにし、その部分の
ストレージノード電極を構成する多結晶シリコン層９ａ
、９ｃ、９ｄを全てエツチングするようにするのみで、
後は、前記第１の実施例と同様に形成すれば良い。
この構造でも、前記第１の実施例のストレージノード電
極の構造に比べ、開口部が大きく形成されているため、
内部の酸化シリコン膜の除去が容易となり、さらに酸化
シリコン膜の除去部に形成されるキャパシタ絶縁膜およ
びプレート電極の形成が容易となるという効果がある。
極の構造に比べ、開口部が大きく形成されているため、
内部の酸化シリコン膜の除去が容易となり、さらに酸化
シリコン膜の除去部に形成されるキャパシタ絶縁膜およ
びプレート電極の形成が容易となるという効果がある。
さらにまた、本発明の第４の実施例として、第１１図（
ａ）乃至第１１図（ｃ）に示すように、ストレージノー
ド電極の内部が多層構造となるようにしてもよい。
ａ）乃至第１１図（ｃ）に示すように、ストレージノー
ド電極の内部が多層構造となるようにしてもよい。
工程としては、前記第１の実施例において、第３図（ａ
）乃至第３図（Ｃ）に示した、ストレージノード電極を
構成する多結晶シリコン膜９ｃの形成後、さらに酸化シ
リコン膜（図示せず）および多結晶シリコン膜９ｅを堆
積するようにし、後は、前記第１の実施例と同様に形成
すれば良い。
）乃至第３図（Ｃ）に示した、ストレージノード電極を
構成する多結晶シリコン膜９ｃの形成後、さらに酸化シ
リコン膜（図示せず）および多結晶シリコン膜９ｅを堆
積するようにし、後は、前記第１の実施例と同様に形成
すれば良い。
但しこの場合、この穴を開ける工程も、新たに追加した
酸化シリコン膜（図示せず）および多結晶シリコン膜９
ｅの分だけ増大することになる。
酸化シリコン膜（図示せず）および多結晶シリコン膜９
ｅの分だけ増大することになる。
このように、ストレージノード電極の内部が多層構造と
なるように構成することにより、さらに電荷蓄積面積を
増大することが可能となる。また、さらに、ストレージ
ノード電極内部を３層、４層・・・・・と多層化してい
くことにより、さらにＴＭ ６ｉ７蓄積面積を増大する
ことが可能となる。
なるように構成することにより、さらに電荷蓄積面積を
増大することが可能となる。また、さらに、ストレージ
ノード電極内部を３層、４層・・・・・と多層化してい
くことにより、さらにＴＭ ６ｉ７蓄積面積を増大する
ことが可能となる。
また、製造工程についても、前記第１の実施例で示した
製造工程に限定されることなく、適宜変更可能である。
製造工程に限定されることなく、適宜変更可能である。
例えば、前記第１の実施例において、第３図（ａ）乃至
第３図（ｃ）に示したように、膜厚２００ｎｓの多結晶
シリコン膜９ｃを堆積しＡｓイオンなどのドーピングを
行だのち、第１２図（ａ）乃至第１２図（Ｃ）に示すよ
うに、チャネル長方向と平行なレジストパターン１５を
形成し、これをマスクきして、多結晶シリコン膜９ｃ、
酸化シリコン膜９ｂおよび多結晶シリコン膜９ａを順次
パターニングする。
第３図（ｃ）に示したように、膜厚２００ｎｓの多結晶
シリコン膜９ｃを堆積しＡｓイオンなどのドーピングを
行だのち、第１２図（ａ）乃至第１２図（Ｃ）に示すよ
うに、チャネル長方向と平行なレジストパターン１５を
形成し、これをマスクきして、多結晶シリコン膜９ｃ、
酸化シリコン膜９ｂおよび多結晶シリコン膜９ａを順次
パターニングする。
そして、このレジストパターン１５を除去した後、さら
にこの上層に膜厚１１００ｎの多結晶シリコン膜９ｄを
堆積しＡｓイオンなどのドーピングを行う。
にこの上層に膜厚１１００ｎの多結晶シリコン膜９ｄを
堆積しＡｓイオンなどのドーピングを行う。
続いて、異方性エツチングにより、この多結晶シリコン
膜９ｄをエツチングし、第１３図（ａ）乃至第１３図（
ｃ）に示すように、多結晶シリコン膜９ ｃ １酸化シ
リコン膜９ｂおよび多結晶シリコン膜９ａのパターンの
側壁にのみ残す。
膜９ｄをエツチングし、第１３図（ａ）乃至第１３図（
ｃ）に示すように、多結晶シリコン膜９ ｃ １酸化シ
リコン膜９ｂおよび多結晶シリコン膜９ａのパターンの
側壁にのみ残す。
この後、チャネル長方向と直交するレジストパターンを
形成し、これをマスクとして、第１−４図（ａ）乃至第
１４図（ｃ）に示すように、多結晶シリコン膜９ｃ、酸
化シリコン膜９ｂおよび多結晶シリコン膜９ａ、９ｄを
パターニングし、ストレージ・ノード電極９を形成する
。
形成し、これをマスクとして、第１−４図（ａ）乃至第
１４図（ｃ）に示すように、多結晶シリコン膜９ｃ、酸
化シリコン膜９ｂおよび多結晶シリコン膜９ａ、９ｄを
パターニングし、ストレージ・ノード電極９を形成する
。
この後、前記第１の実施例の工程における第６図乃至第
８図に示したように、フッ化アンモニウム水を用いてス
トレージノード電極９内の酸化シリコン膜９ｃをエツチ
ング除去する工程以降の工程を実行する。
８図に示したように、フッ化アンモニウム水を用いてス
トレージノード電極９内の酸化シリコン膜９ｃをエツチ
ング除去する工程以降の工程を実行する。
この方法では、ストレージノード電極に穴を開けるため
のフォトリソ工程が不要となる。
のフォトリソ工程が不要となる。
なお、本発明は、積層キャパシタ構造のＤＲＡＭのスト
レージノード電極の構造に関するものであり、その他の
構造および形成方法については、本発明の趣旨を逸脱し
ない限り、適宜変更可能である。
レージノード電極の構造に関するものであり、その他の
構造および形成方法については、本発明の趣旨を逸脱し
ない限り、適宜変更可能である。
また、キャパシタ絶縁膜としては酸化シリコン膜と窒化
シリコン膜の２層構造膜の他、酸化シリコン膜や五酸化
タンタル（Ｔａ２０ｓ ）等の金属酸化膜を用いるよう
にしても良い。
シリコン膜の２層構造膜の他、酸化シリコン膜や五酸化
タンタル（Ｔａ２０ｓ ）等の金属酸化膜を用いるよう
にしても良い。
例えば、ゲート電極とストレージノードコンタクト、あ
るいはゲート電極とビット線コンタクトと、プレート電
極とビット線コンタクトを自己整合的に形成するように
してもよい。
るいはゲート電極とビット線コンタクトと、プレート電
極とビット線コンタクトを自己整合的に形成するように
してもよい。
さらにまた、単結晶シリコンやタングステンなどをコン
タクト孔内に選択的に成長せしめることにより、ビット
線コンタクトでの段差を低減するようにしても良い。
タクト孔内に選択的に成長せしめることにより、ビット
線コンタクトでの段差を低減するようにしても良い。
また、ビット線をプレート電極の上層に形成する構造に
ついて説明したが、ビット線を先に形成した後、ストレ
ージノード電極を形成するような構造にも適用可能であ
ることはいうまでもない。
ついて説明したが、ビット線を先に形成した後、ストレ
ージノード電極を形成するような構造にも適用可能であ
ることはいうまでもない。
以上説明してきたように、本発明の半導体記憶装置によ
れば、ストレージノード電極の内面をもキャパシタ電極
として用いることができるため、ストレージノード電極
の内面の分だけ、ストレージノード電極の表面積が大き
くなり、キャパシタ容量を増大することができ、メモリ
セル占有面積の縮小化に際しても、十分なキャパシタ容
量を確保することが可能となる。
れば、ストレージノード電極の内面をもキャパシタ電極
として用いることができるため、ストレージノード電極
の内面の分だけ、ストレージノード電極の表面積が大き
くなり、キャパシタ容量を増大することができ、メモリ
セル占有面積の縮小化に際しても、十分なキャパシタ容
量を確保することが可能となる。
また、本発明のＤＲＡＭの製造方法では、ストレージノ
ード電極の形成に際し、第１の導体層、第１の絶縁膜、
第２の導体層を順次積層したのち、この３層膜を所望の
形状にパターニングし、さらにこの上層に第３の導体層
を堆積し、異方性エツチングにより前記パターンの側壁
にのみ残留せしめ、箱型の第１の絶縁膜を囲む箱型の導
体層領域を形成し、この箱型領域の一部に穴を開け、内
部の絶縁膜をエツチング除去し、内部に空洞を有するよ
うに形成しているため、容易にキャパシタ容量の高いＤ
ＲＡＭを提供することが可能となる。
ード電極の形成に際し、第１の導体層、第１の絶縁膜、
第２の導体層を順次積層したのち、この３層膜を所望の
形状にパターニングし、さらにこの上層に第３の導体層
を堆積し、異方性エツチングにより前記パターンの側壁
にのみ残留せしめ、箱型の第１の絶縁膜を囲む箱型の導
体層領域を形成し、この箱型領域の一部に穴を開け、内
部の絶縁膜をエツチング除去し、内部に空洞を有するよ
うに形成しているため、容易にキャパシタ容量の高いＤ
ＲＡＭを提供することが可能となる。
第１図（ａ）乃至第１図（ｃ）は本発明実施例の積層形
メモリセル構造のＤＲＡＭを示す図、第２図乃至第８図
は第１図のＭ層形メモリセル構造のＤＲＡＭの製造工程
図、第９図（ａ）乃至第９図（Ｃ）は本発明の第２の実
施例の積層形メモリセル構造のＤＲＡ１４を示す図、第
１０図（ａ）乃至第１０図（ｃ）は本発明の第３の実施
例の積層形メモリセル構造のＤＲＡＭを示す図、第１１
図（ａ）乃至第１１図（ｃ）は本発明の第４の実施例の
積層形メモリセル構造のＤＲＡＭを示す図、第１２図乃
至第１４図は、本発明の他の実施例のＤＲＡＭの製造方
法を示す図、第１５図および第１６図は従来例のＤＲＡ
Ｍを示す図である。 １・・・ｐ型のシリコン基板、２・・・素子分離絶縁膜
、３・・・ｐ−拡散層、４ａ、４ｂ・・・ソース・ドレ
イン領域、５・・・ゲート絶縁膜、６・・・ゲート電極
、７・・・絶縁膜、８・・・ストレージノードコンタク
ト、９・・・側壁絶縁膜、１０・・・ストレージノード
電極、１１・・・キャパシタ絶縁膜、１２・・・プレー
ト電極、１３・・・コンタクトホール、１４・・・ビッ
ト線。
メモリセル構造のＤＲＡＭを示す図、第２図乃至第８図
は第１図のＭ層形メモリセル構造のＤＲＡＭの製造工程
図、第９図（ａ）乃至第９図（Ｃ）は本発明の第２の実
施例の積層形メモリセル構造のＤＲＡ１４を示す図、第
１０図（ａ）乃至第１０図（ｃ）は本発明の第３の実施
例の積層形メモリセル構造のＤＲＡＭを示す図、第１１
図（ａ）乃至第１１図（ｃ）は本発明の第４の実施例の
積層形メモリセル構造のＤＲＡＭを示す図、第１２図乃
至第１４図は、本発明の他の実施例のＤＲＡＭの製造方
法を示す図、第１５図および第１６図は従来例のＤＲＡ
Ｍを示す図である。 １・・・ｐ型のシリコン基板、２・・・素子分離絶縁膜
、３・・・ｐ−拡散層、４ａ、４ｂ・・・ソース・ドレ
イン領域、５・・・ゲート絶縁膜、６・・・ゲート電極
、７・・・絶縁膜、８・・・ストレージノードコンタク
ト、９・・・側壁絶縁膜、１０・・・ストレージノード
電極、１１・・・キャパシタ絶縁膜、１２・・・プレー
ト電極、１３・・・コンタクトホール、１４・・・ビッ
ト線。
Claims (5)
- （１）ＭＯＳＦＥＴと、 前記ＭＯＳＦＥＴのソースまたはドレイン 領域に、コンタクトホールを介して接続されたストレー
ジノード電極とキャパシタ絶縁膜とプレート電極とから
なるキャパシタとによって、メモリセルを形成してなる
ＤＲＡＭにおいて、 前記ストレージノード電極は、箱型を為し、その内面も
前記キャパシタ絶縁膜を介してプレート電極が延在して
キャパシタとして用いられるように構成されていること
を特徴とする半導体記憶装置。 - （２）前記ストレージノード電極は、横置きのパイプ状
をなすように構成されていることを特徴とする請求項（
１）記載の半導体記憶装置。 - （３）前記ストレージノード電極は、横置きのコップ状
をなすように構成されていることを特徴とする請求項（
１）記載の半導体記憶装置。 - （４）半導体基板上にＭＯＳＦＥＴを形成するＭＯＳＦ
ＥＴ形成工程と、 このＭＯＳＦＥＴのソースまたはドレイン 領域に、ストレージノードコンタクトを介して接続され
たストレージノード電極とキャパシタ絶縁膜とプレート
電極とからなるキャパシタを形成するキャパシタ形成工
程とを含むＤＲＡＭの製造方法において、 前記ストレージノード電極の形成工程が、 第１の導体層、第１の絶縁膜、第２の導体 層を順次積層する３層膜堆積工程と、 前記３層膜を所望の形状にパターニングす るパターニング工程と、 この３層膜パターンの上層に第３の導体層 を堆積し、異方性エッチングにより前記パターンの側壁
にのみ残留せしめ、箱型の第１の絶縁膜を囲む箱型の導
体層領域を形成する箱型導体層領域形成工程と、 この箱型領域の一部に穴を開け、内部の絶 縁膜をエッチング除去し、第１の導体層、第２の導体層
および第３の導体層で囲まれ、内部に空洞を有する箱型
のストレージノード電極を形成する空洞形成工程とを 具備したことを特徴とする半導体記憶装置 の製造方法。 - （５）半導体基板上にＭＯＳＦＥＴを形成するＭＯＳＦ
ＥＴ形成工程と、 このＭＯＳＦＥＴのソースまたはドレイン 領域に、ストレージノードコンタクトを介して接続され
たストレージノード電極とキャパシタ絶縁膜とプレート
電極とからなるキャパシタを形成するキャパシタ形成工
程とを含むＤＲＡＭの製造方法において、 前記ストレージノード電極の形成工程が、 第１の導体層、第１の絶縁膜、第２の導体 層を順次積層する３層膜堆積工程と、 前記３層膜を所望のストライプ形状を成す ようにパターニングする第１のパターニング工程と、 この３層膜パターンの上層に第３の導体層 を堆積し、異方性エッチングにより前記ストライプ状パ
ターンの側壁にのみ残留せしめる第１の側壁残し工程と
、 前記ストライプ状パターンと直交する方向 のパターニングを行う第２のパターニング工程と、内部
の絶縁膜をエッチング除去し、第１の 導体層、第２の導体層および第３の導体層で囲まれ、内
部に空洞を有するストレージノード電極を形成する空洞
形成工程とを 具備したことを特徴とする半導体記憶装置 の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1134094A JPH02312269A (ja) | 1989-05-26 | 1989-05-26 | 半導体記憶装置およびその製造方法 |
| DE4016686A DE4016686C2 (de) | 1989-05-26 | 1990-05-23 | Verfahren zum Herstellen eines Halbleiterspeichers |
| US07/528,086 US5049957A (en) | 1989-05-26 | 1990-05-24 | MOS type dynamic random access memory |
| KR1019900007630A KR930002290B1 (ko) | 1989-05-26 | 1990-05-25 | 반도체기억장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1134094A JPH02312269A (ja) | 1989-05-26 | 1989-05-26 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02312269A true JPH02312269A (ja) | 1990-12-27 |
Family
ID=15120294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1134094A Pending JPH02312269A (ja) | 1989-05-26 | 1989-05-26 | 半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5049957A (ja) |
| JP (1) | JPH02312269A (ja) |
| KR (1) | KR930002290B1 (ja) |
| DE (1) | DE4016686C2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04167559A (ja) * | 1990-10-31 | 1992-06-15 | Sanyo Electric Co Ltd | 半導体記憶装置の製造方法 |
| JPH04225557A (ja) * | 1990-04-03 | 1992-08-14 | Electron & Telecommun Res Inst | スタック構造のｄｒａｍセル |
| JPH06181295A (ja) * | 1991-12-18 | 1994-06-28 | Samsung Electron Co Ltd | 半導体メモリ装置及びその製造方法 |
| JPH07211794A (ja) * | 1994-01-12 | 1995-08-11 | Lg Semicon Co Ltd | 半導体メモリ装置及びその製造方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2524863B2 (ja) * | 1990-05-02 | 1996-08-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5236859A (en) * | 1990-06-05 | 1993-08-17 | Samsung Electronics Co., Ltd. | Method of making stacked-capacitor for a dram cell same |
| JP2886280B2 (ja) * | 1990-06-29 | 1999-04-26 | 宮城沖電気株式会社 | 半導体記憶装置の製造方法 |
| JP2597741B2 (ja) * | 1990-08-30 | 1997-04-09 | シャープ株式会社 | 不揮発性メモリ素子 |
| EP0480411A1 (en) * | 1990-10-10 | 1992-04-15 | Micron Technology, Inc. | Stacked capacitor DRAM |
| KR930008583B1 (ko) * | 1990-10-25 | 1993-09-09 | 현대전자산업주식회사 | 스택캐패시터 및 그 제조방법 |
| US6002149A (en) * | 1990-11-19 | 1999-12-14 | Micron Technology, Inc. | Capacitor structures for memory cells |
| US5234855A (en) * | 1990-12-21 | 1993-08-10 | Micron Technology, Inc. | Stacked comb spacer capacitor |
| US5137842A (en) * | 1991-05-10 | 1992-08-11 | Micron Technology, Inc. | Stacked H-cell capacitor and process to fabricate same |
| DE4306318C2 (de) * | 1992-03-27 | 2001-07-12 | Mitsubishi Electric Corp | Verfahren zum Herstellen einer Halbleitervorrichtung mit Kondensatorelektroden |
| DE4345344C2 (de) * | 1992-03-27 | 2002-04-18 | Mitsubishi Electric Corp | Halbleitervorrichtung mit Kondensator und Herstellungsverfahren dafür |
| KR960011652B1 (ko) * | 1993-04-14 | 1996-08-24 | 현대전자산업 주식회사 | 스택캐패시터 및 그 제조방법 |
| US5449635A (en) * | 1993-12-28 | 1995-09-12 | Goldstar Electron Co., Ltd. | Method of fabricating a semiconductor memory |
| US5714780A (en) * | 1993-12-28 | 1998-02-03 | Lg Semicon Co., Ltd. | Semiconductor memory and method of fabricating the same |
| JP3520114B2 (ja) * | 1994-07-11 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US5550076A (en) * | 1995-09-11 | 1996-08-27 | Vanguard International Semiconductor Corp. | Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby |
| JPH1098163A (ja) * | 1996-09-24 | 1998-04-14 | Oki Electric Ind Co Ltd | 半導体記憶装置のキャパシタ構造及びその形成方法 |
| US5552334A (en) * | 1996-01-22 | 1996-09-03 | Vanguard International Semiconductor Company | Method for fabricating a Y-shaped capacitor in a DRAM cell |
| US6211036B1 (en) | 1998-09-04 | 2001-04-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved capacitor structure, and a method of manufacturing the same |
| DE19842704C2 (de) * | 1998-09-17 | 2002-03-28 | Infineon Technologies Ag | Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform |
| JP2004158487A (ja) * | 2002-11-01 | 2004-06-03 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| FR2855323A1 (fr) * | 2003-05-20 | 2004-11-26 | St Microelectronics Sa | Procede de realisation d'un circuit electronique integre comprenant un condensateur |
| KR101851727B1 (ko) * | 2011-12-16 | 2018-06-12 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108392A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPS6358958A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
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- 1989-05-26 JP JP1134094A patent/JPH02312269A/ja active Pending
-
1990
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04225557A (ja) * | 1990-04-03 | 1992-08-14 | Electron & Telecommun Res Inst | スタック構造のｄｒａｍセル |
| JPH04167559A (ja) * | 1990-10-31 | 1992-06-15 | Sanyo Electric Co Ltd | 半導体記憶装置の製造方法 |
| JPH06181295A (ja) * | 1991-12-18 | 1994-06-28 | Samsung Electron Co Ltd | 半導体メモリ装置及びその製造方法 |
| JPH07211794A (ja) * | 1994-01-12 | 1995-08-11 | Lg Semicon Co Ltd | 半導体メモリ装置及びその製造方法 |
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