JPH04225557A - スタック構造のｄｒａｍセル - Google Patents
スタック構造のｄｒａｍセルInfo
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- JPH04225557A JPH04225557A JP3070943A JP7094391A JPH04225557A JP H04225557 A JPH04225557 A JP H04225557A JP 3070943 A JP3070943 A JP 3070943A JP 7094391 A JP7094391 A JP 7094391A JP H04225557 A JPH04225557 A JP H04225557A
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は高集積半導体ＤＲＡＭセ
ルに関し、特に蓄積電極の面積を著しく広くし、集積度
を向上させた管状の蓄積電極を重ねたスタック構造のＤ
ＲＡＭセルに関する。
ルに関し、特に蓄積電極の面積を著しく広くし、集積度
を向上させた管状の蓄積電極を重ねたスタック構造のＤ
ＲＡＭセルに関する。
【０００２】
【従来の技術】既に、半導体素子の技術は、１メガと４
メガＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）に対しては量産段階にあ
り、１６メガＤＲＡＭは試作の段階にあり、６４メガＤ
ＲＡＭは開発中である。これらは既に知られた事実であ
る。このような大容量の記憶素子を開発するには、ホト
リソグラフィー技術や薄膜形成技術等のような基本技術
の発展が先行されなければならないのは勿論であるが、
それに劣らずＤＲＡＭ構成の基本要素であるＤＲＡＭセ
ルの開発も共になされなければならない。
メガＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）に対しては量産段階にあ
り、１６メガＤＲＡＭは試作の段階にあり、６４メガＤ
ＲＡＭは開発中である。これらは既に知られた事実であ
る。このような大容量の記憶素子を開発するには、ホト
リソグラフィー技術や薄膜形成技術等のような基本技術
の発展が先行されなければならないのは勿論であるが、
それに劣らずＤＲＡＭ構成の基本要素であるＤＲＡＭセ
ルの開発も共になされなければならない。
【０００３】このような要求に応えるため、ＤＲＡＭセ
ルは初期の平面構造からスタックやトレンチ構造のよう
な３次元の記憶キャパシタ構造を有したり、新たな形態
のメモリセル構造等へ数多くの変化を重ねており、工程
が許される範囲内で可能な面積を最適化する方向へ向っ
ている。
ルは初期の平面構造からスタックやトレンチ構造のよう
な３次元の記憶キャパシタ構造を有したり、新たな形態
のメモリセル構造等へ数多くの変化を重ねており、工程
が許される範囲内で可能な面積を最適化する方向へ向っ
ている。
【０００４】従来から、図１２（ａ）に示すようなＴ字
形の蓄積電極をスタック構造にしたＤＲＡＭセルが三菱
社により生産されている。これは隣接セルの蓄積電極と
ビット線接触ノード間の部分が記憶キャパシタとして利
用されている。しかし、この記憶キャパシタの面積に限
界があり、これ以上面積を増大することができず、また
、ビット線接触ノードのため、蓄積電極の高さを高くす
ることができなくなっている。
形の蓄積電極をスタック構造にしたＤＲＡＭセルが三菱
社により生産されている。これは隣接セルの蓄積電極と
ビット線接触ノード間の部分が記憶キャパシタとして利
用されている。しかし、この記憶キャパシタの面積に限
界があり、これ以上面積を増大することができず、また
、ビット線接触ノードのため、蓄積電極の高さを高くす
ることができなくなっている。
【０００５】そして、図１２（ｃ）は蓄積電極を２次に
分けて形成して、隣接するセルの一部まで利用して蓄積
電極の平均面積を１．８倍程度拡張させたスプレッドス
タック構造を有するＤＲＡＭセルを示す。これは、日本
の東芝社が６４メガＤＲＡＭ用として開発発表したもの
で、１．３μｍ２ のセル面積から４ｎｍの有効酸化膜
へ２７ｐＦの記憶キャパシタを得た。
分けて形成して、隣接するセルの一部まで利用して蓄積
電極の平均面積を１．８倍程度拡張させたスプレッドス
タック構造を有するＤＲＡＭセルを示す。これは、日本
の東芝社が６４メガＤＲＡＭ用として開発発表したもの
で、１．３μｍ２ のセル面積から４ｎｍの有効酸化膜
へ２７ｐＦの記憶キャパシタを得た。
【０００６】更に、図１２（ｂ）は日本の東芝社で発表
した箱状の蓄積電極を有するスタック構造のＤＲＡＭセ
ルであって、記憶キャパシタの面積を増大させて６４メ
ガＤＲＡＭに適用可能にした。
した箱状の蓄積電極を有するスタック構造のＤＲＡＭセ
ルであって、記憶キャパシタの面積を増大させて６４メ
ガＤＲＡＭに適用可能にした。
【０００７】しかし、箱状の蓄積電極を有するスタック
構造のＤＲＡＭセルは、絶縁膜の成長のために箱の上面
に孔を形成しなければならず、この孔の大きさが小さい
場合には、次の工程に相当な困難があるのみならず、プ
レート電極を形成するとき、ポリシリコンが箱の中に充
分に満たされないという問題点があった。
構造のＤＲＡＭセルは、絶縁膜の成長のために箱の上面
に孔を形成しなければならず、この孔の大きさが小さい
場合には、次の工程に相当な困難があるのみならず、プ
レート電極を形成するとき、ポリシリコンが箱の中に充
分に満たされないという問題点があった。
【０００８】それで、本発明の目的は蓄積電極の面積を
広くするとともに、その集積度を向上させた、管状の蓄
積電極を重ねたスタック構造のＤＲＡＭセルを提供する
ことにある。
広くするとともに、その集積度を向上させた、管状の蓄
積電極を重ねたスタック構造のＤＲＡＭセルを提供する
ことにある。
【０００９】
【課題を解決するための手段】そのために、本発明は、
蓄積電極を形成する前にビット線を先ず形成して隣接セ
ルの蓄積電極と最小線幅以下に分離が可能にし、管（ｐ
ｉｐｅ）状の電極を２次に分けて形成して、隣接するセ
ルの面積の一部まで蓄積電極として使用し、蓄積電極の
平面面積を大幅に拡張させ、蓄積電極を二重に重ねて形
成するのは勿論である。蓄積電極を形成中、ポリシリコ
ン層を再度堆積して二重に管を重ね、記憶キャパシタの
面積を拡張するとともに、集積度を向上させた。
蓄積電極を形成する前にビット線を先ず形成して隣接セ
ルの蓄積電極と最小線幅以下に分離が可能にし、管（ｐ
ｉｐｅ）状の電極を２次に分けて形成して、隣接するセ
ルの面積の一部まで蓄積電極として使用し、蓄積電極の
平面面積を大幅に拡張させ、蓄積電極を二重に重ねて形
成するのは勿論である。蓄積電極を形成中、ポリシリコ
ン層を再度堆積して二重に管を重ね、記憶キャパシタの
面積を拡張するとともに、集積度を向上させた。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１１】図１および図２は本発明一実施例の製造工
程を詳細に示す。
程を詳細に示す。
【００１２】ｐ型シリコン基板１の上面にパッド（ｐａ
ｄ）酸化膜２を２５ｎｍの厚さに堆積し、その上に窒化
シリコン膜３を５０〜１００ｎｍ程度の厚さに堆積させ
た後、活性領域を規定し、活性領域を除いた全領域の窒
化シリコン膜３とパッド酸化膜２をエッチングした。そ
の結果得られた構造を図１（ａ）に示す。
ｄ）酸化膜２を２５ｎｍの厚さに堆積し、その上に窒化
シリコン膜３を５０〜１００ｎｍ程度の厚さに堆積させ
た後、活性領域を規定し、活性領域を除いた全領域の窒
化シリコン膜３とパッド酸化膜２をエッチングした。そ
の結果得られた構造を図１（ａ）に示す。
【００１３】そして、活性領域を除いた全領域に硼素を
６０ｋｅｖのエネルギーと、３×１０１３ｃｍ−２のド
ーズ量でイオン注入してｐ＋ 拡散層４を形成した後、
その上にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏ
ｎ ｏｆ Ｓｉｌｉｃｏｎ）法、またはＳＷＡＭＩ
（Ｓｉｄｅ Ｗａｌｌ Ｉｓｏｌａｔｉｏｎ）法で
５００ｎｍ程度のフィールド酸化膜５を成長させる。そ
の後、残っている窒化シリコン膜３をウェットエッチン
グ法で除去するとともに、パッド酸化膜２をバッファー
ドふっ酸（ＢＨＦ）で除去する。そして、ＴＣＡ（Ｔｒ
ｉｃｈｌｏｒｏａｃｅｔｉｃ ａｃｉｄ）を少量添加
した雰囲気で、熱酸化法によりゲート酸化膜６を活性領
域の所定位置に１０〜２０ｎｍ程度の厚さに成長させた
後、ゲート酸化膜６の上に、ポリシリコン層７をＬＰＣ
ＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａ
ｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で３００ｎ
ｍ程度の厚さに堆積する。そして、ポリシリコン７は、
ＰＯｃｌ３ の雰囲気でＮ＋ 不純物をドーピングさせ
た後、デグレーズ（Ｄｅｇｌａｚｅ）する。更に、ＬＴ
Ｏ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ
）を３００ｎｍ堆積した後、ポリシリコンゲートをゲー
トマスクを用いて形成した。その結果、得られた構造を
図１（ｂ）に示す。
６０ｋｅｖのエネルギーと、３×１０１３ｃｍ−２のド
ーズ量でイオン注入してｐ＋ 拡散層４を形成した後、
その上にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏ
ｎ ｏｆ Ｓｉｌｉｃｏｎ）法、またはＳＷＡＭＩ
（Ｓｉｄｅ Ｗａｌｌ Ｉｓｏｌａｔｉｏｎ）法で
５００ｎｍ程度のフィールド酸化膜５を成長させる。そ
の後、残っている窒化シリコン膜３をウェットエッチン
グ法で除去するとともに、パッド酸化膜２をバッファー
ドふっ酸（ＢＨＦ）で除去する。そして、ＴＣＡ（Ｔｒ
ｉｃｈｌｏｒｏａｃｅｔｉｃ ａｃｉｄ）を少量添加
した雰囲気で、熱酸化法によりゲート酸化膜６を活性領
域の所定位置に１０〜２０ｎｍ程度の厚さに成長させた
後、ゲート酸化膜６の上に、ポリシリコン層７をＬＰＣ
ＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａ
ｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で３００ｎ
ｍ程度の厚さに堆積する。そして、ポリシリコン７は、
ＰＯｃｌ３ の雰囲気でＮ＋ 不純物をドーピングさせ
た後、デグレーズ（Ｄｅｇｌａｚｅ）する。更に、ＬＴ
Ｏ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ
）を３００ｎｍ堆積した後、ポリシリコンゲートをゲー
トマスクを用いて形成した。その結果、得られた構造を
図１（ｂ）に示す。
【００１４】図１（ｃ）はビット線を形成する工程を示
す。この工程では、ゲート部分を除いた全活性領域、す
なわち、ソース−ドレーン部分に砒素（Ａｓ）イオンを
８０ｋｅｖのエネルギーと１０１６ｃｍ−２のドーズ量
でイオン注入し、ＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ｐｒｏｃｅｓｓｏｒ）により１１００℃の温度で
１０秒程度熱処理してソース−ドレーン１０を形成する
。そして、ポリシリコンをＬＰＣＶＤ法で３００ｎｍ程
度堆積し、ＰＯｃｌ３ の雰囲気でドーピングし、デグ
レーズした後、その上に、ＴｉＳｉ２．６ をスパッタ
リング法で１００ｎｍ程度堆積させる。ついで、ＲＴＰ
により８００℃の温度で３０秒間熱処理してポリサイド
層８を形成し、その上にＬＴＯ９を３００ｎｍ程度堆積
させた後、ビット線マスクを用いてビット線を規定した
後、ＬＤＴ９，ポリサイド層８をドライエッチングする
。さらに、ＬＴＯを３００ｎｍ程度堆積させた後、その
ＬＴＯをその厚さだけドライエッチングにより取り除き
、ビット線の側壁スペーサ（Ｓｉｄｅ Ｗａｌｌ
Ｓｐａｃｅｒ）を形成する。側壁スペーサは蓄積電極と
、プレート電極すなわちビット線の間を絶縁するもので
る。ここで、ビット線を蓄積電極より先に形成するため
に、活性領域を図４（ａ）に示すようにＶ字状に形成し
たり、図４（ｂ）に示すようにＴ字状に形成した。しか
し、ビット線を蓄積電極より先に作るためには、活性領
域とビット線を接触させるために、ビット線を少し突出
させても良いし、同時に一般的に多く用いられる方法を
用いてビット線活性領域の長手方向へ走らせても良い。
す。この工程では、ゲート部分を除いた全活性領域、す
なわち、ソース−ドレーン部分に砒素（Ａｓ）イオンを
８０ｋｅｖのエネルギーと１０１６ｃｍ−２のドーズ量
でイオン注入し、ＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ｐｒｏｃｅｓｓｏｒ）により１１００℃の温度で
１０秒程度熱処理してソース−ドレーン１０を形成する
。そして、ポリシリコンをＬＰＣＶＤ法で３００ｎｍ程
度堆積し、ＰＯｃｌ３ の雰囲気でドーピングし、デグ
レーズした後、その上に、ＴｉＳｉ２．６ をスパッタ
リング法で１００ｎｍ程度堆積させる。ついで、ＲＴＰ
により８００℃の温度で３０秒間熱処理してポリサイド
層８を形成し、その上にＬＴＯ９を３００ｎｍ程度堆積
させた後、ビット線マスクを用いてビット線を規定した
後、ＬＤＴ９，ポリサイド層８をドライエッチングする
。さらに、ＬＴＯを３００ｎｍ程度堆積させた後、その
ＬＴＯをその厚さだけドライエッチングにより取り除き
、ビット線の側壁スペーサ（Ｓｉｄｅ Ｗａｌｌ
Ｓｐａｃｅｒ）を形成する。側壁スペーサは蓄積電極と
、プレート電極すなわちビット線の間を絶縁するもので
る。ここで、ビット線を蓄積電極より先に形成するため
に、活性領域を図４（ａ）に示すようにＶ字状に形成し
たり、図４（ｂ）に示すようにＴ字状に形成した。しか
し、ビット線を蓄積電極より先に作るためには、活性領
域とビット線を接触させるために、ビット線を少し突出
させても良いし、同時に一般的に多く用いられる方法を
用いてビット線活性領域の長手方向へ走らせても良い。
【００１５】図１（ｄ）は電荷の蓄積電極を形成する工
程を示す。この工程では、酸化膜１７をＣＶＤ法で６０
０ｎｍ程度堆積し、平坦化工程で上面を平坦化する。そ
の後、シリコン窒化膜１１を１００ｎｍ程度堆積し、そ
の上に更にシリコン酸化膜１２を２００ｎｍ程度堆積す
る。蓄積電極の接触マスクを用いて、接触部を規定した
後、ドライエッチング法でシリコン酸化膜１２、シリコ
ン窒化膜１１、酸化膜１７を順次エッチングして、管状
の蓄積電極を形成するため、ポリシリコン１３、シリコ
ン酸化膜１４、ポリシリコン１５、シリコン酸化膜１６
を順次堆積させ、積層構造にする。
程を示す。この工程では、酸化膜１７をＣＶＤ法で６０
０ｎｍ程度堆積し、平坦化工程で上面を平坦化する。そ
の後、シリコン窒化膜１１を１００ｎｍ程度堆積し、そ
の上に更にシリコン酸化膜１２を２００ｎｍ程度堆積す
る。蓄積電極の接触マスクを用いて、接触部を規定した
後、ドライエッチング法でシリコン酸化膜１２、シリコ
ン窒化膜１１、酸化膜１７を順次エッチングして、管状
の蓄積電極を形成するため、ポリシリコン１３、シリコ
ン酸化膜１４、ポリシリコン１５、シリコン酸化膜１６
を順次堆積させ、積層構造にする。
【００１６】ついで、第１電極マスクを用いて、第１電
極を規定した後、シリコン酸化膜１６，ポリシリコン１
５，シリコン酸化膜１４，ポリシリコン１３を順次ドラ
イエッチングする。その後、ポリシリコンを３００ｎｍ
程度堆積し、ポリシリコンをその厚さだけＲＩＥ（Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｅｃｈ）法でエッチング
する。そして、ポリシリコン側壁スペーサ１８が形成さ
れるとともに、２つのポリシリコン１３，１５が連結さ
れるようにし、更に、シリコン酸化膜１９をＣＶＤ法で
６００ｎｍ程度の厚さに形成して電気的に絶縁されるよ
うにした。その結果得られる構造を図２（ｅ）に示す。
極を規定した後、シリコン酸化膜１６，ポリシリコン１
５，シリコン酸化膜１４，ポリシリコン１３を順次ドラ
イエッチングする。その後、ポリシリコンを３００ｎｍ
程度堆積し、ポリシリコンをその厚さだけＲＩＥ（Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｅｃｈ）法でエッチング
する。そして、ポリシリコン側壁スペーサ１８が形成さ
れるとともに、２つのポリシリコン１３，１５が連結さ
れるようにし、更に、シリコン酸化膜１９をＣＶＤ法で
６００ｎｍ程度の厚さに形成して電気的に絶縁されるよ
うにした。その結果得られる構造を図２（ｅ）に示す。
【００１７】図２（ｆ）は第１電極を形成した後、その
上にシリコン酸化膜１９，ポリシリコン２０，シリコン
酸化膜２１，ポリシリコン２２およびシリコン酸化膜２
３を堆積して得られる積層構造を示す。
上にシリコン酸化膜１９，ポリシリコン２０，シリコン
酸化膜２１，ポリシリコン２２およびシリコン酸化膜２
３を堆積して得られる積層構造を示す。
【００１８】ここで、シリコン酸化膜１９をＲＩＥ法で
エッチングして酸化側壁を形成した後、ポリシリコン２
０を堆積して自己接触部（Ｓｅｌｆ ｃｏｎｔａｃｔ
）を形成した。
エッチングして酸化側壁を形成した後、ポリシリコン２
０を堆積して自己接触部（Ｓｅｌｆ ｃｏｎｔａｃｔ
）を形成した。
【００１９】図２（ｇ）は第２電極マスクを用いて第２
電極を規定した後、シリコン酸化膜２３，ポリシリコン
２２，シリコン酸化膜２１，およびポリシリコン１９を
順次にドライエッチングした後、ポリシリコン側壁スペ
ーサ２４を形成し、第１電極と第２電極の管状部が互い
にずれるように形成した。
電極を規定した後、シリコン酸化膜２３，ポリシリコン
２２，シリコン酸化膜２１，およびポリシリコン１９を
順次にドライエッチングした後、ポリシリコン側壁スペ
ーサ２４を形成し、第１電極と第２電極の管状部が互い
にずれるように形成した。
【００２０】ここで、管状の蓄積電極がカラム（Ｃｏｌ
ｕｍｎ）方向へ走るため、カラム側の隣接するセルとの
蓄積電極の分離が必要である。
ｕｍｎ）方向へ走るため、カラム側の隣接するセルとの
蓄積電極の分離が必要である。
【００２１】故に、隣接セルと蓄積電極を分離するため
、ロー（ｒｏｗ）方向へ走る電極分離マスクを用いて規
定した後、堆積構造のポリシリコンとシリコン酸化膜を
ドライエッチングすると、蓄積電極としては完全なもの
であるが、管状の蓄積電極が切断され、短い管状部だけ
を維持するようになる。
、ロー（ｒｏｗ）方向へ走る電極分離マスクを用いて規
定した後、堆積構造のポリシリコンとシリコン酸化膜を
ドライエッチングすると、蓄積電極としては完全なもの
であるが、管状の蓄積電極が切断され、短い管状部だけ
を維持するようになる。
【００２２】図３は本発明の製造工程により製作した蓄
積電極の短い管の形態を示す斜視図である。
積電極の短い管の形態を示す斜視図である。
【００２３】図４はビット線を蓄積電極より先に形成す
るための活性領域の設計例を示し、図４（ａ）は活性領
域をＶ字構造で形成した例を示し、図４（ｂ）は活性領
域をＴ字構造で形成した例を示す。
るための活性領域の設計例を示し、図４（ａ）は活性領
域をＶ字構造で形成した例を示し、図４（ｂ）は活性領
域をＴ字構造で形成した例を示す。
【００２４】図５は本発明の他の実施例を示す。図１（
ｄ）の工程と図２（ｆ）の工程でポリシリコンとシリコ
ン酸化膜を再び積層した状態で、第１電極と第２電極の
導波管を２つ重ね、記憶キャパシタの面積を８０％程度
増加させた。
ｄ）の工程と図２（ｆ）の工程でポリシリコンとシリコ
ン酸化膜を再び積層した状態で、第１電極と第２電極の
導波管を２つ重ね、記憶キャパシタの面積を８０％程度
増加させた。
【００２５】従って、本発明による短い管の蓄積電極を
重ねた蓄積電極を有するスタック構造では、ポリシリコ
ンとシリコン酸化膜の積層構造を２回以上堆積して得た
後、蓄積電極マスクを規定して、ポリシリコン側壁スペ
ーサで積層構造のポリシリコンを連結し、管状の蓄積電
極を形成する。これを隣接セルの蓄積電極の面積の一部
まで拡張させて面積効率が最大になるようにしたので、
次の工程の絶縁膜の堆積やプレート領域（電極）の工程
では問題が発生しない。ポリシリコンとシリコン酸化膜
を３回ずつ堆積した場合には、２つの管を重ねた構造が
形成され、セルキャパシタの面積を８０％程度拡張でき
、６４メガ以上の高集積に適用可能である。
重ねた蓄積電極を有するスタック構造では、ポリシリコ
ンとシリコン酸化膜の積層構造を２回以上堆積して得た
後、蓄積電極マスクを規定して、ポリシリコン側壁スペ
ーサで積層構造のポリシリコンを連結し、管状の蓄積電
極を形成する。これを隣接セルの蓄積電極の面積の一部
まで拡張させて面積効率が最大になるようにしたので、
次の工程の絶縁膜の堆積やプレート領域（電極）の工程
では問題が発生しない。ポリシリコンとシリコン酸化膜
を３回ずつ堆積した場合には、２つの管を重ねた構造が
形成され、セルキャパシタの面積を８０％程度拡張でき
、６４メガ以上の高集積に適用可能である。
【００２６】図６はさらに他の実施例の製造工程を示す
。図６（ａ）に示す工程では、Ｐ型シリコン基板１上に
パッド酸化膜２を２５ｎｍ程度の厚さに堆積し、その上
に、窒化シリコン膜３を５０〜１００ｎｍ程度の厚さに
堆積する。その後、活性領域を除いた全領域の窒化シリ
コン膜３とパッド酸化膜２をエッチングした。
。図６（ａ）に示す工程では、Ｐ型シリコン基板１上に
パッド酸化膜２を２５ｎｍ程度の厚さに堆積し、その上
に、窒化シリコン膜３を５０〜１００ｎｍ程度の厚さに
堆積する。その後、活性領域を除いた全領域の窒化シリ
コン膜３とパッド酸化膜２をエッチングした。
【００２７】図６（ｂ）に示す工程では、活性領域を除
いた全領域に硼素を６０ｋｅｖのエネルギーと３×１０
１３ｃｍ−２のドーズ量でイオン注入してＰ−拡散層４
を形成する。そして、その上にＬＯＣＯＳ法やＳＷＡＭ
Ｉ法で５００ｎｍ程度の厚さにフィールド酸化膜５を成
長させた後、残っている窒化シリコン膜３とパッド酸化
膜１２をそれぞれウェットエッチング法とバッファード
ＨＦで除去する。その後、ゲート酸化膜１６を熱酸化法
でＴＣＡを少量添加した雰囲気で１０〜２０ｎｍ程度の
厚さに成長させた後、その上面にのみポリシリコン層７
をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅ
ｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で
３００ｎｍ程度の厚さに堆積し、ＰＯｃｌ３ の雰囲気
でＮ＋ をドービングさせた後、デグレーズする。その
後、ＬＴＯを３００ｎｍ程度の厚さに堆積し、ゲートマ
スクを用いてＬＴＯ，ポリシリコンゲートを順次形成し
た。
いた全領域に硼素を６０ｋｅｖのエネルギーと３×１０
１３ｃｍ−２のドーズ量でイオン注入してＰ−拡散層４
を形成する。そして、その上にＬＯＣＯＳ法やＳＷＡＭ
Ｉ法で５００ｎｍ程度の厚さにフィールド酸化膜５を成
長させた後、残っている窒化シリコン膜３とパッド酸化
膜１２をそれぞれウェットエッチング法とバッファード
ＨＦで除去する。その後、ゲート酸化膜１６を熱酸化法
でＴＣＡを少量添加した雰囲気で１０〜２０ｎｍ程度の
厚さに成長させた後、その上面にのみポリシリコン層７
をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅ
ｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で
３００ｎｍ程度の厚さに堆積し、ＰＯｃｌ３ の雰囲気
でＮ＋ をドービングさせた後、デグレーズする。その
後、ＬＴＯを３００ｎｍ程度の厚さに堆積し、ゲートマ
スクを用いてＬＴＯ，ポリシリコンゲートを順次形成し
た。
【００２８】図６（ｃ）はビット線を形成した状態を示
す。ゲート部分を除いたソースとドレーン部分をＡｓイ
オンを用いて８０ｋｅｖのエネルギーと１０１６ｃｍ−
２のドーズ量でイオン注入し、ＲＴＰ（ＲａｐｉｄＴｈ
ｅｒｍｏｌ Ｐｒｏｃｅｓｓｏｒ）で１１００℃の温
度で、１０秒程度熱処理してソースとドレーン１０を形
成する。そして、ポリシリコンをＬＰＣＶＤ法で堆積し
、ＰＯｃｌ３ 雰囲気でドーピングし、デグレーズした
後、その上にＴｉＳｉ２．６ を１００ｎｍ程度スパッ
タリング法で堆積し、ＲＴＰにより８００℃の温度で３
０秒間熱処理して、ポリサイド層８を形成する。その後
、その上にＬＴＯ９を３０ｎｍ程度堆積した後、ビット
線マスクを用いてビット線を規定した後、ＬＴＯ９，ポ
リサイド層８を順次にドライエッチングする。更にＬＴ
Ｏを３００ｎｍ程度堆積した後、ＬＴＯをその厚さだけ
ドライエッチングすることにより、ビットラインの側壁
スペーサを形成して、蓄積電極と、プレート電極すなわ
ちビット線間を絶縁するようにする。ビット線を蓄積電
極より先に形成するために、活性領域を図１０（ａ）に
示すように、Ｖ字構造にしたり、図１０（ｂ）に示すよ
うに、Ｔ字構造にする。
す。ゲート部分を除いたソースとドレーン部分をＡｓイ
オンを用いて８０ｋｅｖのエネルギーと１０１６ｃｍ−
２のドーズ量でイオン注入し、ＲＴＰ（ＲａｐｉｄＴｈ
ｅｒｍｏｌ Ｐｒｏｃｅｓｓｏｒ）で１１００℃の温
度で、１０秒程度熱処理してソースとドレーン１０を形
成する。そして、ポリシリコンをＬＰＣＶＤ法で堆積し
、ＰＯｃｌ３ 雰囲気でドーピングし、デグレーズした
後、その上にＴｉＳｉ２．６ を１００ｎｍ程度スパッ
タリング法で堆積し、ＲＴＰにより８００℃の温度で３
０秒間熱処理して、ポリサイド層８を形成する。その後
、その上にＬＴＯ９を３０ｎｍ程度堆積した後、ビット
線マスクを用いてビット線を規定した後、ＬＴＯ９，ポ
リサイド層８を順次にドライエッチングする。更にＬＴ
Ｏを３００ｎｍ程度堆積した後、ＬＴＯをその厚さだけ
ドライエッチングすることにより、ビットラインの側壁
スペーサを形成して、蓄積電極と、プレート電極すなわ
ちビット線間を絶縁するようにする。ビット線を蓄積電
極より先に形成するために、活性領域を図１０（ａ）に
示すように、Ｖ字構造にしたり、図１０（ｂ）に示すよ
うに、Ｔ字構造にする。
【００２９】しかし、ビット線を蓄積電極より先に作る
ために、一般的に多く用いられる方式であるビット線を
活性領域の長手方向に走るようにするとともに、活性領
域とビット線を接触させるためビット線を突出させるよ
うにしても良い。
ために、一般的に多く用いられる方式であるビット線を
活性領域の長手方向に走るようにするとともに、活性領
域とビット線を接触させるためビット線を突出させるよ
うにしても良い。
【００３０】図６（ｄ）は蓄積電極を形成する工程を示
す。酸化膜１１７をＣＶＤ法で６００ｎｍ程度堆積し、
平坦化工程で平坦化させる。その後、シリコン窒化膜１
１１を１００ｎｍ程度堆積し、その上に更にシリコン酸
化膜１１２を２００ｎｍ程度堆積した後、蓄積電極の接
触マスクを用いて接触部を規定する。そして、ドライエ
ッチング法でシリコン酸化膜１１２，シリコン窒化膜１
１１，および酸化膜１１７を順次エッチングし、次にポ
リシリコン１１３，シリコン酸化膜１１４，ポリシリコ
ン１１５，およびシリコン酸化膜１１６を積層構造にな
るように堆積する。
す。酸化膜１１７をＣＶＤ法で６００ｎｍ程度堆積し、
平坦化工程で平坦化させる。その後、シリコン窒化膜１
１１を１００ｎｍ程度堆積し、その上に更にシリコン酸
化膜１１２を２００ｎｍ程度堆積した後、蓄積電極の接
触マスクを用いて接触部を規定する。そして、ドライエ
ッチング法でシリコン酸化膜１１２，シリコン窒化膜１
１１，および酸化膜１１７を順次エッチングし、次にポ
リシリコン１１３，シリコン酸化膜１１４，ポリシリコ
ン１１５，およびシリコン酸化膜１１６を積層構造にな
るように堆積する。
【００３１】図７（ｅ）は導波管構造を有する蓄積電極
を形成する状態を示す。蓄積電極マスクを利用して蓄積
電極領域を規定した後、シリコン酸化膜１１６，ポリシ
リコン１１５，シリコン酸化膜１１４，ポリシリコン１
１３を順次ドライエッチングした後、ポリシリコンを３
００ｎｍの厚さに堆積する。そして、ポリシリコンをそ
の厚さだけドライエッチングすることにより、ポリシリ
コン側壁スペーサ１１８を形成し、２つの層のポリシリ
コン１１３，１１５を連結するとともに、箱状の蓄積電
極を形成する。そして、これを導波管構造にするため、
ガイドマスクを用いて箱の前面と背面を規定した後、ウ
ェットエッチング法または異方性エッチング法でエッチ
ングし、導波管状の蓄積電極１３１を形成した。
を形成する状態を示す。蓄積電極マスクを利用して蓄積
電極領域を規定した後、シリコン酸化膜１１６，ポリシ
リコン１１５，シリコン酸化膜１１４，ポリシリコン１
１３を順次ドライエッチングした後、ポリシリコンを３
００ｎｍの厚さに堆積する。そして、ポリシリコンをそ
の厚さだけドライエッチングすることにより、ポリシリ
コン側壁スペーサ１１８を形成し、２つの層のポリシリ
コン１１３，１１５を連結するとともに、箱状の蓄積電
極を形成する。そして、これを導波管構造にするため、
ガイドマスクを用いて箱の前面と背面を規定した後、ウ
ェットエッチング法または異方性エッチング法でエッチ
ングし、導波管状の蓄積電極１３１を形成した。
【００３２】そして、導波管状の蓄積電極を形成するさ
らに他の方法では、２種類の蓄積電極マスクを用いて、
先ず左右の隣接セルと蓄積電極を分離するため、カラム
（Ｃｏｌｕｍｎ）状の分離領域を規定する。その後、前
述した方法と同一の方法でドライエッチングし、ポリシ
リコン側壁スペーサ１１８を形成して２層のポリシリコ
ン１１３，１１５を連結するとともに、長い導波管状の
蓄積電極を形成する。その後、下方隣接セルの蓄積電極
を分離するために、ロー（ｒｏｗ）状の分離領域を規定
し、積層構造のポリシリコン１１３，１１５とシリコン
酸化膜１１４，１１６をドライエッチングする工程を利
用してもよい。
らに他の方法では、２種類の蓄積電極マスクを用いて、
先ず左右の隣接セルと蓄積電極を分離するため、カラム
（Ｃｏｌｕｍｎ）状の分離領域を規定する。その後、前
述した方法と同一の方法でドライエッチングし、ポリシ
リコン側壁スペーサ１１８を形成して２層のポリシリコ
ン１１３，１１５を連結するとともに、長い導波管状の
蓄積電極を形成する。その後、下方隣接セルの蓄積電極
を分離するために、ロー（ｒｏｗ）状の分離領域を規定
し、積層構造のポリシリコン１１３，１１５とシリコン
酸化膜１１４，１１６をドライエッチングする工程を利
用してもよい。
【００３３】図７（ｆ）は上記蓄積電極を形成した後、
シリコン酸化膜１２１，ポリシリコン１２２およびシリ
コン酸化膜１２３を順次堆積した後の構造を示す。
シリコン酸化膜１２１，ポリシリコン１２２およびシリ
コン酸化膜１２３を順次堆積した後の構造を示す。
【００３４】図７（ｇ）は第２電極マスクをマスクにし
てシリコン酸化膜１２３，ポリシリコン１２２およびシ
リコン酸化膜１２１を順次エッチングすることにより、
第２蓄積電極１３２を形成した後の構造を示す。
てシリコン酸化膜１２３，ポリシリコン１２２およびシ
リコン酸化膜１２１を順次エッチングすることにより、
第２蓄積電極１３２を形成した後の構造を示す。
【００３５】上記の工程により、ポリシリコンの側壁ス
ペーサ１２４を形成し、ポリシリコン層１２０をポリシ
リコン層１２２に連結させる。よって、第１電極と第２
電極は互いに重ねられ、シリコン酸化膜１１９により電
気的に絶縁される。
ペーサ１２４を形成し、ポリシリコン層１２０をポリシ
リコン層１２２に連結させる。よって、第１電極と第２
電極は互いに重ねられ、シリコン酸化膜１１９により電
気的に絶縁される。
【００３６】図８（ｈ）に示す工程では、シリコン酸化
膜１１２，１１４，１１６，１１９，１２１，１２３）
をバッファードＨＦ溶液によりエッチングする。
膜１１２，１１４，１１６，１１９，１２１，１２３）
をバッファードＨＦ溶液によりエッチングする。
【００３７】図８（ｉ）に示す工程では、蓄積電極がＰ
Ｏｃｌ３ 雰囲気でＮ＋ 不純物をドーピングし、デグ
レーズした後、キャパシタ誘電膜（１２５ａ）を蓄積電
極の表面で４ｎｍ〜８ｎｍ，の厚さに形成し、次に、ポ
リシリコンを堆積し、ＰＯｃｌ３をドーピングした後、
プレート領域１２５をプレートマスクを用いて形成した
。
Ｏｃｌ３ 雰囲気でＮ＋ 不純物をドーピングし、デグ
レーズした後、キャパシタ誘電膜（１２５ａ）を蓄積電
極の表面で４ｎｍ〜８ｎｍ，の厚さに形成し、次に、ポ
リシリコンを堆積し、ＰＯｃｌ３をドーピングした後、
プレート領域１２５をプレートマスクを用いて形成した
。
【００３８】図９は完成されたＤＲＡＭセル構造を示す
。
。
【００３９】図１０は配列状態を示したもので、図１０
（ａ）は活性領域をＶ字構造にした例であり、図１０（
ｂ）はＴ字構造にした例であり、これはビット線を蓄積
電極より先に形成するための活性領域設計方法である。
（ａ）は活性領域をＶ字構造にした例であり、図１０（
ｂ）はＴ字構造にした例であり、これはビット線を蓄積
電極より先に形成するための活性領域設計方法である。
【００４０】図１１は本発明のさらに別の実施例を示す
。図６（ｄ）の工程でポリシリコンとシリコン酸化膜の
積層構造を再度堆積して得る場合であって、蓄積電極の
形状を導波管を２つ重ねた構造にするため、記憶キャパ
シタの面積は１つの導波管を有する構造のものに比べて
８０％程度増大させることができる。
。図６（ｄ）の工程でポリシリコンとシリコン酸化膜の
積層構造を再度堆積して得る場合であって、蓄積電極の
形状を導波管を２つ重ねた構造にするため、記憶キャパ
シタの面積は１つの導波管を有する構造のものに比べて
８０％程度増大させることができる。
【００４１】よって、本発明は蓄積電極を形成する前に
ビット線を先ず形成するため、隣接セルの蓄積電極と最
少線幅以下で分離することができ、導波管状にすること
により、蓄積電極の段差を低くすることができるのは勿
論、蓄積電極を形成する工程で、ポリシリコンとシリコ
ン酸化膜を積層するため、もう一度堆積すると、２つの
導波管が重なるとともに、記憶キャパシタ面積が充分に
拡張され、６４メガＤＲＡＭまたはそれ以上の集積度を
有するＤＲＡＭセルに適用可能であることが分る。
ビット線を先ず形成するため、隣接セルの蓄積電極と最
少線幅以下で分離することができ、導波管状にすること
により、蓄積電極の段差を低くすることができるのは勿
論、蓄積電極を形成する工程で、ポリシリコンとシリコ
ン酸化膜を積層するため、もう一度堆積すると、２つの
導波管が重なるとともに、記憶キャパシタ面積が充分に
拡張され、６４メガＤＲＡＭまたはそれ以上の集積度を
有するＤＲＡＭセルに適用可能であることが分る。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、蓄積電極の面積を広くする
とともに、その集積度を向上させることができる。
上記のように構成したので、蓄積電極の面積を広くする
とともに、その集積度を向上させることができる。
【図１】本発明一実施例の製造工程を示す断面図である
。
。
【図２】図１に続く製造工程を示す断面図である。
【図３】本発明一実施例の製造工程により製作されたＤ
ＲＡＭセルの断面斜視図である。
ＲＡＭセルの断面斜視図である。
【図４】本発明一実施例の製造工程により製作されたＤ
ＲＡＭセルの配列例を示す概略図である。
ＲＡＭセルの配列例を示す概略図である。
【図５】本発明の他の実施例により製作されたＤＲＡＭ
セルを示す斜視図である。
セルを示す斜視図である。
【図６】本発明のさらに他の実施例の製造工程を示す断
面図である。
面図である。
【図７】図６の続きの製造工程を示す断面図である。
【図８】図７の続きの製造工程を示す断面図である。
【図９】さらに他の実施例により完成されたセルの断面
図である。
図である。
【図１０】さらに他の実施例の製造工程により製作され
たＤＲＡＭセルの配列を示す概略図である。
たＤＲＡＭセルの配列を示す概略図である。
【図１１】本発明のまた別の実施例の断面図である。
【図１２】従来のスタック構造を有するＤＲＡＭセルの
断面図である。
断面図である。
７ ゲート電極
１０ ソース／ドレーン
１８ａ キャパシタ誘電膜
１９ プレート電極
２０ 蓄積電極
Claims (5)
- 【請求項１】 シリコン基板上にソース／ドレイン、
ゲートオキサイドおよびゲート電極により構成されたト
ランジスタと、前記トランジスタのドレーン領域で接触
され、導波管構造を有する蓄積電極と、該蓄積電極の外
周に沿って形成したキャパシタ誘電膜と、該キャパシタ
誘電膜周辺に形成したプレート電極とにより構成した記
憶用キャパシタを備えたことを特徴とするスタック構造
のＤＲＡＭセル。 - 【請求項２】 請求項１において、キャパシタ誘電膜
は、ＯＮＯ（酸化膜／窒化シリコン膜／酸化膜）構造を
有し、３ｎｍ〜８ｎｍの厚さを有することを特徴とする
スタック構造のＤＲＡＭセル。 - 【請求項３】 請求項１において、蓄積電極は導波管
構造を二重にしたことを特徴とするスタック構造のＤＲ
ＡＭセル。 - 【請求項４】 請求項１において、蓄積電極は単一ま
たは二重に積層された導波管構造の蓄積電極で、隣接す
る蓄積電極どうしが重なるようにしたことを特徴とする
スタック構造のＤＲＡＭセル。 - 【請求項５】 請求項１において、導波管構造の蓄積
電極は、ワード線に平行であるとともにビット線に垂直
であるか、あるいはワード線に垂直であるとともにビッ
ト線に平行であることを特徴とするスタック構造のＤＲ
ＡＭセル。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900004605A KR930004985B1 (ko) | 1990-04-03 | 1990-04-03 | 스택구조의 d램셀과 그 제조방법 |
| KR1990-4604 | 1990-04-03 | ||
| KR1019900004604A KR930008579B1 (ko) | 1990-04-03 | 1990-04-03 | 스택구조 d램 셀의 제조방법 |
| KR1990-4605 | 1990-04-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225557A true JPH04225557A (ja) | 1992-08-14 |
Family
ID=26628220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3070943A Pending JPH04225557A (ja) | 1990-04-03 | 1991-04-03 | スタック構造のｄｒａｍセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04225557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326267A (ja) * | 1993-04-14 | 1994-11-25 | Hyundai Electron Ind Co Ltd | スタックキャパシタ及びその製造方法 |
| EP0987753A2 (de) * | 1998-09-17 | 2000-03-22 | Siemens Aktiengesellschaft | Gestapelter DRAM-Flossenkondensator und Verfahren zur Herstellung desselben |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197368A (ja) * | 1987-02-12 | 1988-08-16 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPH01200661A (ja) * | 1988-02-04 | 1989-08-11 | Nec Corp | ダイナミック型半導体記憶装置 |
| JPH02263467A (ja) * | 1989-04-04 | 1990-10-26 | Sony Corp | メモリ装置 |
| JPH02312269A (ja) * | 1989-05-26 | 1990-12-27 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0368543A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 容量素子とその製造方法 |
| JPH0376159A (ja) * | 1989-08-18 | 1991-04-02 | Sony Corp | 半導体メモリ |
-
1991
- 1991-04-03 JP JP3070943A patent/JPH04225557A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197368A (ja) * | 1987-02-12 | 1988-08-16 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPH01200661A (ja) * | 1988-02-04 | 1989-08-11 | Nec Corp | ダイナミック型半導体記憶装置 |
| JPH02263467A (ja) * | 1989-04-04 | 1990-10-26 | Sony Corp | メモリ装置 |
| JPH02312269A (ja) * | 1989-05-26 | 1990-12-27 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0368543A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 容量素子とその製造方法 |
| JPH0376159A (ja) * | 1989-08-18 | 1991-04-02 | Sony Corp | 半導体メモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326267A (ja) * | 1993-04-14 | 1994-11-25 | Hyundai Electron Ind Co Ltd | スタックキャパシタ及びその製造方法 |
| EP0987753A2 (de) * | 1998-09-17 | 2000-03-22 | Siemens Aktiengesellschaft | Gestapelter DRAM-Flossenkondensator und Verfahren zur Herstellung desselben |
| EP0987753A3 (de) * | 1998-09-17 | 2004-01-21 | Infineon Technologies AG | Gestapelter DRAM-Flossenkondensator und Verfahren zur Herstellung desselben |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960202 |