JPH0590533A - スタツクド・テキスチヤード・コンテナーコンデンサー - Google Patents

スタツクド・テキスチヤード・コンテナーコンデンサー

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JPH0590533A
JPH0590533A JP4029975A JP2997592A JPH0590533A JP H0590533 A JPH0590533 A JP H0590533A JP 4029975 A JP4029975 A JP 4029975A JP 2997592 A JP2997592 A JP 2997592A JP H0590533 A JPH0590533 A JP H0590533A
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JP4029975A
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Hiang C Chan
ヒヤン・シー・チヤン
Pierre C Fazan
ピエール・シー・フアザン
Yauh-Ching Liu
ヨウ・チン・リユウ
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Micron Technology Inc
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Micron Technology Inc
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Publication date
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    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract

(57)【要約】 （修正有） 【目的】高密度ダイナミックＲＡＭアレイに使用するコ
ンデンサーの静電容量を増加する。 【構成】修正したスタックド・コンデンサー記憶セル製
造方法を利用するスタックド・テキスチャード・コンテ
ナーコンデンサー（ＳＴＣＣ）。このＳＴＣＣは組織化
ポリシリコン構造体92であって、細長いｕ字形横断面を
有し、埋設コンタクト57において位置決めされ、かつそ
の間にサンドイッチされた絶縁体111と共にポリシリコ
ン112によりオーバーレイされた隣接する記憶ノードに
延在するものから構成されている。三次元形状およびポ
リシリコン記憶ノードプレート92の組織化表面によっ
て、実質的コンデンサープレート表面積200％以上が記
憶ノードにおいて得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は半導体回路記憶装置に関し、よ
り詳細には高密度ダイナミックＲＡＭ（ＤＲＡＭ）アレ
イに使用される組織化された（ｔｅｘｔｕｒｉｔｅｄ）
三次元スタックド・セルコンデンサーを発展させる方法
に関する。
【０００２】
【発明の背景】動的半導体記憶装置において、記憶ノー
ドコンデンサー・セルプレートは、寄生（ｐａｒａｓｉ
ｔｉｃ）キャパシタンスおよびノイズであって、回路動
作の間に存在するかも知れないものに拘らず、適切なチ
ャージまたはキャパシタンスを保持するために十分大き
くなければならないことは基本的な問題である。殆どの
半導体集積回路についての場合がそうであるように、回
路密度は可成り一定の割合で継続的に増加するものであ
る。記憶ノードキャパシタンス維持の成果は、ＤＲＡＭ
アレイの密度が記憶装置の将来の生産のために増加し続
ける場合に特に重要である。
【０００３】記憶セルを緊密にパックする一方、必要と
される記憶ケイパビリティーを維持する能力は、もし拡
張された記憶アレイ装置の将来の生産を成功裡に行うの
であれば、半導体製造テクノロジーの困難な要件であ
る。
【０００４】緊密にパックした記憶装置における記憶ノ
ードサイズを維持ならびに増加させる一つの方法は「ス
タックド・記憶セル」デザインの利用によるものであ
る。このテクノロジーによって、導電物質、たとえば多
結晶性シリコン（ポリシリコンまたはポリ）の２層が各
ポリ層間にサンドイッチされた絶縁層を備えたシリコン
ウェーハ上のアクセス装置を覆って蒸着される。この方
法において構成されたセルはスタックド・コンデンサー
セル（ＳＴＣ）として知られる。コンデンサープレート
のためのアクセス装置上方のスペースを利用するこの種
のセルは低ソフトエラー率（ＳＥＲ）を有しており、そ
して高い誘電率を有するインタープレート（ｉｎｔｅｒ
ｐｌａｔｅ）絶縁層に関連して使用することが出来る。
【０００５】しかしながら、記憶電極領域がそれ自体の
限界内に制限される場合、従来のＳＴＣコンデンサーで
は十分な記憶キャパシタンスを得ることが困難である。
更に、ＳＴＣコンデンサー内のポリ層間の高い絶縁破壊
特性を維持することは、一度絶縁体の厚さが適切に設計
されると、主要な問題となる。
【０００６】ここに参考として引用するものとするＴ．
エマ、Ｓ．カワナゴ、Ｔ．西、Ｓ．吉田、Ｈ．ニシベ、
Ｔ．藪、Ｙ．児玉、Ｔ．中野およびＭ．田口によって提
出された文書、表題「１６Ｍおよび６４Ｍ用三次元スタ
ックド・コンデンサーセル」、ＩＥＤＭ、Ｄｉｇ．Ｔｅ
ｃｈ．Ｐａｐｅｒｓ、第５９２−５９５頁（１９８８
年）は三次元スタックド・コンデンサーフィン構造を論
述している。
【０００７】フィン構造およびその開発は上述の論文の
第５９３頁、第１図中に示されている。記憶ノードはフ
ィンと呼ばれる２個のポリシリコン層ならびにこれらの
フィン（フィンの数は増加させることが出来るが、採用
されるデザインルールによって制限される）間のギャッ
プにより形成される。コンデンサー絶縁フィルムは（コ
ンデンサー・セルプレートのために使用され）をフィン
を覆い、かつギャップを充填するポリシリコンフィンの
全表面を取り囲む。このデザインは一般に用いられてい
る方法を利用して製作することが出来、また記憶キャパ
シタンスを増加させるが、それはディープ（ｄｅｅｐ）
サブミクロン（たとえば、０．２ミクロン）デザインル
ールＤＲＡＭセルにとっては適切ではない。それはセル
プレートを構成する数個のフィンの合計厚さが最小特徴
（ｆｅａｔｕｒｅ）サイズよりも遥かに大きいからであ
る。更に、このフィン構造を実現するために必要とされ
るプロセスフローは２個の隣接するワードラインおよび
ディジットライン間に精確な整列を必要とする。記憶ノ
ードコンタクトと重なる記憶ノードポリを有するという
要件に加えてこの整列は、先に述べた０．２ミクロン・
デザインルールには適切ではない一層大きなセル領域を
もたらす。
【０００８】更に、ここに参考として引用するものとす
るＳ．井上、Ｋ．ヒエダ、Ａ．ニタヤマ、Ｆ．堀口およ
びＦ．マスオカによって提出された文書において、表題
「６４ＭビットＤＲＡＭ用スプレッド・スタックド・コ
ンデンサー（ＳＳＣ）セル」、ＩＥＤＭ、Ｄｉｇ．Ｔｅ
ｃｈ．Ｐａｐｅｒｓ、第３１−３４頁、（１９８９年）
は第一記憶セルの記憶電極が近傍の第二記憶セル領域に
拡張されることを論述している。
【０００９】ＳＳＣセル製造法（第３２頁、第２図参
照）はディジットラインであって、第一記憶セルからそ
の隣接記憶セルに、またその逆に拡張されているディジ
ットライン上方に蒸着された記憶電極をもって開始され
る。これがスタックド・コンデンサーの整列をもたら
し、そこでは各記憶電極が２個の記憶セル領域を占める
ことが可能で、その結果１個の記憶セルの記憶キャパシ
タンスを２倍とするものである。
【００１０】しかしながら、このＳＳＣ法は複雑であ
り、かつ標準法に対し少なくとも２個のマスクを付加す
るもので、更に自己整列コンタクトを作成することが出
来ない。
【００１１】本発明は現存するスタックド・コンデンサ
ー製作方法を発展させて、付加的な写真製版工程を伴う
ことなく、自己整列コンタクトを利用することによって
組織化された三次元スタックド・コンデンサーセルを構
成するものである。
【００１２】
【発明の概要】本発明は高密度／高容量ＤＲＡＭ（ダイ
ナミックＲＡＭ）製造方法において、記憶セルの表面積
を最大とすることを指向している。現存するスタックド
・コンデンサーの製造方法を変形して記憶セルとして定
義される三次元スタックド・テキスチャード・コンテナ
ーコンデンサー（ＳＴＣＣ）を構成するものである。
【００１３】従来の作業工程を用いてシリコンウェーハ
を調製した後、本発明は細長いポリスペーサー壁を備え
るＵ字形組織化ポリ構造を作成することによってＳＴＣ
Ｃを発展させるものであって、前記ポリスペーサー壁は
２本の隣接するディジットラインに対し垂直に延びる３
本の隣接するワードラインによって形成されるトポロジ
ーに一致するものであり、これが各記憶セルについての
増大したコンデンサープレート表面積をもたらす。この
種の構造は従来のＳＴＣセルのキャパシタンスを２００
％以上増加させる可能性を有している。
【００１４】
【好ましい実施態様の具体的な説明】本発明は、図１−
１１に示すシーケンスに際して高密度／高容量ＤＲＡＭ
製造方法における記憶セル表面積を最大とすることを指
向している。
【００１５】セルアレイの輪郭を形成する点までは従来
の作業工程を用いてシリコンウェーハを調製する。コン
デンサーの製作がこれに続く。
【００１６】各セルのコンデンサーをそのセル内の埋設
コンタクトと接触させることになる一方、そのコンデン
サーは隣接セルのアクディブ領域に延在することにな
る。アレイ内の各アクティブ領域は厚いフィールド酸化
物によって互いに絶縁されており、そして両手の指を組
み合わせたようにした列および非組合わせ行に整列され
ている。アクティブ領域はアクティブＭＯＳトランジス
タであって、所望用途によってＮＭＯＳまたはＰＭＯＳ
タイプＦＥＴとしてドープされ得るものを形成するため
に使用される。
【００１７】図１はディジットライン４７、ワードライ
ン２８、アクティブ領域２１およびＳＴＣＣ記憶ノード
プレート９２を含んで構成される主要ビルディングブロ
ックを備える完成した多層記憶アレイについての頂部平
面図部を示している。アクティブ領域２１は、各隣接の
アクティブ領域を備えることに関してそれらが（平行な
ワードライン２８によって規定される）行方向において
互いに編み込まれ、それによってアクティブ領域２１の
平行に組み合わされた行を形成するような方法において
嵌め込まれている。（平行なディジットライン４７によ
って規定される）列方向において、それぞれの隣接のア
クティブ領域２１は端から端へ延びており、それによっ
てアクティブ領域の平行な非組合わせ列を形成する。好
ましい実施態様のスタックド・コンデンサー構造（ＳＴ
ＣＣ）はワードライン２８ならびにディジットライン４
７に自己整列される。
【００１８】図２は示されるように、ポリ２２を構成す
る平行なワードライン２８は珪化物２３および絶縁体
（酸化物または窒化物）２４によってカバーされた。ワ
ードライン２８および絶縁スペーサー２６（これも酸化
物または窒化物）により直ぐ次の導電層から絶縁された
ものはゲート酸化物２５の薄層またはフィールド酸化物
２７の厚い層を覆って予め蒸着されている。アクティブ
領域２１は所望の導電タイプであって、従来の処理工程
により嵩高のシリコンウェーハ２０に浸透するものに適
切にドープされている。今や、このウェーハはディジッ
トラインの形成であって、ワードライン２８の頂部に対
し垂直に、かつこれを覆って延びるであろうことに関し
て準備が整っている。
【００１９】図３はアクティブ領域２１、ディジットラ
イン４７、記憶ノードコンタクト５７および記憶ノード
プレート９２を示す処理中ウェーハの一部についての頂
部平面図を示している。
【００２０】図４に示されるように、酸化物層４１はウ
ェーハアレイ表面全体を覆って蒸着され、埋設ディジッ
トラインコンタクトのパターニングおよびエッチが引き
続く。ポリシリコン４２、珪化物４３および絶縁層４４
のブランケット蒸着がそれぞれ行われる。絶縁層４４は
窒化物または酸化物であればよく、そして化学蒸着（Ｃ
ＶＤ）によって行われ、これはその優れた適合性の故で
好ましい。ポリシリコン４２、珪化物４３および絶縁層
４４は、予め導電的にドーブされて平行なディジトライ
ン４７として機能するポリシリコン４２と共にパターン
化およびエッチされる。ディジットライン４７は（図２
において示される）ワードライン２８に対し垂直に延
び、そしてウェーハ表面に合致し、ディジットラインお
よびワードラインの両方向に延びる波形状トポロジーを
もたらす。窒化物または酸化物のような第二の絶縁物
が、好ましくはＣＶＤによって蒸着され、これに異方性
エッチが引き続いて垂直の絶縁スペーサー４５が形成さ
れる。
【００２１】図５に示すように、次いでディジットライ
ン４７およびそれらの直ぐ次の絶縁層が窒化物絶縁層４
６によって好ましい厚さ５００乃至２０００Åに、好ま
しくはＣＶＤによってカバーされる。引き続いて埋設コ
ンタクト５７、スペーサー４５の存在によってディジッ
トライン４２に自己整列されたものが、コンタクト５７
の位置以外の全ての領域をフォトレジスト５１でカバー
することによって配置される。適当なフォトマスクを適
用した後、暴露した絶縁層に対する埋設コンタクト異方
性エッチは付加的な窒化物スペーサー５２を生成し、開
口部を提供してコンタクト５７を位置決めする。
【００２２】この地点まで、プロセスの流れは従来のス
タックド・コンデンサーセルを含んで成るアレイのそれ
に従ったものである。この地点より前はＳＴＣＣタイプ
記憶コンデンサーを備えるアレイに関してそのプロセス
はユニークなものである。
【００２３】図６に示されるように、（図５の）フォト
レジスト５１はストリップされ、そして正角ポリ層６１
はアレイ表面全体を覆って蒸着され、また埋設コンタク
ト５７を経由してアクティブ層２１に結合する。ポリ６
１の蒸着に引き続いて、厚い窒化物（蒸着された窒化物
は２０００乃至６０００Åの厚さであるのが好ましい）
絶縁体の正角層が好ましくはＣＶＤによって蒸着され
る。
【００２４】図７に示されるように、ポリ層６１および
酸化物６２がパターン化されてＳＴＣＣ記憶コンデンサ
ーの記憶ノードプレートの一部として機能する。ポリプ
レート６１は隣接のポリワードライン（ワードラインは
図７の横断面図に対して平行に延びている場合は示され
ていない）を超えて延在し、そして次に隣接するワード
ラインに続く。プレート６１は２個の垂直な（ディジッ
トライン形成の後、生成された）波形状トポロジーであ
って、ワードラインおよびディジットライン両方向に延
びるものと合致する。
【００２５】図８に示されるように、窒化物の層が蒸着
され、次いで異方的にエッチされて窒化物スペーサー８
１を形成する。スペーサー８１のエッチに引き続いて酸
化物８２が蒸着され、かつ平坦化され、そして酸化物フ
ィラーとして利用されて窒化物スペーサー８１間のギャ
ップを維持する。
【００２６】図９に示すように、（図８の）窒化物スペ
ーサー８１および窒化物層６２は制御された窒化物ウェ
ットエッチによって除去されている。正角ポリの層が蒸
着され、次いで異方性エッチが逐次されてポリスペーサ
ー壁９１が形成される。ポリスペーサー壁９１はポリ６
１に付着し、その結果ポリプレート６１は略垂直方向に
延び、そして細長いｕ字形ポリ構造体９２を形成する。
更に、引き続く酸化物エッチが行われた後、スペーサー
壁９１の両側が利用可能となって付加的なキャパシタを
得る。
【００２７】図１０において示されるように、（図９中
に示される）フィラー酸化物８２は酸化物ウェットエッ
チにより除去されている。ポリ構造体９２はウェット酸
化を受け、次いでこれは第二のウェット酸化物エッチに
よって除去され、その結果ポリ構造体９２に組織化され
た表面を取らせる。組織化されたポリ構造体９２はＳＴ
ＣＣセル用の完成された記憶ノードプレートとして機能
することになる。構造体９２およびポリ表面積を組織化
することによって、記憶ノードプレートは（潜在的に２
００％だけ）増加し、これは順次記憶ノードキャパシタ
ンスを増加させる。テキスチャード記憶ノードプレート
の他の効果は設計者をして（図９にも示される）ポリ延
長部９１を短縮することを許容する一方、依然として必
要とされる所望キャパシタンスを維持することである。
【００２８】図１１中に示されるように、高い誘電率を
有する絶縁物１１１の層が蒸着され、これはポリ構造体
９２に合致するものである。数多くの絶縁体を窒化物、
酸化窒化物および非常に少ない例であるＴａ２０５と共
に使用することが出来る。絶縁体１１１はＳＴＣＣセル
用のコンデンサー絶縁体として機能する。絶縁体１１１
の蒸着に引き続いて正角ポリ１１２のブランケット蒸着
が堆積される。ポリ構造体９２およびポリ１１２は、ア
クティブ領域２１について所望の導電タイプに依存して
ｎ−タイプもしくはｐ−タイプのいずれかによって導電
的にドーブされる。ポリ１１２は今やＳＴＣＣ記憶コン
デンサーの頂部ポリコンデンサー・セルプレートとして
機能し、これはまたアレイ内の全てのＳＴＣＣ記憶コン
デンサーに対し共通のセルプレートとなる。
【００２９】頂部ポリコンデンサー・セルプレート１１
２であって、プレートポリ構造体９２および絶縁体１１
１を包むものに加えて記憶ノードプレートとして三次元
形状およびポリプレート９２の組織化表面に関して、実
質的なコンデンサープレート表面積が記憶ノードにおい
て得られる。キャパシタンスはコンデンサー・セルプレ
ートの表面積によって主として影響を受けるので、得ら
れた面積はスタックド・コンデンサー記憶セルを形成す
るのに要するより大きなスペースを伴うことなく、従来
のＳＴＣコンデンサーのそれを超えるキャパシタンスに
おける付加的な２００％以上の増加を提供し得るもので
ある。
【００３０】本発明は好ましい実施態様に関して説明さ
れたが、当業者に知られる各種の変形を、特許請求の範
囲中に列挙された発明から逸脱することなく、本明細書
中に提示された構造体および作業工程に対し施し得るこ
とが理解されるべきである。
【図面の簡単な説明】
【図１】ディジットライン、ワードライン、アクティブ
領域および記憶コンデンサーを示す処理中ウェーハの一
部を示す頂部平面図である。
【図２】図１の破線Ａ−Ａに沿う横断面図である。
【図３】ディジットライン、記憶ノードコンタクトおよ
び記憶コンデンサーを示す処理中のウェーハの一部を示
す頂部平面図である。
【図４】ディジットライン垂直絶縁スペーサーの蒸着お
よびエッチングに引き続く、図３の破線Ｂ−Ｂに沿う処
理中のウェーハを示す横断面図である。
【図５】正角の絶縁体蒸着の後、埋設コンタクトのフォ
トおよびエッチが引き続く図４の処理中ウェーハ部を示
す横断面図である。
【図６】フォトレジスト・ストリップならびに正角ポ
リ、ポリビーピングのブランケット蒸着および厚い窒化
物のブランケット蒸着に引き続く図５の処理中ウェーハ
部を示す横断面図である。
【図７】ポリ記憶ノードのパターニングに引き続く図６
の処理中ウェーハ部を示す横断面図である。
【図８】酸化物蒸着およびプレーナリゼーションが引き
続く窒化物蒸着、窒化物スペーサーエッチの後の、図７
の処理中ウェーハ部を示す横断面図である。
【図９】正角ポリ蒸着およびポリスペーサーエッチが引
き続く制御された窒化物のウェットエッチの後の、図８
の処理中ウェーハ部を示す横断面図である。
【図１０】ウェット酸化および酸化物ウェットエッチを
利用するポリ組織化が引く続くサポート酸化物ウェット
エッチの後の、図９の処理中ウェーハ部を示す横断面図
である。
【図１１】頂部ポリプレート蒸着が引き続くセル絶縁体
蒸着の後の、図１０の処理中ウェーハ部を示す横断面図
である。
【符号の説明】
２０ シリコン支持体 ２１ アクティブ領域 ２２，２３ 第一導電層 ２４ 第一絶縁層 ２５ ゲート絶縁層 ２６ 第一絶縁スペーサー ２８ ワードライン ４１ 第二絶縁層 ４２，４３ 第二導電層 ４４ 第三絶縁層 ４５ 第二絶縁スペーサー ４６ 第一窒化物層 ４７ ディジットライン ５７ 第二埋設コンタクト位置 ６１ 第三導電層 ６２ 第二窒化物層 ８１ 窒化物スペーサー ８２ 酸化物フィラー ９１ ポリスペーサー壁 ９２ ポリ記憶ノードプレート １１１ セル絶縁体層 １１２ 第五導電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエール・シー・フアザン アメリカ合衆国、83706 アイダホ州、ボ イーズ、イリノイ・アベニユー 2267 (72)発明者 ヨウ・チン・リユウ アメリカ合衆国、83704 アイダホ州、ボ イーズ、ウエスト・スーザン・ストリート 9226

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数個の別々に絶縁されたアクティブ領
    域（２１）であって、平行な、両手の指を組み合わせた
    ような行および平行な、非組合わせ列に整列されたもの
    を生成させる工程と、 各アクティブ領域（２１）の頂部にゲート絶縁層（２
    ５）を生成させる工程と、 第一導電層（２２、２３）を前記アレイの上方に蒸着す
    る工程と、 第一絶縁層（２４）を前記第一導電層（２２、２３）の
    上方に蒸着する工程と、 前記第一導電層（２２、２３）ならびに前記第一絶縁層
    （２４）をマスキングおよびエッチングして前記行に沿
    って整列される複数本の平行導電性ワードライン（２
    ８）を形成する工程であって、その場合各前記ワードラ
    イン（２８）が前記ゲート絶縁層（２５）の残存部によ
    ってそれから分離されている各前記アクティブ領域（２
    １）の内部を横切るようにするものと、 各前記ワードライン（２８）の反対側上に導電的にドー
    プされたディジットライン接合および各前記アクティブ
    領域（２１）内の記憶ノード接合を生成させる工程と、 パターン化したワードライン（２８）の垂直端縁に隣接
    して第一絶縁スペーサー（２６）を形成させる工程と、 前記アレイ表面の上方に第二絶縁層（４１）を蒸着させ
    る工程と、 各前記アクティブ領域（２１）内の各前記ディジットラ
    イン接合に第一の整列埋設コンタクト位置を生成させる
    工程と、 第二導電層（４２、４３）を前記アレイ表面の上方に蒸
    着させる工程であって、前記第二導電層（４２、４３）
    が前記ディジットライン接合に対し前記第一埋設コンタ
    クト位置において直接コンタクトするものと、 第三絶縁層（４４）を前記第二導電層（４２、４３）の
    上方に蒸着させる工程と、 前記第二導電層（４２、４３）ならびに前記第三絶縁層
    （４４）をマスキングおよびエッチングして前記列に沿
    って整列される複数本の平行導電性ディジットライン
    （４７）を形成する工程であって、その場合ディジット
    ライン（４７）が列内の各ディジットライン接合におい
    て電気的コンタクトを行うようにするものとし、前記デ
    ィジットライン（４７）は、三次元の波形状トポロジー
    を形成する前記ワードライン（２８）に対し垂直、かつ
    それを越えて延びるものである工程と、 第二絶縁スペーサー（４５）をパターン化したディジッ
    トライン（４７）の垂直端縁に隣接して形成させる工程
    と、 第一窒化物層（４６）を前記波形状トポロジーの前記ア
    レイ表面の上方に蒸着させる工程と、 各前記アクティブ領域（２１）内の各前記記憶ノード接
    合に第二の整列埋設コンタクト位置（５７）を生成させ
    る工程と、 第三導電層（６１）を、現存するトポロジーに応答する
    前記波形状トポロジーを呈する前記アレイ表面の上方に
    蒸着させる工程であって、前記第三導電層（６１）が前
    記記憶ノード接合に対し前記第二埋設コンタクト位置
    （５７）においてコンタクトするものと、 第二窒化物層（６２）を蒸着させる工程と、 前記第三導電層（６１）ならびに前記第二窒化物層（６
    ２）をパターン化して各前記記憶ノード接合においてポ
    リ記憶ノードプレートの一部を形成する工程であって、
    前記ポリ記憶ノードプレート部がｕ字形横断面を有する
    ものと、 第三窒化物層を蒸着する工程と、 前記第三窒化物層をエッチングし、それによって垂直窒
    化物スペーサー（８１）を前記ポリ記録ノードプレート
    部および前記第二窒化物層（６２）の上方に形成する工
    程と、 第一酸化物層を蒸着する工程と、 前記第一酸化物層を平坦化し、それによって酸化物フィ
    ラー（８２）を前記垂直窒化物スペーサー間に形成させ
    る工程と、 前記第二窒化物層（６２）および前記窒化物スペーサー
    （８１）をエッチングする工程と、 第四導電層を現存するトポロジーに隣接し、かつ同一の
    外延をもって蒸着する工程と、 前記第四導電層をエッチングし、それによって垂直ポリ
    スペーサー壁（９１）を前記酸化物フィラー（８２）に
    隣接して形成し、前記スペーサー壁（９１）が前記第三
    導電層（６１）に付着し、それにより細長いｕ字形横断
    面を有するポリ記憶ノードプレートを形成する工程と、 前記酸化物フィラー（８２）をエッチングする工程と、 前記ポリ記憶ノードプレート（９２）を組織化する工程
    と、 セル絶縁体層（１１１）を前記記憶ノードプレート（９
    ２）に隣接し、かつ同一の外延を持ち、更に前記アレイ
    表面に隣接して蒸着する工程と、 第五導電層（１１２）を前記セル絶縁体層（１１１）に
    隣接し、かつ同一の外延をもって蒸着して記憶アレイ全
    体と共通であるセルプレートを形成させる工程とを上記
    の順序において含んで構成されることが特徴とするシリ
    コン支持体（２０）上にＤＲＡＭアレイを製造する方
    法。
  2. 【請求項２】 前記ゲート絶縁体層（２５）が酸化物で
    ある請求項１記載の方法。
  3. 【請求項３】 前記第一および前記第二導電層が珪化タ
    ングステン（２３、４３）およびドープしたポリシリコ
    ン（２２、４２）の層を含んで成る請求項１記載の方
    法。
  4. 【請求項４】 前記第一（２４）、前記第二（４１）お
    よび前記第三絶縁体（４４）層が本質的に酸化物または
    窒化物から成る群から選択される請求項１記載の方法。
  5. 【請求項５】 前記第一および前記第二埋設（５７）コ
    ンタクトが自己整列される請求項１記載の方法。
  6. 【請求項６】 前記第三（６１）、前記第四（９１）お
    よび前記第五（１１２）導電層がドープしたポリシリコ
    ンである請求項１記載の方法。
  7. 【請求項７】 前記第一（２４）、前記第二（４１）お
    よび前記第三（４４）絶縁層ならびに前記第一窒化物層
    （４６）が化学蒸着法によって蒸着される請求項１記載
    の方法。
  8. 【請求項８】 前記第一窒化物層（４６）が厚さ２００
    ０乃至６０００Åに蒸着される請求項１記載の方法。
  9. 【請求項９】 第一窒化物層（４６）および前記垂直窒
    化物スペーサー（８１）の前記エッチングが制御された
    ウェット窒化物エッチによって行われる請求項１記載の
    方法。
  10. 【請求項１０】 前記組織化が、 ａ）前記ポリ記憶ノードプレート（９２）をウェット酸
    化させる工程と、 ｂ）酸化物ウェットエッチを行い、それによって前記組
    織化ポリ記憶ノードプレート（９２）を形成させる工程
    とを含んで構成される請求項１記載の方法。
  11. 【請求項１１】 前記セル絶縁体層（１１１）が高い誘
    電率を有する物質である請求項１記載の方法。
  12. 【請求項１２】 セル絶縁体（１１１）物質の前記層が
    本質的に窒化物、酸化窒化物およびＴａ２０５から成る
    群から選択させる請求項１４記載の方法。
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