KR930009593B1 - 고집적 반도체 메모리장치 및 그 제조방법(HCC Cell) - Google Patents

고집적 반도체 메모리장치 및 그 제조방법(HCC Cell) Download PDF

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Abstract

내용 없음.

Description

고집적 반도체 메모리장치 및 그 제조방법(HCC Cell)
제 1 도는 본 발명에 의한 고집적 반도체 메모리장치의 개략적인 사시도.
제 2 도는 제 1 도에 도시된 본 발명에 의한 고집적 반도체 메모리장치의 평면도.
제 3a 도 내지 제 3e 도는 상기 제 2 도의 AA'선 단면구조를 통하여 본 발명에 의한 고집적 반도체 메모리장치의 바람직한 일 실시예의 공정순서를 도시한 단면도.
제 4 도는 본 발명에 의한 고집적 반도체 메모리장치의 또 다른 실시예를 도시한 수직단면도.
제 5 도는 본 발명에 의한 고집적 반도체 메모리장치의 또 다른 실시예를 도시한 수직단면도.
제 6 도는 본 발명에 의한 고집적 반도체 메모리장치의 또 다른 실시예를 도시한 수직단면도.
* 도면의 주요부분에 대한 부호의 설명
T1,T2 : 트랜지스터 S1,S2 : 스토리지전극
C1,C2 : 커패시터 10 : 반도체 기판
14 : 소오스영역 30 : 제 1 도전층
30b : 스토리지전극 40,40a : 마스크물질
50 : 불순물 60 : 유전체막
70 : 플레이트전극 100 : 기포
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 스택형 커패시터구조를 가진 메모리셀의 커패시턴스를 증가시키기 위해 커패시터의 스토리지전극 구조를 개선한 고집적 반도체 메모리장치 및 그 제조방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 개발은 3년에 4배의 고집적화를 계속하고 있으며, 이러한 경향은 폭넓은 기술개발에 힘입어 계속될 것으로 생각된다. 현재, 4Mb DRAM은 양산단계에 접어들었고, 16Mb DRAM은 양산을 위해 급속도로 개발이 진행중이며, 64Mb 및 256Mb DRAM은 개발은 위한 많은 연구가 진행되고 있다. 이러한 집적도의 향상을 기억단위인 메모리셀의 면적축소에 의해 가능해지며 메모리셀의 면적축소는 필연적으로 기억을 위한 정전용량의 감소를 가져왔는데, 이는 메모리셀의 독출능력을 저하시키고 소프트 에러율을 증가시켜 소자특성을 저하시키기 때문에 증가에 커다란 문제점을 발생시켰다.
단위 메모리셀의 면적축소에 의해 발생하는 정전용량의 감소문제를 해결하기 위하여, 커패시터 형성방법에 있어서 3차원 구조의 커패시터, 이를테면 스택(Stack)형 커패시터, 트렌치(Trench)형 커패시터 및 스택트렌치 병합형 커패시터구조가 제안되었는데, 집적도가 64Mb 및 256Mb 급으로 향상됨에 따라 단순한 3차원구조의 커패시터로서는 고집적 반도체 메모리장치를 실현하기가 어렵게 되었다.
따라서 64Mb 및 256Mb급의 대용량 DRAM 제조시 발생하는 정전용량 문제점을 해결하기 위해 여러가지 형태로 변형된 3차원적 스토리지전극 구조가 발표되고 있는데, 후지쯔(Fujitsu) 연구소의 티. 에마(T.Ema.) 등은 1988년 IEEE에서 핀구조(Fin Structure)의 스토리지전극을 도시바(Toshiba)의 ULSI 연구소의 에스. 이노우에(S. Inoue)등은 1989년 SSDM지에서 박스구조(Box Structure)의 스토리지전극 및 1989년 IEEE지에서 스프레드 스택 커패시터(Spread Stacked Capacitor ; SSC)구조의 스토리지 전극을 그리고 미쯔비시(Mitsubishi)의 LSI연구소의 더블유. 와카미야(W.Wakamiya)등은 1989년 VLSI테크 놀리지 심포지엄에서 원통구조(Cylindrical Sturcture)의 스토리지전극을 제안하였다.
본 발명의 목적은 DRAM셀에 있어서 그 셀커패시턴스를 증가시키기 위한 새로운 구조의 3차원적 커패시터를 구비한 고집적 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 고집적 반도체 메모리장치를 제조하는데 있어서 적합한 그 제조방법을 제공하는데 있다.
본 발명의 상기 목적은 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리셀들을 매트릭스 모양으로 반도체기판에 구비한 고집적 반도체 메모리장치에 있어서, 상기 트랜지스터의 소오스영역에 접하고, 불규칙한 개구모양을 가지며 불규칙하게 위치한 원통형의 홀들이 형성된 도전층이 각 셀단위로 한정된 스토리지전극, 상기 스토리지전극 전면에 도포된 유전체막, 및 상기 유전체막 상에 형성되는 플레이트 전극을 구비한 커패시터(HCC ; Honeycomb Capacitor)에 의해 달성된다.
본 발명의 상기 다른 목적은 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리셀들을 매트릭스 모양으로 반도체기판에 구비한 고집적 반도체 메모리장치의 커패시터 제조방법에 있어서, 상기 트랜지스터가 형성된 반도체기판 상에 제 1 도전층을 침적하는 공정, 상기 제 1 도전층상에 불순물확산시 기포를 형성하는 마스크물질을 도포하는 공정, 상기 마스크물질에 불순물을 증착하는 공정, 상기 불순물이 증착된 반도체기판에 열을 가하므로 상기 마스크물질 속으로 불순물이 도우프되면서 기포를 형성하는 공정, 상기 마스크물질을 소정의 두께 만큼 에치백하므로 상기 기포를 열어 제 1 도전층이 부분적으로 상기 마스크물질사이로 드러나 구멍을 형성하는 공정, 남겨진 마스크물질을 마스크로 하여 상기 제 1 도전층을 소정의 깊이만큼 이방성 식각하는 공정, 상기 남겨진 마스크물질을 제거하는 공정, 사진식각공정에 의해 상기 제 1 도전층을 각 셀단위로 한정하므로 스토리지전극 상에 유전체막을 형성하는 공정, 및 상기 유전체막이 형성된 반도체기판상에 제 2 도전층을 침적하여 플레이트 전극을 형성하는 공정을 구비하는 것에 의해 달성된다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱더 자세하게 설명하고자 한다.
반도체기판에 불순물을 확산(diffusion)하는 과정에서, 상기 기판상에 원하지 않는 기포가 생성되는 현상이 발견되었는데, 본 발명은 상기 기포 생성현상을 이용하여 셀커패시턴스 증가를 시도한 새로운 3차원적인 커패시터 구조를 제안한다.
제 1 도는 본 발명에 의한 고집적 반도체 메모리장치의 개략적인 사시도이다.
상기 제 1 도에서 반도체기판(10)상의 필드산화막(12)사이에는 한쌍의 트랜지스터(T1,T2)가 형성되는데, 상기 한쌍의 트랜지스터는 드레인영역(16)을 서로 공유하고, 각각 소오스영역(14) 및 게이트전극(18)을 구비한다. 이때 상기 게이트전극들을 기둥모양으로 연장되어 워드라인(Word line)으로 제공되고, 상기 드레인영역(16)에는 비트라인(20)이 연결되며, 상기 트랜지스터(T1,T2)의 각 소오스영역(14)에는 스토리지전극(S1,S2)이 각각 연결된다.
상기 각 스토리지전극은 하나의 도전층 덩어리로 형성되는데, 이때 상기 도전층 덩어리는 그 표면에 불규칙한 모양의 구멍들이 불규칙하게 뚫려 전체적으로 벌집(Honeycomb)모양을 이루며, 각 스토리전극은 각각의 메모리셀 영역으로 고립되고, 각 메모리셀을 구성하는 트랜지스터의 소오스영역(14)과 연결되며, 일측 횡방향으로는 필드산화막(12)위까지 확장되고, 타측 횡방향으로는 비트라인(20)위까지 확장된다.
따라서, 상기 스토리지전극(S1,S2)은 한정된 메모리셀 영역내에서, 상기 도전층의 외면 및 상기 도전층내에 형성된 구멍의 내면에 의해 전하를 축적할 수 있는 유효면적을 확장시킬 수 있는데, 상기 구멍의 갯수는 최소 디자인률에 관계없이 상기 기포생성을 위한 여러가지 조건을 복합시키는 것에 의해 조절할 수 있으므로 디자인률의 한계를 극복하는 셀커패시터 구조를 얻을 수 있다.
제 2 도는 본 발명에 따른 고집적 반도체 메모리장치의 평면도로서, 짧은 파선으로 한정되고 횡방향으로 달리는 영역은 활성영역을 한정하기 위한 마스크패턴(P1)이고, 긴 파선으로 한정된 부분은 워드라인을 형성하기 위한 마스크패턴(P2)이며, 실선으로 한정되고 그 내부에 두개의 대각선이 그어진 것은 콘택홀을 형성하기 위한 마스크패턴(P3)이고, 일점쇄선으로 한정되고 횡방향으로 달리며 상기 마스크패턴(P3)을 포함하도록 그 중앙부가 돌출된 영역을 비트라인을 형성하기 위한 마스크패턴(P4)이며, 이점쇄선으로 한정되고 그 내부에 사선이 그어지며 상기 마스크패턴(P3)을 기준으로 대칭된 영역은 스토리지전극을 한정하기 위한 마스크패턴(P5)이다.
상기 제 2 도의 AA'선을 자른 수직단면구조에 따라 그 제조공정순서를 도시한 제 3a 도 내지 제 3e 도를 참조하여, 본 발명에 의한 고집적 반도체 메모리장치의 일 실시예의 제조공정을 더욱더 자세하게 설명하고자 한다.
먼저, 제 3a 도를 참조하면, 하나의 드레인영역(16)을 공유하며 각각이 하나의 소오스영역(14)과 게이트전극(18)을 구비한 트랜지스터 및 상기 드레인영역(16)상에 비트라인(20)이 형성된 반도체기판(10)상에 제 1 도전층(30) 및 마스크물질(40)을 적층한 후, 상기 마스크물질상에 불순물(50)을 증착하는 공정을 도시한 것으로서, 상기 반도체기판(10) 전면에 스토리지전극 형성을 위한 제 1 도전층을, 예컨대 불순물이 도우프된 다결정 실리콘과 같은 것을 3000Å~10000Å정도로 증착하지만 4000Å~6000Å정도로 하는 것이 바람직하다. 이어서, 마스크물질을 상기 제 1 도전층 상에 증착하는데, 상기 마스크물질은, 예컨대 BPSG(Boro-phospho-silicate-glass)와 같이 불순물이 확산될 때 그 내부에 기포가 생성되는 것으로서 500Å~3000Å정도의 두께로 형성된다.
상기 불순물(50)은 POCl3(Phosphorus Oxychloride)와 O3에 열에너지를 공급하므로 두 물질의 화학적반응에 의해 생성된 P2O5(Phosphorus Pentoxide)로서, 상기 불순물은 마스크물질, 즉 BPSG에 도달할 수 있기 때문이다.
제 3b 도를 참조하면, 마스크물질, 즉 BPSG막 내에 기포(100)가 생성되는 공정을 도시한 것으로서, 상기 확산과정에서 공급되는 열에너지는 상기 BPSG막을 흐르는(flow) 상태로 만들게 하는데, 이는 상기 기포가 차지하는 부피만큼 그 두께를 늘어나게 하므로 그림에서와 같이 울퉁불퉁한 표면상태를 만든다.
제 3c 도를 참조하면, 상기 기포를 열어 제 1 도전층 표면에 불규칙한 모양의 구멍들을 불규칙하게 만든 후, 상기 제 1 도전층에 이방성식각을 하는 공정을 도시한 것으로서, 기포(100)는 BPSG막에 에치백공정을 행하므로 열려지는데, 이때 상기 에치백공정은 상기 제 1 도전층과 접하면서 형성된 기포의 모양이 반구가 되어 상기 제 1 도전층의 일부가 마스크물질들 사이로 보여질때까지 행해진다. 이어서, 제 1 도전층의 일부가 마스크물질들 사이로 보여질때까지 행해진다. 이어서, 제 1 도전층 전면에 이방성식각을 행하여 상기 에치백 공정에서 남겨진 마스크물질(40a)을 마스크로 하여 상기 제 1 도전층을 부분적으로 제거함으로써 제 1 도전층(30a)에 불규칙한 개구모양을 가지며 불규칙하게 위치한 원통형의 홀들이 형성되도록 한다.
제 3d 도를 참조하면, 남겨진 마스크물질(40a)을 제거한 후 상기 스토리지전극 형성을 위한 마스크패턴(P5)을 이용하여 스토리지전극(30b)을 형성하는 공정을 도시한 것으로서, 상기 남겨진 마스크물질을 습식 식각에 의해 제거한 후, 상기 마스크패턴(P5)을 이용하여 이방성 식각을 행함으로써 각 셀 단위로 한정된 스토리지전극(30b)을 형성한다.
제 3e 도를 참조하면, 유전체막(60) 및 플레이트전극(70)을 형성하는 공정을 도시한 것으로서, 상기 스토리지전극 전면에, 예컨대 Ta2O5와 같은 고유전물질을 도포하여 유전체막을 형성하고, 이어서 반도체기판 전면에, 예컨대 불순물이 도우프된 다결정실리콘과 같은 제 2 도전층을 침적하여 플레이트전극(70)을 형성함으로써 스토리지전극(30b), 유전체막(60) 및 플레이트전극(70)을 구비하는 고집적 반도체 메모리장치의 커패시터를 완성한다.
제 4 도는 본 발명에 의한 또 다른 실시예의 수직단면도로서, 이는 스토리지전극의 하면까지 커패시터의 유효면적으로 확보하기 위한 것으로 상술한 일 실시예보다 약간 더 큰 커패시턴스를 확보할 수 있다.
상기 또 다른 실시예는 트랜지스터가 형성되어 있는 반도체 기판의 표면에 평탄화층(90), 식각저지층(92) 및 절연층을 더 구비한 후 제 3a 도, 제 3b 도, 제 3c 도 및 제 3d 도의 공정을 진행하여, 제 3d 도의 스토리지전극 패턴을 형성한 후 식각저지층(92)사의 절연층을 제거함으로써 커패시턴스의 증가를 달성할 수 있다.
제 5 도는 본 발명에 의한 또 다른 실시예의 수직단면도로서, 스토리지전극의 하면까지 유효커패시터 면적으로 사용하기 위한 상기 제 4 도의 공정에 있어서, 상기 평탄화층(90)을 형성하지 않고 제 4 도의 공정을 실시함으로써 스토리지전극의 하면이 하부구조물의 표면굴곡을 따라 형성되도록 한 것이다.
제 6 도는 본 발명에 의한 또 다른 실시예의 수직단면도로서, 상기 비트라인(20)을 평탄화된 비트라인(20a)으로 형성하므로 비트라인에서의 저항을 줄일 수 있어 소자의 동작특성을 개선하였다.
이상과 같이 본 발명에 의한 일 실시예 및 다른 실시예의 고집적 반도체 메모리장치는 불순물 확산공정에서 발생하는 기포(bubbles)를 이용하여 스토리지전극을 형성하므로 그 제조공정에 있어서 최소 디자인룰에 지배되지 않으면서도 큰 셀커패시턴스를 얻을 수 있고, 최종적으로 완성된 커패시터를 제조하는 과정에서 사용되는 식각공정의 횟수가 적어 여러번 반복되는 식각공정에 의해 이미 기판상에 형성된 소자가 손상되는 것을 줄일 수 있으므로 공정을 단순화 했을 뿐만 아니라 소자의 전기적 특성도 개선할 수 있다. 또한 셀커패시턴스는 불순물 확산시 공급되는 열에너지, 불순물량 및 확산시간을 조절하는 것에 의해 조절되는데 그 커패시터 형성 공정이 간단하여 셀커패시턴스 증가를 쉽게 달성할 수 있으므로 64Mb 및 그이상의 DRAM셀 적합한 셀커패시턴스를 확보할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (15)

  1. 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리셀들을 매트릭스 모양으로 반도체기판에 구비한 고집적반도체 메모리장치에 있어서, 상기 트랜지스터의 소오스영역에 접하고, 불규칙한 개구모양을 가지며 불규칙하게 위치한 원통형의 홀들이 형성된 도전층이 각 셀단위로 한정되어 형성된 스토리지전극, 상기 스토리지전극 전면에 도포된 유전체막, 및 상기 스토리지전극상에 형성되는 플레이트전극을 구비한 것을 특징으로 하는 고집적 반도체 메모리장치.
  2. 제 1 항에 있어서, 상기 스토리지전극의 하면을 평탄하게 하는 것을 특징으로 하는 고집적 반도체 메모리장치.
  3. 제 1 항에 있어서, 상기 스토리지전극의 하면은 하부구조물의 굴곡을 따라 형성된 것을 특징으로 하는 고집적 반도체 메모리장치.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 스토리지전극의 하면에 플레이트전극이 형성된 것을 특징으로 하는 고집적 반도체 메모리장치.
  5. 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리셀들을 매트릭스모양으로 반도체기판에 구비한 고집적 반도체 메모리장치의 커패시터 제조방법에 있어서, 상기 트랜지스터가 형성된 반도체기판상에 제 1 도전층을 침적하는 공정 ; 상기 제 1 도전층 상에 불순물확산시 기포를 형성하는 마스크물질을 도포하는 공정 ; 상기 마스크물질에 불순물을 증착하는 공정 ; 상기 불순물이 증착된 반도체기판에 열을 가하므로 상기 마스크물질 속으로 불순물이 도우프 되면서 상기 마스크물질내에 기포를 형성하는 공정 ; 상기 마스크물질을 소정의 두께만큼 에치백하므로 상기 기포를 열어 제 1 도전층이 부분적으로 상기 마스크물질 사이로 드러나 구멍을 형성하는 공정 ; 남겨진 마스크물질을 마스크로 하여 상기 제 1 도전층을 소정의 깊이만큼 이방성식각하는 공정 ; 상기 남겨진 마스크물질을 제거하는 공정 ; 사진식각공정에 의해 상기 제 1 도전층을 각 셀단위로 한정하므로 스토리지전극을 완성하는 공정 ; 상기 스토리지전극 상에 유전체막을 형성하는 공정, 및 ; 상기 유전체막이 형성된 반도체기판 상에 제 2 도전층을 침적하여 플레이트전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  6. 제 5 항에 있어서, 상기 제 1 도전층은 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  7. 제 6 항에 있어서, 상기 제 1 도전층의 두께는 4000-6000Å인 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  8. 제 5 항에 있어서, 상기 마스크물질은 BPSG인 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  9. 제 8 항에 있어서, 상기 BPSG의 두께는 500-3000Å인 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  10. 제 5 항에 있어서, 상기 불순물 증착공정은 POCl3와 O2가 반응하여 P2O6가 생성되는 공정인 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  11. 제 5 항에 있어서, 상기 불순물 확산공정은 BPSG막에 상에 다결정 실리콘층을 증착한 후 행하는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  12. 제 11 항에 있어서, 상기 다결정실리콘층의 두께는 500-2000Å인 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  13. 제 5 항에 있어서, 상기 기포의 갯수 및 크기는 상기 불순물의 농도, 공급되는 열에너지 및 반응시간에 의해 조절되는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  14. 제 5 항에 있어서, 상기 제 1 도전층 침직전에 평탄화층, 식각저지층, 및 절연층을 도포하여 각 셀단위로 스토리지전극을 구분하는 식각공정후 상기 절연층을 제거하므로 스토리지전극의 하면까지 유효커패시터 면적으로 이용하는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  15. 제 14 항에 있어서, 상기 평탄화층을 제거하는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
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