JPH0821693B2 - 高集積半導体メモリ装置の製造方法 - Google Patents

高集積半導体メモリ装置の製造方法

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JPH0821693B2
JPH0821693B2 JP3124854A JP12485491A JPH0821693B2 JP H0821693 B2 JPH0821693 B2 JP H0821693B2 JP 3124854 A JP3124854 A JP 3124854A JP 12485491 A JP12485491 A JP 12485491A JP H0821693 B2 JPH0821693 B2 JP H0821693B2
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semiconductor memory
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置の製
造方法に係り、特にスタック型キャパシタ構造を有する
メモリセルのキャパシタンスを増加させるためにキャパ
シタのストリッジ電極構造を改善した高集積半導体メモ
リ装置の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ (Dynamic Random Access Memo
ry) の開発は３年に４倍の割合で高集積化しつつあり、
この傾向は幅広い技術開発に負って続けられると考えら
れる。近年、４Ｍｂ ＤＲＡＭは量産段階に入り、１６
Ｍｂ ＤＲＡＭは量産のために急速に開発されつつあ
り、６４Ｍｂおよび２５６Ｍｂ ＤＲＡＭは開発のため
の多くの研究がなされている。このような集積度の向上
は記憶単位であるメモリセルの面積縮小により可能にな
り、メモリセルの面積縮小は必然的に記憶のための静電
容量の減少を招く。これは、メモリセルの読出し能力を
低下させ、ソフトエラー率を増加させて素子特性を低下
させるので集積度増加に大きな問題を生じさせる。
【０００３】単位メモリセルの面積縮小により生じる静
電容量の減少問題を解決するために、キャパシタ形成方
法において３次元構造のキャパシタ、いわばスタック(s
tack) 型キャパシタ、トレンチ (trench) 型キャパシタ
およびスタック−トレンチ併合型キャパシタ構造が提案
されたが、しかし、これらのキャパシタは、集積度が６
４Ｍｂおよび２５６Ｍｂ級に向上されるにつれ、単純な
３次元構造のキャパシタとしては高集積半導体メモリ装
置を実現しにくくなった。
【０００４】したがって、６４Ｍｂよび２５６Ｍｂ級の
大容量ＤＲＡＭ製造時に生じる静電容量の問題を解決す
るために色々な形態に変形された３次元的なストリッジ
電極構造が発表されている。例えば、富士通研究所のＴ
・Ｅｍａ他は１９８９年ＩＥＤＭでフィン構造(Fin Str
ucture) のストリッジ電極を提案し、東芝のＵＬＳＩ研
究所のＳ・Ｉｎｏｕｅ他は１９８９年ＳＳＤＭ会議でボ
ックス構造(BoxStructure)のストリッジ電極および１９
８９年ＩＥＤＭでスプレードスタックキャパシタ(Sprea
d Stacked Capacitor; ＳＳＣ) 構造のストリッジ電極
を提案し、また三菱のＬＳＩ研究所のＷ・ＷＡＫＡＭＩ
ＹＡ他は１９８９年ＶＬＳＩテクノロジーシンポジウム
で円筒構造(Cylindrical Structure) のストリッジ電極
を提案した。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ＤＲ
ＡＭセルにおいてそのセルキャパシタンスを増加させる
ための新たな構造の３次元的なキャパシタを具備した高
集積半導体メモリ装置の製造方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明の目的を達成する
ための高集積半導体メモリ装置の製造方法は、一つのト
ランジスタと一つのキャパシタよりなるメモリセルをマ
トリックス状で半導体基板に具備した高集積半導体メモ
リ装置のキャパシタ製造方法において、前記トランジス
タが形成された半導体基板上に第１導電層を沈積する工
程と、前記第１導電層にＢＰＳＧからなるマスク物質を
塗布する工程と、前記マスク物質に不純物を蒸着する工
程と、前記不純物が蒸着された半導体基板に熱を加える
ことにより前記マスク物質中に不純物をドープすると同
時に前記マスク物質内に気泡を形成する工程と、前記マ
スク物質を所定の厚さ程度にエッチバックすることによ
り前記気泡を開けて第１導電層が部分的に前記マスク物
質の間に現われる工程と、残されたマスク物質をマスク
として前記第１導電層を所定の深さ程度に異方性食刻す
る工程と、前記残されたマスク物質を除去する工程と、
写真食刻工程により前記第１導電層を各セル単位で限定
することによりストリッジ電極を完成する工程と、前記
ストリッジ電極上に誘電体膜を形成する工程と、前記誘
電体膜が形成された半導体基板上に第２導電層を沈積し
てプレート電極を形成する工程とを具備することを特徴
とする。
【０００７】
【作用】本発明の高集積半導体メモリ装置の製造方法に
よると、不純物拡散工程でＢＰＳＧ膜内に発生する気
孔、すなわち気泡を利用し、この気泡の発生したＢＰＳ
Ｇ膜をマスクとしてストリッジ電極を形成することによ
り、その製造工程において最小デザインルールに支配さ
れずに大きなセルキャパシタンスを有する高集積半導体
メモリ装置を得ることができる。また、最終的に完成さ
れたキャパシタを製造する過程で用いられる食刻工程の
回数を減少できるため、何回か繰り返される食刻工程に
より既に基板上に形成された素子が損傷されることを防
止できる。このため、工程を単純化するのみならず素子
の電気的特性も改善し得る。また、セルキャパシタンス
は不純物拡散時供給される熱エネルギー、不純物量およ
び拡散時間を調整することにより調節されるが、そのキ
ャパシタ形成工程が簡単なのでセルキャパシタンス増加
を容易に達成できて、６４Ｍｂおよびそれ以上のＤＲＡ
Ｍセルに適合したセルキャパシタンスが確保できる。
【０００８】
【実施例】以下、添付した図面を参照して本発明をより
詳細に説明する。一般に、半導体基板に不純物を拡散(d
iffusion) する過程で基板上に不要な気泡が生成される
現象が見られるが、本発明はこの気泡生成現象を用いて
セルキャパシタンス増加を図った新たな３次元的なキャ
パシタ構造を有する高集積半導体装置の製造方法を提案
するものである。
【０００９】図１は、本発明により製造された高集積半
導体メモリ装置の概略的な斜視図である。図１におい
て、半導体基板１０上のフィールド酸化膜１２の間には
一対のトランジスタＴ１、Ｔ２が形成され、この一対の
トランジスタＴ１、Ｔ２はドレイン領域１６を共有し、
それぞれソース領域１４およびゲート電極１８を具備す
る。このとき、ゲート電極は柱状に延長されワードライ
ン(Wordline)に提供され、ドレイン領域１６にはビット
ライン２０が連結され、トランジスタＴ１、Ｔ２の各ソ
ース領域１４にはストリッジ電極Ｓ１、Ｓ２がそれぞれ
連結される。
【００１０】各ストリッジ電極Ｓ１、Ｓ２は一つの導電
層の塊で形成されるが、このとき、この導電層の塊の表
面に不規則な模様の孔が不規則に開いて全体的に蜂の巣
形をなしている。各ストリッジ電極Ｓ１、Ｓ２はそれぞ
れのメモリセル領域に孤立され、各メモリセルを構成す
るトランジスタのソース領域１４と連結され、一側横方
向にはフィールド酸化膜１２の上まで拡張され、他側横
方向にはビットライン２０の上まで拡張される。
【００１１】従って、ストリッジ電極Ｓ１、Ｓ２は限定
されたメモリセル領域内で、導電層の外面および導電層
内に形成された孔の内面により電荷を蓄積できる有効面
積を拡張させ得る。この孔の個数は最小デザインルール
と関係なく気泡生成のための種々の条件を複合させるこ
とにより調節できるので、デザインルールの限界を克服
するセルキャパシタンス構造が得られる。
【００１２】図２は一般の高集積半導体メモリ装置の平
面図であって、図中、短い破線で限定され横方向に延長
される領域は活性領域を限定するためのマスクパターン
Ｐ１であり、長い破線で限定された領域はワードライン
を形成するためのマスクパターンＰ２であり、実線で限
定されその内部に２個の対角線が引かれた領域はコンタ
クトホールを形成するためのマスクパターンＰ３であ
り、一点鎖線で限定され横方向に延長されマスクパター
ンＰ３を含むようにその中央部が突出された領域はビッ
トラインを形成するためのマスクパターンＰ４であり、
二点鎖線で限定されその内部に斜線が引かれマスクパタ
ーンＰ３を基準として対称された領域はストリッジ電極
を限定するためのマスクパターンＰ５である。
【００１３】図２のＡＡ’線を切った垂直断面構造によ
りその製造工程順序を示した図３（Ａ）〜図５（Ｅ）を
参照して、本発明による高集積半導体メモリ装置の一実
施例の製造工程をより詳しく説明する。まず、図３
（Ａ）を参照すれば、一つのドレイン領域１６を共有
し、それぞれが一つのソース領域１４とゲート電極１８
より具備されたトランジスタおよびドレイン領域１６上
にビットライン２０が形成された半導体基板１０上に第
１導電層３０およびマスク物質としてのＢＰＳＧからな
る第１物質４０を積層した後、第１物質４０上に不純物
５０を蒸着する工程を図示したもので、半導体基板１０
全面にストリップ厚さに形成される。
【００１４】この不純物５０はＰＯＣｌ3(Phosphorus O
xychloride) とＯ2 に熱エネルギーを供給することによ
り２物質の化学的反応により生成されたＰ2 Ｏ5(Phosph
o- rus Pentoxide) であって、この不純物はマスク物
質、すなわちＢＰＳＧ膜に蒸着された後、基板に加えら
れる熱エネルギーによりこのＢＰＳＧ膜内に拡散され
る。
【００１５】実験によれば、基板に熱エネルギーを加え
て不純物をＢＰＳＧ膜内に拡散するこの拡散過程におい
て、ＢＰＳＧ膜内には気泡が発生する。これは、ＢＰＳ
Ｇ膜 中に含まれる他の成分に比べてＰの揮発性が高いの
で、Ｐ 2 Ｏ 5 がＢＰＳＧ膜内へ拡散するにつれてＢＰＳ
Ｇ膜内におけるＰ成分の濃度が高くなり、拡散過程にお
いて加えられる熱エネルギーによりこのＰ成分が揮発す
るためである。Ｐ成分の蒸気圧がある値に達すると、揮
発したＰ成分によりＢＰＳＧ膜内に気泡が形成される。
この気泡は、加えられる熱エネルギー、不純物の量およ
び拡散過程で所要される時間に応じてその大きさおよび
個数が変わる。例えば、上述のように気泡はＰ成分の揮
発により形成されるので、ＢＰＳＧ膜内のＰ成分の濃度
が高くなれば気泡は多く形成される。また、ＢＰＳＧ膜
内にＢ成分を増加することによっても気泡の生成個数を
増やすことができる。これは、ＢＰＳＧ膜内にＢ成分が
増加するとＢＰＳＧ膜の粘度が低下するためＰ成分がよ
り低い蒸気圧で気泡を形成しうるためである。さらに、
ＢＰＳＧ膜上に多結晶シリコンのような物質を５００Å
〜２０００Å程度に塗布することにより気泡の大きさを
調節できるが、これは上記の物質を通じてのみ不純物が
ＢＰＳＧ膜に到達できるからである。
【００１６】図３（Ｂ）を参照すれば、マスク物質とし
ての第１物質４０、すなわちＢＰＳＧ膜内に気泡１００
が形成される工程を図示したものであって、前述の拡散
過程で供給される熱エネルギーによりＢＰＳＧ膜はフロ
ー(flow)状態となるが、このフロー状態のＢＰＳＧ膜は
上記の気泡１００が占有する嵩ほどその厚さを増すので
図面のように凹凸の表面状態を形成する。また、図３
（Ｂ）から分かるように、気泡１００はＢＰＳＧ膜であ
る第１物質４０と第１導電層３０との界面において多く
発生している。これは、第１物質４０と第１導電層３０
との界面には界面エネルギーが存在するため、Ｐ成分が
揮発して気泡を生成しうる蒸気圧の下限が低いためであ
る。
【００１７】図４（Ｃ）を参照すれば、気泡を開けて第
１導電層表面に不規則な模様の孔を不規則に形成した
後、第１導電層に異方性食刻を行なう工程を図示したも
ので、気泡１００はＢＰＳＧ膜にエッチバック工程を行
なうことにより開くが、この時エッチバック工程は第１
導電層と接しながら形成された気泡の模様が半球になっ
て第１導電層の一部がマスク物質の間に現われるまで行
なわれる。次いで、第１導電層全面に異方性食刻を行な
ってエッチバック工程で残されたマスク物質の間に現わ
れるまで行なわれる。次いで、第１導電層全面に異方性
食刻を行なってエッチバック工程で残されたマスク物質
４０ａをマスクとして第１導電層を部分的に除去するこ
とにより、第１導電層３０ａに不規則な開口形を有し不
規則に位置した円筒型のホールが形成されるようにす
る。
【００１８】図４（Ｄ）を参照すれば、残されたマスク
物質４０ａを除去した後、ストリッジ電極形成のための
マスクパターンＰ５を用いてストリッジ電極３０ｂを形
成する工程を図示したもので、残されたマスク物質を湿
式食刻により除去した後、マスクパターンＰ５を用いて
異方性食刻を行なうことにより各セル単位で限定された
ストリッジ電極３０ｂを形成する。
【００１９】図５（Ｅ）を参照すれば、誘電体膜６０お
よびプレート電極７０を形成する工程を図示したもの
で、ストリッジ全面に、例えばＴａ2 Ｏ5 のような高誘
電物質を塗布して誘電体膜を形成し、次いで半導体基板
全面に、例えば不純物がドープされた多結晶シリコンの
ような第２導電層を沈積してプレート電極７０を形成す
ることにより、ストリッジ電極３０ｂ、誘電体膜６０お
よびプレート電極７０を具備する高集積半導体メモリ装
置のキャパシタを完成する。
【００２０】図６は本発明による他の実施例の垂直断面
図で、これはストリッジ電極の下面までキャパシタの有
効面積で確保するためのもので、前述した一実施例より
若干大きいキャパシタンスを確保し得る。もう一つの実
施例はトランジスタが形成されている半導体基板の表面
に平坦化層９０、食刻阻止層９２および絶縁層をさらに
具備してから図３Ａ、図３Ｂ、図４（Ｃ）、図４（Ｄ）
に図示された工程を進みストリッジ電極パターンを形成
した後、食刻阻止層９２の上の絶縁層を除去することに
よりキャパシタンスの増加を達成し得る。
【００２１】図７は本発明による他の実施例の垂直断面
図で、ストリッジ電極の下面まで有効キャパシタ面積で
使用するための図４の工程において、平坦化層９０を形
成せず図６の工程を実施することにより、ストリッジ電
極の下面が下部構造物の表面屈曲に沿って形成されるよ
うにしたものである。図８は本発明による他の実施例の
垂直断面図で、ビットライン２０を平坦化されたビット
ライン２０ａで形成するので、ビットラインでの抵抗が
減らせて素子の動作特性を改善した。
【００２２】なお、本発明は、前述した実施例に限定さ
れるものではなく、必要に応じて種々の変更が可能であ
る。
【００２３】
【発明の効果】以上説明したように、本発明の高集積半
導体メモリ装置の製造方法によれば、最小デザインルー
ルに支配されずに大きいセルキャパシタンスが得られ、
製造工程が簡単になるのみならず、セルキャパシタンス
調節が容易なので６４Ｍｂおよびそれ以上のＤＲＡＭセ
ルに最適であるという効果がある。
【図面の簡単な説明】
【図１】本発明による高集積半導体メモリ装置の概略実
施例を示す斜視図である。
【図２】図１に示された本発明による高集積半導体メモ
リ装置の実施例を示す平面図である。
【図３】（Ａ）〜（Ｂ）は図２のＡＡ’線断面構造を通
じて本発明による高集積半導体メモリ装置の好適な一実
施例の工程順序を示した断面図である。
【図４】（Ｃ）〜（Ｄ）は図２のＡＡ’線断面構造を通
じて本発明による高集積半導体メモリ装置の好適な一実
施例の工程順序を示した断面図である。
【図５】（Ｅ）は図２のＡＡ’線断面構造を通じて本発
明による高集積半導体メモリ装置の好適な一実施例の工
程順序を示した断面図である。
【図６】本発明による高集積半導体メモリ装置の他の実
施例を示した垂直断面図である。
【図７】本発明による高集積半導体メモリ装置の他の実
施例を示した垂直断面図である。
【図８】本発明による高集積半導体メモリ装置のもう一
つの実施例を示した垂直断面図である。
【符号の説明】
Ｔ１、Ｔ２ トランジスタ Ｓ１、Ｓ２ ストリッジ電極 Ｃ１、Ｃ２ キャパシタ １０ 半導体基板 １４ ソース領域 ３０ 第１導電層 ３０ｂ ストリッジ電極 ４０、４０ａ 第１物質（マスク物質） ５０ 不純物 ６０ 誘電体膜 ７０ プレート膜 １００ 気泡

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 一つのトランジスタと一つのキャパシタ
    よりなるメモリセルをマトリックス状で半導体基板に具
    備した高集積半導体メモリ装置のキャパシタ製造方法に
    おいて、 前記トランジスタが形成された半導体基板上に第１導電
    層を沈積する工程と、 前記第１導電層上にＢＰＳＧからなるマスク物質を塗布
    する工程と、 前記マスク物質に不純物を蒸着する工程と、 前記不純物が蒸着された半導体基板に熱を加えることに
    より前記マスク物質中に不純物をドープすると同時に前
    記マスク物質内に気泡を形成する工程と、 前記マスク物質を所定の厚さ程度にエッチバックするこ
    とにより前記気泡を開けて第１導電層が部分的に前記マ
    スク物質の間に現われる工程と、 残されたマスク物質をマスクとして前記第１導電層を所
    定の深さ程度に異方性食刻する工程と、 前記残されたマスク物質を除去する工程と、 写真食刻工程により前記第１導電層を各セル単位で限定
    することによりストリッジ電極を完成する工程と、 前記ストリッジ電極上に誘電体膜を形成する工程と、 前記誘電体膜が形成された半導体基板上に第２導電層を
    沈積してプレート電極を形成する工程とを具備すること
    を特徴とする高集積半導体メモリ装置の製造方法。
  2. 【請求項２】 前記第１導電層は不純物がドープされた
    多結晶シリコンであることを特徴とする請求項１に記載
    の高集積半導体メモリ装置の製造方法。
  3. 【請求項３】 前記第１導電層の厚さは４０００Å〜６
    ０００Åであることを特徴とする請求項２に記載の高集
    積半導体メモリ装置の製造方法。
  4. 【請求項４】 前記マスク物質の厚さは５００Å〜３０
    ００Åであることを特徴とする請求項１に記載の高集積
    半導体メモリ装置の製造方法。
  5. 【請求項５】 前記不純物蒸着工程はＰＯＣｌ3 とＯ2
    が反応してＰ2 Ｏ5が生成される工程であることを特徴
    とする請求項１に記載の高集積半導体メモリ装置の製造
    方法。
  6. 【請求項６】 前記不純物拡散工程はＢＰＳＧ膜上に多
    結晶シリコンを蒸着した後遂行することを特徴とする請
    求項１に記載の高集積半導体メモリ装置の製造方法。
  7. 【請求項７】 前記多結晶シリコン層の厚さは５００Å
    〜２０００Åであることを特徴とする請求項６に記載の
    高集積半導体メモリ装置の製造方法。
  8. 【請求項８】 前記気泡の個数および大きさは前記不純
    物の濃度、供給される熱エネルギーおよび反応時間によ
    り調節することを特徴とする請求項１に記載の高集積半
    導体メモリ装置の製造方法。
  9. 【請求項９】 前記第１導電層の沈積前に平坦化層、食
    刻阻止層および絶縁層を塗布して各セル単位でストリッ
    ジ電極を区分する食刻工程後、前記絶縁層を除去するこ
    とによりストリッジ電極の下面まで有効キャパシタ面積
    に利用することを特徴とする請求項１に記載の高集積半
    導体メモリ装置の製造方法。
  10. 【請求項１０】 前記平坦化層を除去することを特徴と
    する請求項９に記載の高集積半導体メモリ装置の製造方
    法。
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