JP2528731B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 109
- 238000004519 manufacturing process Methods 0.000 title claims description 45
- 239000010410 layer Substances 0.000 claims description 449
- 239000003990 capacitor Substances 0.000 claims description 192
- 239000000758 substrate Substances 0.000 claims description 98
- 238000002955 isolation Methods 0.000 claims description 68
- 238000005530 etching Methods 0.000 claims description 62
- 239000012535 impurity Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 18
- 238000009413 insulation Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 239000011229 interlayer Substances 0.000 description 18
- 150000004767 nitrides Chemical class 0.000 description 14
- 238000000926 separation method Methods 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000003870 refractory metal Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特にダイナミッ
クランダムアクセスメモリ（DRAM）の微細化に伴なうキ
ャパシタ容量を改善し得る構造およびその製造方法に関
するものである。
クランダムアクセスメモリ（DRAM）の微細化に伴なうキ
ャパシタ容量を改善し得る構造およびその製造方法に関
するものである。
［従来の技術］ 近年、半導体記憶装置はコンピュータなどの情報機器
の目覚しい普及によってその需要が急速に拡大してい
る。さらに、機能的には大規模な記憶容量を有し、かつ
高速動作が可能なものが要求されている。これに伴なっ
て、半導体記憶装置の高集積化および高速応答性あるい
は高信頼性に関する技術開発が進められている。
の目覚しい普及によってその需要が急速に拡大してい
る。さらに、機能的には大規模な記憶容量を有し、かつ
高速動作が可能なものが要求されている。これに伴なっ
て、半導体記憶装置の高集積化および高速応答性あるい
は高信頼性に関する技術開発が進められている。
半導体記憶装置のうち、記憶情報のランダムな入出力
が可能なものにDRAMがある。一般に、DRAMは多数の記憶
情報を蓄積する記憶領域であるメモリセルアレイと、外
部との入出力に必要な周辺回路とから構成されている。
第11図は、一般的なDRAMの構成を示すブロック図であ
る。本図において、DRAM50は、記憶情報のデータ信号を
蓄積するためのメモリセルアレイ51と、単位記憶回路を
構成するメモリセルを選択するためのアドレス信号を外
部から受付るためのロウアンドカラムアドレスバッファ
52と、そのアドレス信号を解読することによってメモリ
セルを指定するためのロウデコーダ53およびカラムデコ
ーダ54と、指定されたメモリセルに蓄積された信号を増
幅して読出すセンスリフレッシュアンプ55と、データ入
出力のためのデータインバッファ56およびデータアウト
バッファ57およびクロック信号を発生するクロックジェ
ネレータ58とを含んでいる。
が可能なものにDRAMがある。一般に、DRAMは多数の記憶
情報を蓄積する記憶領域であるメモリセルアレイと、外
部との入出力に必要な周辺回路とから構成されている。
第11図は、一般的なDRAMの構成を示すブロック図であ
る。本図において、DRAM50は、記憶情報のデータ信号を
蓄積するためのメモリセルアレイ51と、単位記憶回路を
構成するメモリセルを選択するためのアドレス信号を外
部から受付るためのロウアンドカラムアドレスバッファ
52と、そのアドレス信号を解読することによってメモリ
セルを指定するためのロウデコーダ53およびカラムデコ
ーダ54と、指定されたメモリセルに蓄積された信号を増
幅して読出すセンスリフレッシュアンプ55と、データ入
出力のためのデータインバッファ56およびデータアウト
バッファ57およびクロック信号を発生するクロックジェ
ネレータ58とを含んでいる。
半導体チップ上で大きな面積を占めるメモリセルアレ
イ51は、単位記憶情報を蓄積するためのメモリセルがマ
トリックス状に複数個配列されて形成されている。第12
図は、メモリセルアレイ51を構成するメモリセルの４ビ
ット分の等価回路図を示している。図示されたメモリセ
ルは、１個のMOS（Metal Oxide Seiconductor）トラ
ンジスタと、これに接続された１個のキャパシタとから
構成されるいわゆる１トランジスタ１キャパシタ型のメ
モリセルを示している。このタイプのメモリセルは構造
が簡単なためメモリセルアレイの集積度を向上させるこ
とが容易であり、大容量のDRAMに広く用いられている。
イ51は、単位記憶情報を蓄積するためのメモリセルがマ
トリックス状に複数個配列されて形成されている。第12
図は、メモリセルアレイ51を構成するメモリセルの４ビ
ット分の等価回路図を示している。図示されたメモリセ
ルは、１個のMOS（Metal Oxide Seiconductor）トラ
ンジスタと、これに接続された１個のキャパシタとから
構成されるいわゆる１トランジスタ１キャパシタ型のメ
モリセルを示している。このタイプのメモリセルは構造
が簡単なためメモリセルアレイの集積度を向上させるこ
とが容易であり、大容量のDRAMに広く用いられている。
また、DRAMのメモリセルは、キャパシタの構造によっ
ていくつかのタイプに分けることができる。第13図は、
典型的なスタックトタイプキャパシタを有するメモリセ
ルの断面構造図であり、たとえば特公昭60−2784号公報
などに示されている。第13図を参照して、メモリセルは
１つのトランスファゲートトランジスタと１つのスタッ
クトタイプのキャパシタ（以下スタックトタイプキャパ
シタと称す）とを備える。トランスファゲートトランジ
スタは、シリコン基板１表面に形成された１対のソース
・ドレイ領域６、６とシリコン基板表面上に絶縁層を介
して形成されたゲート電極（ワード線）４とを備える。
スタックトタイプキャパシタはゲート電極４の上部から
フィールド分離膜２の上部にまで延在し、かつその一部
がソース・ドレイン領域６、６の一方側に接続された下
部電極（ストレージノード）11と、下部電極11の表面上
に形成された誘電体層12と、さらにその表面上に形成さ
れた上部電極（セルプレート）13とから構成される。さ
らに、キャパシタの上部には層間絶縁層20を介してビッ
ト線15が形成され、ビット線15はビット線コンタクト部
16を介してトランスファゲートトランジスタの他方のソ
ース・ドレイン領域６に接続されている。このスタック
トタイプキャパシタの特徴点は、キャパシタの主要部を
ゲート電極やフィールド分離膜の上部にまで延在させる
ことによりキャパシタの電極間の対向面積を増大させキ
ャパシタ容量を確保させていることである。
ていくつかのタイプに分けることができる。第13図は、
典型的なスタックトタイプキャパシタを有するメモリセ
ルの断面構造図であり、たとえば特公昭60−2784号公報
などに示されている。第13図を参照して、メモリセルは
１つのトランスファゲートトランジスタと１つのスタッ
クトタイプのキャパシタ（以下スタックトタイプキャパ
シタと称す）とを備える。トランスファゲートトランジ
スタは、シリコン基板１表面に形成された１対のソース
・ドレイ領域６、６とシリコン基板表面上に絶縁層を介
して形成されたゲート電極（ワード線）４とを備える。
スタックトタイプキャパシタはゲート電極４の上部から
フィールド分離膜２の上部にまで延在し、かつその一部
がソース・ドレイン領域６、６の一方側に接続された下
部電極（ストレージノード）11と、下部電極11の表面上
に形成された誘電体層12と、さらにその表面上に形成さ
れた上部電極（セルプレート）13とから構成される。さ
らに、キャパシタの上部には層間絶縁層20を介してビッ
ト線15が形成され、ビット線15はビット線コンタクト部
16を介してトランスファゲートトランジスタの他方のソ
ース・ドレイン領域６に接続されている。このスタック
トタイプキャパシタの特徴点は、キャパシタの主要部を
ゲート電極やフィールド分離膜の上部にまで延在させる
ことによりキャパシタの電極間の対向面積を増大させキ
ャパシタ容量を確保させていることである。
一般的に、キャパシタの容量は電極間の対向面積に比
例し、誘電体層の厚みに反比例する。したがって、キャ
パシタ容量の増大という点から、キャパシタの電極間対
向面積を増大させることが望ましい。一方、DRAMの高集
積化に伴ないメモリセルサイズは大幅に縮小されてきて
いる。したがって、キャパシタ形成領域も同様に平面的
な占有面積が減少される傾向にある。しかしながら記憶
装置としてのDRAMの安定動作、信頼性の観点から１ビッ
トのメモリセルに蓄え得る電荷量を減少させるわけには
いかない。このような相反する制約条件を満たすため
に、キャパシタの構造はキャパシタの平面的な占有面積
を減少させ、かつ電極間の対向面積を増大し得る構造の
改良が種々の形で提案された。
例し、誘電体層の厚みに反比例する。したがって、キャ
パシタ容量の増大という点から、キャパシタの電極間対
向面積を増大させることが望ましい。一方、DRAMの高集
積化に伴ないメモリセルサイズは大幅に縮小されてきて
いる。したがって、キャパシタ形成領域も同様に平面的
な占有面積が減少される傾向にある。しかしながら記憶
装置としてのDRAMの安定動作、信頼性の観点から１ビッ
トのメモリセルに蓄え得る電荷量を減少させるわけには
いかない。このような相反する制約条件を満たすため
に、キャパシタの構造はキャパシタの平面的な占有面積
を減少させ、かつ電極間の対向面積を増大し得る構造の
改良が種々の形で提案された。
第14図は、「Symposium on VLSI Tech. p65（198
9）」に掲載されたいわゆる円筒形のスタックトタイプ
キャパシタを備えたメモリセルの断面構造図である。第
14図を参照して、トランスファゲートトランジスタはそ
の周囲を絶縁層22に覆われたゲート電極（ワード線）4c
を備える。なお、ソース・ドレイン領域は図示が省略さ
れている。さらに、ワード線4dはその周囲を絶縁層22に
よって覆われ、かつシリコン基板１表面上にシールドゲ
ート絶縁膜41を介して形成されたシールド電極40の表面
上に形成されている。キャパシタの下部電極11はゲート
電極4cおよびワード線4dの表面を覆う絶縁層22の表面上
に形成されたベース部分11aと、ベース部分11a表面から
鉛直上方に円筒状に延びた円筒部分11bとから構成され
る。さらに、下部電極11の表面には誘電体層および上部
電極が順次積層される（図示せず）。円筒形スタックト
タイプキャパシタは電荷蓄積領域としてベース部分11a
のみならず円筒部分11bも利用することが可能であり、
特にこの円筒部分11bによってキャパシタの平面占有面
積を増大させることなくキャパシタ容量を増大すること
が可能となる。また、絶縁層22の表面上には部分的に窒
化膜42が残余する。
9）」に掲載されたいわゆる円筒形のスタックトタイプ
キャパシタを備えたメモリセルの断面構造図である。第
14図を参照して、トランスファゲートトランジスタはそ
の周囲を絶縁層22に覆われたゲート電極（ワード線）4c
を備える。なお、ソース・ドレイン領域は図示が省略さ
れている。さらに、ワード線4dはその周囲を絶縁層22に
よって覆われ、かつシリコン基板１表面上にシールドゲ
ート絶縁膜41を介して形成されたシールド電極40の表面
上に形成されている。キャパシタの下部電極11はゲート
電極4cおよびワード線4dの表面を覆う絶縁層22の表面上
に形成されたベース部分11aと、ベース部分11a表面から
鉛直上方に円筒状に延びた円筒部分11bとから構成され
る。さらに、下部電極11の表面には誘電体層および上部
電極が順次積層される（図示せず）。円筒形スタックト
タイプキャパシタは電荷蓄積領域としてベース部分11a
のみならず円筒部分11bも利用することが可能であり、
特にこの円筒部分11bによってキャパシタの平面占有面
積を増大させることなくキャパシタ容量を増大すること
が可能となる。また、絶縁層22の表面上には部分的に窒
化膜42が残余する。
次に、第14図に示されるメモリセルの製造工程につい
て第15A図ないし第15F図を参照して説明する。
て第15A図ないし第15F図を参照して説明する。
まず第15A図を参照して、シリコン基板１表面にシー
ルドゲート絶縁膜41、シールド電極40、ワード線4c、4
d、絶縁層22および窒化膜42を所定の形状に形成する。
ルドゲート絶縁膜41、シールド電極40、ワード線4c、4
d、絶縁層22および窒化膜42を所定の形状に形成する。
次に、第15B図を参照して、シリコン基板１表面上に
多結晶シリコン層を堆積し、所定の形状にパターニング
する。これによりキャパシタの下部電極11のベース部分
11a上が形成される。
多結晶シリコン層を堆積し、所定の形状にパターニング
する。これによりキャパシタの下部電極11のベース部分
11a上が形成される。
さらに、第15C図を参照して、全面に絶縁層43を厚く
形成する。そして、エッチングにより絶縁層43中に下部
電極のベース部分11aに達する開口部44を形成する。さ
らに、この開口部44の内部表面および絶縁層43の表面上
に多結晶シリコン層110bを堆積する。
形成する。そして、エッチングにより絶縁層43中に下部
電極のベース部分11aに達する開口部44を形成する。さ
らに、この開口部44の内部表面および絶縁層43の表面上
に多結晶シリコン層110bを堆積する。
さらに、第15D図を参照して、異方性エッチングによ
り多結晶シリコン層110bを選択的にエッチング除去す
る。これにより、キャパシタの下部電極11のベース部分
11aの表面から鉛直上方に延びた円筒部分11bが形成さ
れ、下部電極11が完成する。
り多結晶シリコン層110bを選択的にエッチング除去す
る。これにより、キャパシタの下部電極11のベース部分
11aの表面から鉛直上方に延びた円筒部分11bが形成さ
れ、下部電極11が完成する。
さらに、第15E図に示すように、下部電極11の表面上
に順次誘電体層12および上部電極13を形成する。
に順次誘電体層12および上部電極13を形成する。
さらに、第15F図に示すように、シリコン基板１表面
上の全体を層間絶縁層20で覆った後、所定の位置にコン
タクトホールを形成し、コンタクトホールの内部にビッ
ト線コンタクト部16を形成する。その後層間絶縁層20表
面上にビット線コンタクト部16と接続されるビット線が
形成される（図示せず）。
上の全体を層間絶縁層20で覆った後、所定の位置にコン
タクトホールを形成し、コンタクトホールの内部にビッ
ト線コンタクト部16を形成する。その後層間絶縁層20表
面上にビット線コンタクト部16と接続されるビット線が
形成される（図示せず）。
［発明が解決しようとする課題］ ところが、さらにDRAMの大容量化が押進められると、
前記の円筒形スタックトタイプキャパシタにおいては、
さらに下部電極11のベース部分11aの平面占有面積が縮
小を余儀なくされる。このベース部分11aは平面占有面
積の減少の割合に比例的に減少する平坦な表面領域が多
く存在する。また、円筒部分11bにおいては円筒部分11b
の内表面および外表面を共に容量部分として利用してお
り、キャパシタの全容量領域に占める割合が増大する。
したがって、減少したキャパシタ平面占有領域において
最大限に円筒部分を利用することが重要となってくる。
前記の円筒形スタックトタイプキャパシタにおいては、
さらに下部電極11のベース部分11aの平面占有面積が縮
小を余儀なくされる。このベース部分11aは平面占有面
積の減少の割合に比例的に減少する平坦な表面領域が多
く存在する。また、円筒部分11bにおいては円筒部分11b
の内表面および外表面を共に容量部分として利用してお
り、キャパシタの全容量領域に占める割合が増大する。
したがって、減少したキャパシタ平面占有領域において
最大限に円筒部分を利用することが重要となってくる。
また、従来の円筒形スタックトタイプキャパシタは、
下部電極11のベース部分11aと円筒部分11bとは異なる製
造工程において形成されている。このために、複数の膜
形成工程やマスクパターニング工程を必要とし製造工程
が複雑であった。さらに、下部電極11のベース部分11a
と円筒部分11bとの接続部分では下部電極11の表面上に
形成される誘電体層の絶縁信頼性が劣化するという問題
も生じた。
下部電極11のベース部分11aと円筒部分11bとは異なる製
造工程において形成されている。このために、複数の膜
形成工程やマスクパターニング工程を必要とし製造工程
が複雑であった。さらに、下部電極11のベース部分11a
と円筒部分11bとの接続部分では下部電極11の表面上に
形成される誘電体層の絶縁信頼性が劣化するという問題
も生じた。
また、従来の半導体記憶装置は、円筒型のスタックト
タイプキャパシタを製造するために複数回のフォトリソ
グラフィ工程を要し、高精度のマスク合わせを必要とさ
れる。したがって、製造工程が複雑で、工程数が多くな
るという製造上の問題点を含んでいた。
タイプキャパシタを製造するために複数回のフォトリソ
グラフィ工程を要し、高精度のマスク合わせを必要とさ
れる。したがって、製造工程が複雑で、工程数が多くな
るという製造上の問題点を含んでいた。
したがって、この発明は上記のような問題点を解消す
るためになされたもので、高集積化が可能で、かつ所定
のキャパシタ容量を備えたキャパシタを有する半導体記
憶装置の構造およびその製造方法を提供することを目的
とする。
るためになされたもので、高集積化が可能で、かつ所定
のキャパシタ容量を備えたキャパシタを有する半導体記
憶装置の構造およびその製造方法を提供することを目的
とする。
［課題を解決するための手段］ 請求項１にかかる半導体記憶装置は、主表面を有し、
この主表面に第１導電型の不純物領域を有する第２導電
型の半導体基板と、半導体基板の主表面上に形成され、
不純物領域に達する開口を有する絶縁層とを備える。さ
らに、不純物領域の表面上および絶縁層の表面上に接し
て形成された第１の部分と、第１の部分の外周から立上
がって、絶縁層の表面から遠ざかるように斜め上方に延
びた第２の部分とを有する第１電極層を備える。第１電
極層の表面上には誘電体層が形成され、さらに誘電体層
の表面上には第２電極層が形成されている。
この主表面に第１導電型の不純物領域を有する第２導電
型の半導体基板と、半導体基板の主表面上に形成され、
不純物領域に達する開口を有する絶縁層とを備える。さ
らに、不純物領域の表面上および絶縁層の表面上に接し
て形成された第１の部分と、第１の部分の外周から立上
がって、絶縁層の表面から遠ざかるように斜め上方に延
びた第２の部分とを有する第１電極層を備える。第１電
極層の表面上には誘電体層が形成され、さらに誘電体層
の表面上には第２電極層が形成されている。
請求項２に係る半導体記憶装置は、キャパシタの第１
電極層が半導体基板中に形成された不純物領域の表面上
および絶縁層の表面上に接して形成された第１の部分
と、この第１の部分の全面上に重なって形成されるとと
もに、第１の部分の外周から立上がって絶縁層の表面か
ら遠ざかるように上方に延びて形成された第２の部分と
を有している。
電極層が半導体基板中に形成された不純物領域の表面上
および絶縁層の表面上に接して形成された第１の部分
と、この第１の部分の全面上に重なって形成されるとと
もに、第１の部分の外周から立上がって絶縁層の表面か
ら遠ざかるように上方に延びて形成された第２の部分と
を有している。
請求項３にかかる半導体記憶装置は、単位記憶情報を
蓄積するメモリセルが複数個配列されたメモリセルアレ
イを備えている。そして、主表面を有する半導体基板
と、半導体基板の主表面上に互いに平行に延びた複数の
ワード線と、半導体基板の主表面上であって複数のワー
ド線に直交する方向に延びた複数のビット線と、ビット
線とワード線との交差部近傍に配置されたメモリセルと
を備える。メモリセルの各々は、１のトランスファゲー
トトランジスタと１つのキャパシタとを備える。さら
に、トランスファゲートトランジスタは、互いに隣接す
るビット線の間に位置する半導体基板の主表面にビット
線に沿う方向に形成された１対の不純物領域と、１対の
不純物領域の間の半導体基板の主表面上にゲート絶縁層
を介して形成されたワード線の一部から構成されるゲー
ト電極とを備える。
蓄積するメモリセルが複数個配列されたメモリセルアレ
イを備えている。そして、主表面を有する半導体基板
と、半導体基板の主表面上に互いに平行に延びた複数の
ワード線と、半導体基板の主表面上であって複数のワー
ド線に直交する方向に延びた複数のビット線と、ビット
線とワード線との交差部近傍に配置されたメモリセルと
を備える。メモリセルの各々は、１のトランスファゲー
トトランジスタと１つのキャパシタとを備える。さら
に、トランスファゲートトランジスタは、互いに隣接す
るビット線の間に位置する半導体基板の主表面にビット
線に沿う方向に形成された１対の不純物領域と、１対の
不純物領域の間の半導体基板の主表面上にゲート絶縁層
を介して形成されたワード線の一部から構成されるゲー
ト電極とを備える。
さらに、キャパシタは、トランスファゲートトランジ
スタの１対の不純物領域の一方側の表面上に形成される
第１の部分と、この第１の部分に連なり、隣接するワー
ド線の上方とトランスファゲートトランジスタの１対の
不純物領域の他方側に接続されるビット線の上方とに延
在した第２の部分と、この第２の部分の外周に沿い、か
つ半導体基板の主表面に対して上方に延びた第３の部分
とを有する第１電極層と、第１電極層の表面上を覆う誘
電体層と、誘電体層の表面上を覆う第２電極層とを備え
ている。
スタの１対の不純物領域の一方側の表面上に形成される
第１の部分と、この第１の部分に連なり、隣接するワー
ド線の上方とトランスファゲートトランジスタの１対の
不純物領域の他方側に接続されるビット線の上方とに延
在した第２の部分と、この第２の部分の外周に沿い、か
つ半導体基板の主表面に対して上方に延びた第３の部分
とを有する第１電極層と、第１電極層の表面上を覆う誘
電体層と、誘電体層の表面上を覆う第２電極層とを備え
ている。
第１電極層の第２の部分における半導体基板の主表面
に鉛直な方向の膜厚は約2000Åであり、第１電極層の第
３の部分における半導体基板の主表面に平行な方向の膜
厚が約500Åである。
に鉛直な方向の膜厚は約2000Åであり、第１電極層の第
３の部分における半導体基板の主表面に平行な方向の膜
厚が約500Åである。
請求項４にかかる半導体記憶装置は、主表面を有し、
この主表面に第１導電型の不純物領域を有する第２導電
型の半導体基板と、半導体基板の主表面上に形成され、
主表面に対してほぼ平行な上部表面および不純物領域に
達する開口を有する絶縁層と、不純物領域の表面上から
絶縁層の上部表面にまで延びている第１の部分と、第１
の部分の外周から立上がって絶縁層の上部表面から遠ざ
かるように斜め上方に延びている第２の部分とを有する
第１電極層と、第１電極層の表面上を覆う誘電体層と、
誘電体層の表面上を覆う第２電極層とを備えている。
この主表面に第１導電型の不純物領域を有する第２導電
型の半導体基板と、半導体基板の主表面上に形成され、
主表面に対してほぼ平行な上部表面および不純物領域に
達する開口を有する絶縁層と、不純物領域の表面上から
絶縁層の上部表面にまで延びている第１の部分と、第１
の部分の外周から立上がって絶縁層の上部表面から遠ざ
かるように斜め上方に延びている第２の部分とを有する
第１電極層と、第１電極層の表面上を覆う誘電体層と、
誘電体層の表面上を覆う第２電極層とを備えている。
請求項５にかかる半導体記憶装置は、単位記憶情報を
蓄積するメモリセルが複数個配列されたメモリセルアレ
イを有している。この半導体記憶装置は、主表面を有す
る半導体基板と、半導体基板の主表面上に互いに平行に
延びた複数のワード線と、半導体基板の主表面上であっ
て複数のワード線に直交する方向に延びた複数のビット
線と、ワード線およびビット線を覆うように形成された
絶縁膜と、ビット線とワード線との交差部近傍に配置さ
れたメモリセルとを備える。
蓄積するメモリセルが複数個配列されたメモリセルアレ
イを有している。この半導体記憶装置は、主表面を有す
る半導体基板と、半導体基板の主表面上に互いに平行に
延びた複数のワード線と、半導体基板の主表面上であっ
て複数のワード線に直交する方向に延びた複数のビット
線と、ワード線およびビット線を覆うように形成された
絶縁膜と、ビット線とワード線との交差部近傍に配置さ
れたメモリセルとを備える。
メモリセルの各々は、１つのトランスファゲートトラ
ンジスタと１つのキャパシタとを備える。
ンジスタと１つのキャパシタとを備える。
トランスファゲートトランジスタは、互いに隣接する
ビット線の間に位置する半導体基板の主表面中にビット
線に沿う方向に形成された１対の不純物領域と、１対の
不純物領域の間の半導体基板の主表面上にゲート絶縁層
を介して形成されたワード線の一部から構成されるゲー
ト電極とを含む。
ビット線の間に位置する半導体基板の主表面中にビット
線に沿う方向に形成された１対の不純物領域と、１対の
不純物領域の間の半導体基板の主表面上にゲート絶縁層
を介して形成されたワード線の一部から構成されるゲー
ト電極とを含む。
絶縁膜は、半導体基板の主表面に対してほぼ平行な上
部表面と、１対の不純物領域のうちの一方を露出する開
口とを有する。
部表面と、１対の不純物領域のうちの一方を露出する開
口とを有する。
キャパシタは、トランスファゲートトランジスタの露
出した不純物領域の表面上に形成される第１の部分と、
この第１の部分に連なり、隣接するワード線の上方とト
ランスファゲートトランジスタの１対の不純物領域の他
方側に接続されるビット線の上方とに位置する絶縁膜の
上部表面にまで延在した第２の部分と、この第２の部分
の外周から立上がって絶縁膜の上部表面から遠ざかるよ
うに上方に延びた第３の部分とを有する第１電極層と、
第１電極層の表面上を覆う誘電体層と、誘電体層の表面
上を覆う第２電極層とを備えている。前記第１電極層の
第１の部分、第２の部分および第３の部分は、同一工程
で堆積形成された単一層である。
出した不純物領域の表面上に形成される第１の部分と、
この第１の部分に連なり、隣接するワード線の上方とト
ランスファゲートトランジスタの１対の不純物領域の他
方側に接続されるビット線の上方とに位置する絶縁膜の
上部表面にまで延在した第２の部分と、この第２の部分
の外周から立上がって絶縁膜の上部表面から遠ざかるよ
うに上方に延びた第３の部分とを有する第１電極層と、
第１電極層の表面上を覆う誘電体層と、誘電体層の表面
上を覆う第２電極層とを備えている。前記第１電極層の
第１の部分、第２の部分および第３の部分は、同一工程
で堆積形成された単一層である。
請求項６に係る半導体記憶装置は、半導体基板の主表
面上を覆う絶縁層の表面上に乗上げ、かつ互いに分離し
て形成された第１および第２のスタックトタイプのキャ
パシタを有しており、その製造方法は以下の工程を含
む。
面上を覆う絶縁層の表面上に乗上げ、かつ互いに分離し
て形成された第１および第２のスタックトタイプのキャ
パシタを有しており、その製造方法は以下の工程を含
む。
まず半導体基板の主表面上に、ワード線およびビット
線を覆い、かつ平坦化されて半導体基板の主表面に対し
てほぼ平行な上部表面を有する絶縁層を形成し、絶縁層
の表面上の第１と第２のキャパシタの分離領域上にほぼ
鉛直な側面を有するキャパシタ分離層を形成する。そし
て、絶縁層の所定位置に半導体基板の主表面に達するコ
ンタクトホールを形成し、このコンタクトホールの内部
表面と絶縁層の表面上とキャパシタ分離層の表面上とに
第１導電層を形成する。次に、第１導電層の表面上に第
１導電層とエッチング比の異なるエッチバック層を形成
し、このエッチバック層をエッチングしてキャパシタ分
離層の上部表面上に位置する第１導電層の表面を露出さ
せる。さらに、エッチバック層から露出した第１導電層
を部分的にエッチング除去し、第１導電層を第１のキャ
パシタ部分と第２のキャパシタ部分とに分離する。その
後、キャパシタ分離層およびエッチバック層を除去し、
第１導電層の表面上に誘電体層および第２電極層を形成
する。
線を覆い、かつ平坦化されて半導体基板の主表面に対し
てほぼ平行な上部表面を有する絶縁層を形成し、絶縁層
の表面上の第１と第２のキャパシタの分離領域上にほぼ
鉛直な側面を有するキャパシタ分離層を形成する。そし
て、絶縁層の所定位置に半導体基板の主表面に達するコ
ンタクトホールを形成し、このコンタクトホールの内部
表面と絶縁層の表面上とキャパシタ分離層の表面上とに
第１導電層を形成する。次に、第１導電層の表面上に第
１導電層とエッチング比の異なるエッチバック層を形成
し、このエッチバック層をエッチングしてキャパシタ分
離層の上部表面上に位置する第１導電層の表面を露出さ
せる。さらに、エッチバック層から露出した第１導電層
を部分的にエッチング除去し、第１導電層を第１のキャ
パシタ部分と第２のキャパシタ部分とに分離する。その
後、キャパシタ分離層およびエッチバック層を除去し、
第１導電層の表面上に誘電体層および第２電極層を形成
する。
さらに、請求項７にかかる半導体記憶装置は、半導体
基板の主表面上を覆う絶縁層の表面上に乗上げ、かつ互
いに分離して形成された第１および第２のスタックトタ
イプのキャパシタを有しており、その製造方法は以下の
工程を含む。
基板の主表面上を覆う絶縁層の表面上に乗上げ、かつ互
いに分離して形成された第１および第２のスタックトタ
イプのキャパシタを有しており、その製造方法は以下の
工程を含む。
半導体基板の主表面上に絶縁層を形成した後、絶縁層
の表面上にエッチングストップ層を形成する。そして、
エッチングストップ層の表面上の第１と第２のキャパシ
タの分離領域上に鉛直な側面を有するキャパシタ分離層
を形成する。さらに、絶縁層およびエッチングストップ
層の所定位置に半導体基板の主表面に達するコンタクト
ホールを形成し、このコンタクトホールの内部表面とエ
ッチングストップ層の表面上とキャパシタ分離層の表面
上とに第１導電層を形成する。さらに、第１導電層の表
面上に第１導電層とエッチング比の異なるエッチバック
層を形成し、このエッチバック層をエッチングしてキャ
パシタ分離層の上部表面上に位置する第１導電層の表面
を露出させる。さらに、エッチバック層から露出した第
１導電層を部分的にエッチング除去し、第１導電層を第
１のキャパシタ部分と第２のキャパシタ部分とに分離す
る。その後、キャパシタ分離層およびエッチバック層を
除去する。さらに、第１導電層の表面上に誘電体層を形
成する。
の表面上にエッチングストップ層を形成する。そして、
エッチングストップ層の表面上の第１と第２のキャパシ
タの分離領域上に鉛直な側面を有するキャパシタ分離層
を形成する。さらに、絶縁層およびエッチングストップ
層の所定位置に半導体基板の主表面に達するコンタクト
ホールを形成し、このコンタクトホールの内部表面とエ
ッチングストップ層の表面上とキャパシタ分離層の表面
上とに第１導電層を形成する。さらに、第１導電層の表
面上に第１導電層とエッチング比の異なるエッチバック
層を形成し、このエッチバック層をエッチングしてキャ
パシタ分離層の上部表面上に位置する第１導電層の表面
を露出させる。さらに、エッチバック層から露出した第
１導電層を部分的にエッチング除去し、第１導電層を第
１のキャパシタ部分と第２のキャパシタ部分とに分離す
る。その後、キャパシタ分離層およびエッチバック層を
除去する。さらに、第１導電層の表面上に誘電体層を形
成する。
請求項８に係る半導体記憶装置は、半導体基板主表面
上を覆う絶縁層の表面上に乗上げ、かつ互いに分離して
形成された第１および第２のスタックトタイプのキャパ
シタを有しており、その製造方法は以下の工程を含む。
上を覆う絶縁層の表面上に乗上げ、かつ互いに分離して
形成された第１および第２のスタックトタイプのキャパ
シタを有しており、その製造方法は以下の工程を含む。
半導体基板の主表面上に、所定位置に半導体基板の主
表面に達する開孔を有する第１絶縁層を形成する。第１
絶縁層の表面上および開孔の内部に第１導電層を形成す
る。さらに、第１導電層の表面上に所定の膜厚を有する
第２絶縁層を形成する。そして、第２絶縁層をパターニ
ングし、第１と第２のキャパシタの分離領域にのみほぼ
鉛直な側壁面を有する第２絶縁層からなるキャパシタ分
離層を形成する。さらに、第１導電層の表面上およびキ
ャパシタ分離層の上部表面上および側部表面上に第２導
電層を形成する。その後、キャパシタ分離層の上部表面
上に形成された第２導電層を選択的に除去する。そし
て、キャパシタ分離層およびキャパシタ分離層の下部に
付着する第１導電層の一部を除去した後、第２導電層の
表面上に誘電体層を形成する。さらに、誘電体層の表面
上に第３導電層を形成する。
表面に達する開孔を有する第１絶縁層を形成する。第１
絶縁層の表面上および開孔の内部に第１導電層を形成す
る。さらに、第１導電層の表面上に所定の膜厚を有する
第２絶縁層を形成する。そして、第２絶縁層をパターニ
ングし、第１と第２のキャパシタの分離領域にのみほぼ
鉛直な側壁面を有する第２絶縁層からなるキャパシタ分
離層を形成する。さらに、第１導電層の表面上およびキ
ャパシタ分離層の上部表面上および側部表面上に第２導
電層を形成する。その後、キャパシタ分離層の上部表面
上に形成された第２導電層を選択的に除去する。そし
て、キャパシタ分離層およびキャパシタ分離層の下部に
付着する第１導電層の一部を除去した後、第２導電層の
表面上に誘電体層を形成する。さらに、誘電体層の表面
上に第３導電層を形成する。
請求項９に係る半導体記憶装置の製造方法において
は、請求項７に係る製造方法におけるキャパシタ分離層
の形成工程が以下のような工程により行なわれる。ま
ず、半導体基板の主表面上に第１絶縁層を形成する。そ
して、第１絶縁層の表面上に第２絶縁層を形成し、所定
形状のマスクを用いて第２絶縁層をエッチングすること
により半導体基板の主表面に対して傾斜した側面を有す
る第２絶縁層からなるキャパシタ層を形成する。
は、請求項７に係る製造方法におけるキャパシタ分離層
の形成工程が以下のような工程により行なわれる。ま
ず、半導体基板の主表面上に第１絶縁層を形成する。そ
して、第１絶縁層の表面上に第２絶縁層を形成し、所定
形状のマスクを用いて第２絶縁層をエッチングすること
により半導体基板の主表面に対して傾斜した側面を有す
る第２絶縁層からなるキャパシタ層を形成する。
請求項10に係る半導体記憶装置の製造方法は、請求項
８に係る製造方法におけるキャパシタ分離層の形成工程
が以下の工程より構成される。
８に係る製造方法におけるキャパシタ分離層の形成工程
が以下の工程より構成される。
まず、半導体基板の主表面上に第１絶縁層を形成す
る。さらに、第１絶縁層の表面上にエッチングストップ
層を形成する。そして、エッチングストップ層の表面上
に第２絶縁層を形成し、所定形状のマスクを用いて第２
絶縁層をエッチングすることにより第１と第２のキャパ
シタの分離領域上に半導体基板の主表面に対して傾斜し
た側面を有する第２絶縁層からなるキャパシタ分離層を
形成する。
る。さらに、第１絶縁層の表面上にエッチングストップ
層を形成する。そして、エッチングストップ層の表面上
に第２絶縁層を形成し、所定形状のマスクを用いて第２
絶縁層をエッチングすることにより第１と第２のキャパ
シタの分離領域上に半導体基板の主表面に対して傾斜し
た側面を有する第２絶縁層からなるキャパシタ分離層を
形成する。
［作用］ 請求項１および請求項４にかかる発明においては、キ
ャパシタの第１電極の第２の部分は、相対的に平坦に形
成された第１の部分の外周部から斜め上方に延びて形成
されている。この第２の部分を第１の部分の外周に沿っ
てかつ斜め上方に形成することにより、第２の部分の内
外表面の面積が拡大され第２の部分の有効容量領域が増
大する。これによりキャパシタの平面占有面積を減少し
てもなおかつキャパシタの容量の確保あるいは増大が可
能となる。
ャパシタの第１電極の第２の部分は、相対的に平坦に形
成された第１の部分の外周部から斜め上方に延びて形成
されている。この第２の部分を第１の部分の外周に沿っ
てかつ斜め上方に形成することにより、第２の部分の内
外表面の面積が拡大され第２の部分の有効容量領域が増
大する。これによりキャパシタの平面占有面積を減少し
てもなおかつキャパシタの容量の確保あるいは増大が可
能となる。
請求項２に係る発明においては、キャパシタの第１電
極層の第２の部分の膜厚は薄く形成されている。これに
よって、第２の部分の鉛直な内周壁面の面積が増大し、
キャパシタ容量の増大が図れる。また、第１電極の第１
の部分の膜厚は厚く形成されることにより、電極層とし
ての抵抗を低減し、キャパシタの応答性の低下を防止す
る。
極層の第２の部分の膜厚は薄く形成されている。これに
よって、第２の部分の鉛直な内周壁面の面積が増大し、
キャパシタ容量の増大が図れる。また、第１電極の第１
の部分の膜厚は厚く形成されることにより、電極層とし
ての抵抗を低減し、キャパシタの応答性の低下を防止す
る。
請求項３および請求項５にかかる発明においては、キ
ャパシタの下部電極をビット線の上方に延在して配置す
ることにより、互いに隣接するメモリセルのキャパシタ
間にビット線コンタクトが配置されるのを防止してい
る。これにより互いに隣接するキャパシタ間の分離領域
を微小化し、素子構造の縮小化、あるいはキャパシタの
平面占有面積の増大を図ることができる。
ャパシタの下部電極をビット線の上方に延在して配置す
ることにより、互いに隣接するメモリセルのキャパシタ
間にビット線コンタクトが配置されるのを防止してい
る。これにより互いに隣接するキャパシタ間の分離領域
を微小化し、素子構造の縮小化、あるいはキャパシタの
平面占有面積の増大を図ることができる。
請求項６および請求項９にかかる発明においては、互
いに隣接するキャパシタ間の分離領域に相当する領域に
キャパシタ分離層を形成し、このキャパシタ分離層の側
壁等を利用することによりキャパシタの下部電極の一体
成形を可能としている。
いに隣接するキャパシタ間の分離領域に相当する領域に
キャパシタ分離層を形成し、このキャパシタ分離層の側
壁等を利用することによりキャパシタの下部電極の一体
成形を可能としている。
さらに、請求項７および請求項10にかかる発明におい
ては、絶縁層とキャパシタ分離層との間にエッチングス
トップ層を形成することにより、キャパシタ分離層の形
成に用いられるエッチバック時の終点検出精度を向上さ
せている。
ては、絶縁層とキャパシタ分離層との間にエッチングス
トップ層を形成することにより、キャパシタ分離層の形
成に用いられるエッチバック時の終点検出精度を向上さ
せている。
請求項８に係る発明においては、第１導電層の表面上
の所定位置にパターニングされたキャパシタ分離層を形
成し、このキャパシタ分離層の表面を利用してキャパシ
タの第１電極層の第２の部分が位置決めされて形成され
る。さらに、キャパシタ分離層を除去した後、このキャ
パシタ分離層に覆われていた第１導電層の領域のみが選
択的に除去されることにより、互いに隣接するキャパシ
タの第１電極層が分離して形成される。したがって、１
回のリソグラフィ工程により第１電極層が自己整合的に
形成され、工程の簡略化が図れる。
の所定位置にパターニングされたキャパシタ分離層を形
成し、このキャパシタ分離層の表面を利用してキャパシ
タの第１電極層の第２の部分が位置決めされて形成され
る。さらに、キャパシタ分離層を除去した後、このキャ
パシタ分離層に覆われていた第１導電層の領域のみが選
択的に除去されることにより、互いに隣接するキャパシ
タの第１電極層が分離して形成される。したがって、１
回のリソグラフィ工程により第１電極層が自己整合的に
形成され、工程の簡略化が図れる。
［実施例］ 以下、この発明の一実施例を図を用いて詳細に説明す
る。
る。
第１図は、この発明の第１の実施例によるDRAMのメモ
リセルアレイの平面構造図であり、第２図は、第１図中
の切断線II−IIに沿った方向からの断面構造図である。
まず、主に第１図を参照して、シリコン基板１表面には
行方向に平行に延びた複数のワード線4a、4b、4c、4d
と、列方向に互いに平行に延びた複数のビット線15、1
5、15、およびワード線とビット線との交差部近傍に配
置された複数のメモリセルMCが形成されている。第１図
および第２図を参照して、メモリセルは１つのトランス
ファゲートトランジスタ３と１つのキャパシタ10とから
構成される。トランスファゲートトランジスタ３はシリ
コン基板１表面に形成された１対のソース・ドレイン領
域６、６と、ソース・ドレイン領域６、６の間に位置す
るシリコン基板１の表面上にゲート絶縁膜５を介して形
成されたゲート電極（ワード線）4b、4cとを備える。ゲ
ート電極4b、4cの周囲は絶縁層22によって覆われてい
る。さらに、トランスファゲートトランジスタ３が形成
されたシリコン基板１表面上は厚い層間絶縁層20が形成
されている。層間絶縁層20の所定領域にはトランスファ
ゲートトランジスタ３の一方のソース・ドレイン領域６
に到達するコンタクトホール14が形成されている。
リセルアレイの平面構造図であり、第２図は、第１図中
の切断線II−IIに沿った方向からの断面構造図である。
まず、主に第１図を参照して、シリコン基板１表面には
行方向に平行に延びた複数のワード線4a、4b、4c、4d
と、列方向に互いに平行に延びた複数のビット線15、1
5、15、およびワード線とビット線との交差部近傍に配
置された複数のメモリセルMCが形成されている。第１図
および第２図を参照して、メモリセルは１つのトランス
ファゲートトランジスタ３と１つのキャパシタ10とから
構成される。トランスファゲートトランジスタ３はシリ
コン基板１表面に形成された１対のソース・ドレイン領
域６、６と、ソース・ドレイン領域６、６の間に位置す
るシリコン基板１の表面上にゲート絶縁膜５を介して形
成されたゲート電極（ワード線）4b、4cとを備える。ゲ
ート電極4b、4cの周囲は絶縁層22によって覆われてい
る。さらに、トランスファゲートトランジスタ３が形成
されたシリコン基板１表面上は厚い層間絶縁層20が形成
されている。層間絶縁層20の所定領域にはトランスファ
ゲートトランジスタ３の一方のソース・ドレイン領域６
に到達するコンタクトホール14が形成されている。
キャパシタ10は下部電極（ストレージノード）11と、
誘電体層12および上部電極（セルプレート）13の積層構
造から構成される。下部電極11はコンタクトホール14の
内部表面上および層間絶縁層20の表面上に形成された窒
化膜21の表面上に接して形成されたベース部分（第１の
部分）11aと、このベース部分11aの最外周に沿って鉛直
上方に延びて形成された立壁部分（第２の部分）11bの
２つの部分からなる。なお、このベース部分11aと立壁
部分11bは不純物が導入された多結晶シリコン層により
一体的に形成されている。下部電極11の表面上には誘電
体層12が形成されている。特に、誘電体層12は下部電極
11の立壁部分11bの内側面および外側面の両面を覆うよ
うに形成されている。したがって、この下部電極11の立
壁部分11bは内外側面の両方とも容量部分を構成する。
誘電体層12としては酸化膜、窒化膜あるいは酸化膜と窒
化膜の複合膜あるいは金属酸化膜などが用いられる。誘
電体層12の表面上には上部電極13が形成される。上部電
極13はメモリセルアレイのほぼ全面を覆うように形成さ
れる。また、上部電極13は不純物が導入された多結晶シ
リコあるいは高融点金属などの金属層などが用いられ
る。上部電極13の表面上は絶縁層23によって覆われる。
そして、絶縁層23表面上には所定形状の配線層24、24が
形成される。
誘電体層12および上部電極（セルプレート）13の積層構
造から構成される。下部電極11はコンタクトホール14の
内部表面上および層間絶縁層20の表面上に形成された窒
化膜21の表面上に接して形成されたベース部分（第１の
部分）11aと、このベース部分11aの最外周に沿って鉛直
上方に延びて形成された立壁部分（第２の部分）11bの
２つの部分からなる。なお、このベース部分11aと立壁
部分11bは不純物が導入された多結晶シリコン層により
一体的に形成されている。下部電極11の表面上には誘電
体層12が形成されている。特に、誘電体層12は下部電極
11の立壁部分11bの内側面および外側面の両面を覆うよ
うに形成されている。したがって、この下部電極11の立
壁部分11bは内外側面の両方とも容量部分を構成する。
誘電体層12としては酸化膜、窒化膜あるいは酸化膜と窒
化膜の複合膜あるいは金属酸化膜などが用いられる。誘
電体層12の表面上には上部電極13が形成される。上部電
極13はメモリセルアレイのほぼ全面を覆うように形成さ
れる。また、上部電極13は不純物が導入された多結晶シ
リコあるいは高融点金属などの金属層などが用いられ
る。上部電極13の表面上は絶縁層23によって覆われる。
そして、絶縁層23表面上には所定形状の配線層24、24が
形成される。
トランスファゲートトランジスタ３の一方側のソース
・ドレイン領域６にはビット線15が接続されている。ビ
ット線15はキャパシタ10の下部電極11の立壁部分11bや
ベース部分11aの主要部よりも低い位置に形成されてい
る。再び第１図を参照して、ビット線15はビット線コン
タクト部16においてその線幅が部分的に大きく形成され
ている。また、トランスファゲートトランジスタ３のソ
ース・ドレイン領域６の一方側はビット線15とコンタク
トされる領域においてビット線15の下部領域にまで延在
している。そして、この延在したソース・ドレイン領域
６と線幅が拡大されたビット線15のコンタクト部16によ
ってビット線とのコンタクトが形成されている。このよ
うに、ソース・ドレイン領域６とビット線15とのコンタ
クト部を相互に延長することによりコンタクトを形成し
ているため、ビット線15とトランスファゲートトランジ
スタの１対の不純物領域６、６は互いに平行に構成する
ことができる。
・ドレイン領域６にはビット線15が接続されている。ビ
ット線15はキャパシタ10の下部電極11の立壁部分11bや
ベース部分11aの主要部よりも低い位置に形成されてい
る。再び第１図を参照して、ビット線15はビット線コン
タクト部16においてその線幅が部分的に大きく形成され
ている。また、トランスファゲートトランジスタ３のソ
ース・ドレイン領域６の一方側はビット線15とコンタク
トされる領域においてビット線15の下部領域にまで延在
している。そして、この延在したソース・ドレイン領域
６と線幅が拡大されたビット線15のコンタクト部16によ
ってビット線とのコンタクトが形成されている。このよ
うに、ソース・ドレイン領域６とビット線15とのコンタ
クト部を相互に延長することによりコンタクトを形成し
ているため、ビット線15とトランスファゲートトランジ
スタの１対の不純物領域６、６は互いに平行に構成する
ことができる。
また、第２図を参照して、互いに隣接するキャパシタ
10、10の間の分離領域18は可能な限り狭く構成すること
ができる。言換えると、キャパシタ10の下部電極11のベ
ース部分11aの平面領域を拡大することが可能となる。
したがって、下部電極のベース部分11aの平面占有面積
が拡大し、さらにその最外周に位置する立壁部分11bの
周長さも拡大することによりキャパシタ10全体のキャパ
シタ容量が増大する。なお、第１図に示されるように、
キャパシタ10の平面形状は長方形状に図示されている
が、これは模式的な表現にすぎず、実際には長方形の角
が丸まった長楕円形あるいは円筒形に形成される。
10、10の間の分離領域18は可能な限り狭く構成すること
ができる。言換えると、キャパシタ10の下部電極11のベ
ース部分11aの平面領域を拡大することが可能となる。
したがって、下部電極のベース部分11aの平面占有面積
が拡大し、さらにその最外周に位置する立壁部分11bの
周長さも拡大することによりキャパシタ10全体のキャパ
シタ容量が増大する。なお、第１図に示されるように、
キャパシタ10の平面形状は長方形状に図示されている
が、これは模式的な表現にすぎず、実際には長方形の角
が丸まった長楕円形あるいは円筒形に形成される。
次に、第3A図ないし第3M図を用いて第２図に示される
メモリセルの断面構造の製造工程について説明する。
メモリセルの断面構造の製造工程について説明する。
まず、第3A図に示すように、シリコン基板１の主表面
上の所定領域にフィールド酸化膜２およびチャネルスト
ップ領域（図示せず）が形成される。さらに、シリコン
基板１の表面に熱酸化膜５、CVD法による多結晶シリコ
ン層４および酸化膜22aが順次形成される。
上の所定領域にフィールド酸化膜２およびチャネルスト
ップ領域（図示せず）が形成される。さらに、シリコン
基板１の表面に熱酸化膜５、CVD法による多結晶シリコ
ン層４および酸化膜22aが順次形成される。
次に、第3B図に示すように、フォトリソグラフィおよ
びエッチング法を用いてワード線4a、4b、4c、4dが形成
される。ワード線4a〜4dの表面上にはパターニングされ
た酸化膜22aが残余している。
びエッチング法を用いてワード線4a、4b、4c、4dが形成
される。ワード線4a〜4dの表面上にはパターニングされ
た酸化膜22aが残余している。
さらに、第3C図に示すように、CVD法を用いてシリコ
ン基板１上の全面に酸化膜22bを堆積する。
ン基板１上の全面に酸化膜22bを堆積する。
さらに、第3D図に示すように、酸化膜22bに対して異
方性エッチグを施すことにより、ワード線4a〜4dの周囲
に酸化膜の絶縁層22を形成する。そして、絶縁層22に覆
われたワード線4a〜4dをマスクとしてシリコン基板１表
面に不純物イオン30をイオン注入し、トランスファゲー
トトランジスタのソース・ドレイン領域６、６を形成す
る。
方性エッチグを施すことにより、ワード線4a〜4dの周囲
に酸化膜の絶縁層22を形成する。そして、絶縁層22に覆
われたワード線4a〜4dをマスクとしてシリコン基板１表
面に不純物イオン30をイオン注入し、トランスファゲー
トトランジスタのソース・ドレイン領域６、６を形成す
る。
さらに、第3E図に示すように、シリコン基板１表面上
に導電層、たとえばドープトポリシリコン層あるいは金
属層、さらには金属シリサイド層等を形成し、所定の形
状にパターニングする。これによりビット線15およびビ
ット線コンタクト16が形成される。
に導電層、たとえばドープトポリシリコン層あるいは金
属層、さらには金属シリサイド層等を形成し、所定の形
状にパターニングする。これによりビット線15およびビ
ット線コンタクト16が形成される。
次に、第3F図に示すように、シリコン基板１表面上に
層間絶縁膜20を形成する。さらに、層間絶縁膜20上にた
とえば膜厚100Å以上の窒化膜21を形成する。さらに窒
化膜21の表面上にたとえば膜厚5000Å以上の酸化膜31a
を形成する。この酸化膜31aの膜厚は後工程においてキ
ャパシタ10の下部電極11の立壁部分11bの高さを規定す
る。したがって、この膜厚は製品としてのDRAMのキャパ
シタ容量の設定値により変動する。また、この窒化膜21
および酸化膜31aの組合わせは、両者のエッチングに対
する選択比が異なるような材料の組合わせで選ばれてい
る。
層間絶縁膜20を形成する。さらに、層間絶縁膜20上にた
とえば膜厚100Å以上の窒化膜21を形成する。さらに窒
化膜21の表面上にたとえば膜厚5000Å以上の酸化膜31a
を形成する。この酸化膜31aの膜厚は後工程においてキ
ャパシタ10の下部電極11の立壁部分11bの高さを規定す
る。したがって、この膜厚は製品としてのDRAMのキャパ
シタ容量の設定値により変動する。また、この窒化膜21
および酸化膜31aの組合わせは、両者のエッチングに対
する選択比が異なるような材料の組合わせで選ばれてい
る。
さらに、第3G図に示すように、酸化膜31aをエッチン
グ法を用いてパターニングし、互いに隣接するキャパシ
タ間を分離するためのキャパシタ分離層31を形成する。
このエッチング工程において、窒化膜21は酸化膜31に対
して異なるエッチング速度を有する。したがって、窒化
膜21の表面までエッチングが進行した際、エッチング速
度が低下する。この機を捉えて酸化膜31aのエッチング
を終了させる。また、このエッチングにおいては、キャ
パシタ分離層31として残余する領域がエッチング除去す
る領域に比べて微細である。エッチング技術において
は、微細な孔あけあるいは溝掘り成形については微細加
工上の技術的限界があるが、このような残余部分を微細
にする場合にはそのような技術的限界が少ない。このた
めにキャパシタ分離層31の幅を微細加工することが可能
であり、最終的にはキャパシタ間の分離幅を微細にする
ことが可能となる。
グ法を用いてパターニングし、互いに隣接するキャパシ
タ間を分離するためのキャパシタ分離層31を形成する。
このエッチング工程において、窒化膜21は酸化膜31に対
して異なるエッチング速度を有する。したがって、窒化
膜21の表面までエッチングが進行した際、エッチング速
度が低下する。この機を捉えて酸化膜31aのエッチング
を終了させる。また、このエッチングにおいては、キャ
パシタ分離層31として残余する領域がエッチング除去す
る領域に比べて微細である。エッチング技術において
は、微細な孔あけあるいは溝掘り成形については微細加
工上の技術的限界があるが、このような残余部分を微細
にする場合にはそのような技術的限界が少ない。このた
めにキャパシタ分離層31の幅を微細加工することが可能
であり、最終的にはキャパシタ間の分離幅を微細にする
ことが可能となる。
さらに、第3H図に示すように、フォトリソグラフィお
よびエッチング法を用いてソース・ドレイン領域６に到
達するコンタクトホール14、14を形成する。
よびエッチング法を用いてソース・ドレイン領域６に到
達するコンタクトホール14、14を形成する。
さらに、第3I図に示すように、CVD法を用いて多結晶
シリコン層110をコンタクトホール14の内部表面、窒化
膜21の表面上およびキャパシタ分離層31の表面上に堆積
する。そして、多結晶シリコン層110の表面上にレジス
ト（エッチバック層）32を厚く塗布する。
シリコン層110をコンタクトホール14の内部表面、窒化
膜21の表面上およびキャパシタ分離層31の表面上に堆積
する。そして、多結晶シリコン層110の表面上にレジス
ト（エッチバック層）32を厚く塗布する。
さらに、第3J図に示すように、レジスト32をエッチバ
ックし、多結晶シリコン層110の一部を露出させる。
ックし、多結晶シリコン層110の一部を露出させる。
さらに、第3K図に示すように、露出した多結晶シリコ
ン層110表面を異方性エッチングなどを用いて選択的に
除去する。これによりキャパシタ分離層31の表面上にお
いて多結晶シリコン層110が分離され、各キャパシタの
下部電極11が形成される。
ン層110表面を異方性エッチングなどを用いて選択的に
除去する。これによりキャパシタ分離層31の表面上にお
いて多結晶シリコン層110が分離され、各キャパシタの
下部電極11が形成される。
さらに、第3L図に示すように、レジスト32をエッチン
グ除去し、さらにキャパシタ分離層31をフッ酸などで除
去する。そして、下部電極11の表面にたとえば窒化膜な
どの誘電体層12を形成する。
グ除去し、さらにキャパシタ分離層31をフッ酸などで除
去する。そして、下部電極11の表面にたとえば窒化膜な
どの誘電体層12を形成する。
そして、第3M図に示すように、誘電体層12の表面上に
CVD法を用いて多結晶シリコン層などの上部電極13を形
成する。その後、絶縁層23および配線層24などを形成し
てDRAMのメモリセルの製造工程が完了する。
CVD法を用いて多結晶シリコン層などの上部電極13を形
成する。その後、絶縁層23および配線層24などを形成し
てDRAMのメモリセルの製造工程が完了する。
次に、この発明の第２の実施例によるDRAMのメモリセ
ルについて説明する。第４図は、第１の実施例を示した
第２図に相当するメモリセルの断面構造図である。第４
図を参照して、第２の実施例の特徴点は、層間絶縁層20
の表面上に形成されるエッチングストップ層として多結
晶シリコン層25を用いたことである。この多結晶シリコ
ン層25は後述する製造工程においてオーバーエッチング
を防止するために使用されるものであるが、完成後は、
キャパシタの下部電極11と一体となり下部電極11を構成
する。
ルについて説明する。第４図は、第１の実施例を示した
第２図に相当するメモリセルの断面構造図である。第４
図を参照して、第２の実施例の特徴点は、層間絶縁層20
の表面上に形成されるエッチングストップ層として多結
晶シリコン層25を用いたことである。この多結晶シリコ
ン層25は後述する製造工程においてオーバーエッチング
を防止するために使用されるものであるが、完成後は、
キャパシタの下部電極11と一体となり下部電極11を構成
する。
次に、第４図に示されるDRAMのメモリセルの製造工程
にについて説明する。なお、この第２の実施例によるメ
モリセルの製造工程は第3A図ないし第3M図に示された第
１の実施例によるDRAMのメモリセルの製造工程と多く重
複するため、ここでは特徴的な製造工程についてのみ説
明し、他の説明は第１の実施例を参照することとしてそ
の記載を省略する。まず、第5A図（第3F図に対応）に示
すように、層間絶縁層20の表面上にCVD法を用いて多結
晶シリコン層25を堆積する。さらに、その表面上に酸化
膜31aを形成する。この多結晶シリコン層25はその上層
に形成される酸化膜31aに対して大きなエッチング選択
比を有する。
にについて説明する。なお、この第２の実施例によるメ
モリセルの製造工程は第3A図ないし第3M図に示された第
１の実施例によるDRAMのメモリセルの製造工程と多く重
複するため、ここでは特徴的な製造工程についてのみ説
明し、他の説明は第１の実施例を参照することとしてそ
の記載を省略する。まず、第5A図（第3F図に対応）に示
すように、層間絶縁層20の表面上にCVD法を用いて多結
晶シリコン層25を堆積する。さらに、その表面上に酸化
膜31aを形成する。この多結晶シリコン層25はその上層
に形成される酸化膜31aに対して大きなエッチング選択
比を有する。
次に第5B図（第3G図に対応）に示すように、酸化膜31
aを選択的にエッチングし、キャパシタ分離層31を形成
する。このとき、多結晶シリコン層25は酸化膜31aのエ
ッチング終点検出に利用され、下層の層間絶縁層20がオ
ーバエッチングされるのを防止する。
aを選択的にエッチングし、キャパシタ分離層31を形成
する。このとき、多結晶シリコン層25は酸化膜31aのエ
ッチング終点検出に利用され、下層の層間絶縁層20がオ
ーバエッチングされるのを防止する。
さらに、第5C図（第3H図に対応）に示すように、フォ
トリソグラフィ法およびエッチング法を用いて多結晶シ
リコン層25および層間絶縁層20中にソース・ドレイン領
域６、６に達するコンタクトホール14を形成する。
トリソグラフィ法およびエッチング法を用いて多結晶シ
リコン層25および層間絶縁層20中にソース・ドレイン領
域６、６に達するコンタクトホール14を形成する。
また、第5D図（第3I図に対応）に示すように、コンタ
クトホール14の内部表面、多結晶シリコン層25表面上お
よびキャパシタ分離層31表面上に多結晶シリコン層110
を堆積する。そして、多結晶シリコン層110の表面上に
レジスト32を厚く塗布する。
クトホール14の内部表面、多結晶シリコン層25表面上お
よびキャパシタ分離層31表面上に多結晶シリコン層110
を堆積する。そして、多結晶シリコン層110の表面上に
レジスト32を厚く塗布する。
さらに、第5E図（第3J図に対応）に示すように、レジ
スト32をエッチバックし、多結晶シリコン層110の表面
を露出させる。
スト32をエッチバックし、多結晶シリコン層110の表面
を露出させる。
さらに、第5F図（第3K図に対応）に示すように、露出
した多結晶シリコン層110の表面を選択的に除去する。
これにより、キャパシタ分離層31表面上の多結晶シリコ
ン層110が除去され、互いに独立したキャパシタの下部
電極11、11が形成される。
した多結晶シリコン層110の表面を選択的に除去する。
これにより、キャパシタ分離層31表面上の多結晶シリコ
ン層110が除去され、互いに独立したキャパシタの下部
電極11、11が形成される。
さらに、第5G図に示すように、キャパシタ分離層31お
よびこのキャパシタ分離層31の下部に位置する多結晶シ
リコン層25を選択的に除去する。これによって互いに隣
接するキャパシタの下部電極11、11間は絶縁分離され
る。
よびこのキャパシタ分離層31の下部に位置する多結晶シ
リコン層25を選択的に除去する。これによって互いに隣
接するキャパシタの下部電極11、11間は絶縁分離され
る。
その後、第5H図に示すようにパターニングされた下部
電極11の表面上に誘電体層12が形成される。
電極11の表面上に誘電体層12が形成される。
なお、上記第１および第２の実施例においては、エッ
チバック層としてレジスト32を用いた場合について示し
たが、これに限定されるものではなく、たとえばCVDシ
リコン酸化膜などを用いても同様の効果を奏することが
できる。
チバック層としてレジスト32を用いた場合について示し
たが、これに限定されるものではなく、たとえばCVDシ
リコン酸化膜などを用いても同様の効果を奏することが
できる。
さらに、この発明の第３の実施例によるDRAMのメモリ
セルについて説明する。第６図は、第１の実施例を示す
第２図に相当するメモリセルの断面構造図である。
セルについて説明する。第６図は、第１の実施例を示す
第２図に相当するメモリセルの断面構造図である。
第６図を参照して、第３の実施例の特徴点は、キャパ
シタ10の下部電極11の立壁部分11bが基板主表面に対し
て斜め方向に延びて形成されていることである。具体的
には、立壁11bは中空の斜楕円柱状あるいは中空の斜円
柱状さらには中空の斜角柱状に形成されている。そし
て、傾斜した立壁部分11bの内側表面も外側表面も容量
部分として利用される。仮に、下部電極11の立壁部分11
bの基板主表面に垂直な方向の高さを一定とすると、第
３の実施例のキャパシタの立壁部分11bは傾斜表面を有
することにより第１実施例の立壁部分11bに比べて表面
積が増大している。なお、立壁部分11bの傾斜方向およ
び角度は、下記に述べる製造プロセスにおいて任意に制
御可能である。
シタ10の下部電極11の立壁部分11bが基板主表面に対し
て斜め方向に延びて形成されていることである。具体的
には、立壁11bは中空の斜楕円柱状あるいは中空の斜円
柱状さらには中空の斜角柱状に形成されている。そし
て、傾斜した立壁部分11bの内側表面も外側表面も容量
部分として利用される。仮に、下部電極11の立壁部分11
bの基板主表面に垂直な方向の高さを一定とすると、第
３の実施例のキャパシタの立壁部分11bは傾斜表面を有
することにより第１実施例の立壁部分11bに比べて表面
積が増大している。なお、立壁部分11bの傾斜方向およ
び角度は、下記に述べる製造プロセスにおいて任意に制
御可能である。
次に、第６図に示されるDRAMのメモリセルの製造工程
について説明する。なお、この第３の実施例の製造工程
は第3A図ないし第3M図に示された第１の実施例によるDR
AMのメモリセルの製造工程と多くの部分で重複するた
め、ここでは特徴的な製造工程についてのみ説明し、他
の説明は第１の実施例を参照することとしてその記載を
省略する。
について説明する。なお、この第３の実施例の製造工程
は第3A図ないし第3M図に示された第１の実施例によるDR
AMのメモリセルの製造工程と多くの部分で重複するた
め、ここでは特徴的な製造工程についてのみ説明し、他
の説明は第１の実施例を参照することとしてその記載を
省略する。
まず、第7A図（第3F図に対応）に示すように、層間絶
縁層20の表面上にCVD法を用いて多結晶シリコン層25を
堆積する。さらに、その表面上に酸化膜31aを形成す
る。この多結晶シリコン層25はその上層に形成される酸
化膜31aに対して大きなエッチング選択比を有する。
縁層20の表面上にCVD法を用いて多結晶シリコン層25を
堆積する。さらに、その表面上に酸化膜31aを形成す
る。この多結晶シリコン層25はその上層に形成される酸
化膜31aに対して大きなエッチング選択比を有する。
次に、第7B図（第3G図に対応）に示すように、酸化膜
31aを選択的にエッチングし、基板表面に対して傾斜し
たキャパシタ分離層31を形成する。エッチング方法とし
て、たとえばプラズマエッチングが用いられる。プラズ
マ中のイオン飛来方向に対して基板の主表面を傾けて半
導体基板を支持する。この状態で酸化膜31aをエッチン
グすると、キャパシタ分離層31を基板主表面に対して任
意の方向および角度に傾けて形成することができる。こ
の傾斜方向および角度は下部電極の立壁部分11bの傾斜
表面積が最大となるように設定する。
31aを選択的にエッチングし、基板表面に対して傾斜し
たキャパシタ分離層31を形成する。エッチング方法とし
て、たとえばプラズマエッチングが用いられる。プラズ
マ中のイオン飛来方向に対して基板の主表面を傾けて半
導体基板を支持する。この状態で酸化膜31aをエッチン
グすると、キャパシタ分離層31を基板主表面に対して任
意の方向および角度に傾けて形成することができる。こ
の傾斜方向および角度は下部電極の立壁部分11bの傾斜
表面積が最大となるように設定する。
さらに、第7C図（第3H図に対応）に示すように、フォ
トリソグラフィ法およびエッチング法を用いて多結晶シ
リコン層25および層間絶縁層20中にソース・ドレイン領
域６、６に達するコンタクトホール14を形成する。
トリソグラフィ法およびエッチング法を用いて多結晶シ
リコン層25および層間絶縁層20中にソース・ドレイン領
域６、６に達するコンタクトホール14を形成する。
また、第7D図（第3I図に対応）に示すように、コンタ
クトホール14の内部表面、多結晶シリコン層25表面上お
よび傾斜した側部表面を有するキャパシタ分離層31表面
上に多結晶シリコン層110を堆積する。そして、多結晶
シリコン層110の表面上にレジスト32を厚く塗布する。
クトホール14の内部表面、多結晶シリコン層25表面上お
よび傾斜した側部表面を有するキャパシタ分離層31表面
上に多結晶シリコン層110を堆積する。そして、多結晶
シリコン層110の表面上にレジスト32を厚く塗布する。
さらに、第7E図（第3J図に対応）に示すように、レジ
スト32をエッチバックし、多結晶シリコン層110の表面
を露出させる。
スト32をエッチバックし、多結晶シリコン層110の表面
を露出させる。
さらに、第7F図（第3K図に対応）に示すように、露出
した多結晶シリコン層110の表面を選択的に除去する。
これにより、キャパシタ分離層31表面上の多結晶シリコ
ン層110が除去され、互いに独立したキャパシタの下部
電極11、11が形成される。
した多結晶シリコン層110の表面を選択的に除去する。
これにより、キャパシタ分離層31表面上の多結晶シリコ
ン層110が除去され、互いに独立したキャパシタの下部
電極11、11が形成される。
その後、第3L図および第3M図と同等の工程を経て第６
図に示されるメモリセルが完成する。
図に示されるメモリセルが完成する。
なお、上記の実施例においても、層間絶縁層20の表面
上に多結晶シリコン層25を形成する代わりに窒化膜を形
成してもよい。
上に多結晶シリコン層25を形成する代わりに窒化膜を形
成してもよい。
次に、この発明の第４の実施例について説明する。第
８図は、第４の実施例におけるメモリセルアレイの平面
構造図であり、第９図は、第８図中における切断線VII
−VIIに沿った方向からの断面構造図である。両図を参
照して、第３の実施例によるメモリセルの構造的な特徴
点は、キャパシタ10の下部電極11のベース部分11aと立
壁部分11bとでその膜厚が互いに異なることである。下
部電極11のベース部分11aの膜厚t1は主に電極層として
の抵抗を低減し得るように、相対的に厚く形成されてい
る。一例としては約2000Å程度の膜厚に形成される。キ
ャパシタ３の下部電極11の立壁部分11bの膜厚t2は２つ
の要因を考慮して定められる。第１の点は、下部電極11
の立壁部分11bの内周径Ｌをできる限り大きくし、内周
壁面の面積を増大し得るように可能な限り薄くすること
である。第２の点は、逆に動作時にこの立壁部分11bに
広がる空乏層の影響によって立壁部分11bが高抵抗化
し、容量領域として機能しなくならない程度に膜厚を確
保することである。一例として500Å程度に形成され
る。また、この立壁部分11bは第１および第２の実施例
と同様にベース部分11aの最外周部と面一となり鉛直上
方に突出している。なお、第６図において第１電極層11
は長方形状に示されているが、実際には四隅が丸みを帯
びた形状、あるいは楕円形状さらには円筒形状に形成さ
れてもよい。
８図は、第４の実施例におけるメモリセルアレイの平面
構造図であり、第９図は、第８図中における切断線VII
−VIIに沿った方向からの断面構造図である。両図を参
照して、第３の実施例によるメモリセルの構造的な特徴
点は、キャパシタ10の下部電極11のベース部分11aと立
壁部分11bとでその膜厚が互いに異なることである。下
部電極11のベース部分11aの膜厚t1は主に電極層として
の抵抗を低減し得るように、相対的に厚く形成されてい
る。一例としては約2000Å程度の膜厚に形成される。キ
ャパシタ３の下部電極11の立壁部分11bの膜厚t2は２つ
の要因を考慮して定められる。第１の点は、下部電極11
の立壁部分11bの内周径Ｌをできる限り大きくし、内周
壁面の面積を増大し得るように可能な限り薄くすること
である。第２の点は、逆に動作時にこの立壁部分11bに
広がる空乏層の影響によって立壁部分11bが高抵抗化
し、容量領域として機能しなくならない程度に膜厚を確
保することである。一例として500Å程度に形成され
る。また、この立壁部分11bは第１および第２の実施例
と同様にベース部分11aの最外周部と面一となり鉛直上
方に突出している。なお、第６図において第１電極層11
は長方形状に示されているが、実際には四隅が丸みを帯
びた形状、あるいは楕円形状さらには円筒形状に形成さ
れてもよい。
次に、第９図に示されるメモセルの製造工程について
説明する。第10A図ないし第10N図は、第９図に示される
メモリセルの製造工程断面図である。
説明する。第10A図ないし第10N図は、第９図に示される
メモリセルの製造工程断面図である。
まず、第10A図に示すように、シリコン基板１の主表
面上の所定領域にフィールド酸化膜２およびチャネルス
トップ領域（図示せず）が形成される。フィールド酸化
膜２はLOCOS法を用いて形成される。
面上の所定領域にフィールド酸化膜２およびチャネルス
トップ領域（図示せず）が形成される。フィールド酸化
膜２はLOCOS法を用いて形成される。
次に、第10B図に示すように、熱酸化法などによりゲ
ート絶縁層５を形成した後、多結晶シリコンからなるゲ
ート電極（ワード線）4b、4c、4d、4eを選択的に形成す
る。さらに、２度の酸化膜の堆積工程とエッチング工程
によってゲート電極4b〜4eの周囲に絶縁層22を形成す
る。さらに、絶縁層22に覆われたゲート電極4b、4cをマ
スクとしてイオン注入法を用いてシリコン基板１表面に
不純物イオンを導入し、ソース・ドレイン領域６、６を
形成する。
ート絶縁層５を形成した後、多結晶シリコンからなるゲ
ート電極（ワード線）4b、4c、4d、4eを選択的に形成す
る。さらに、２度の酸化膜の堆積工程とエッチング工程
によってゲート電極4b〜4eの周囲に絶縁層22を形成す
る。さらに、絶縁層22に覆われたゲート電極4b、4cをマ
スクとしてイオン注入法を用いてシリコン基板１表面に
不純物イオンを導入し、ソース・ドレイン領域６、６を
形成する。
さらに、第10C図に示すように、たとえばタングステ
ン、モリブデン、チタンなどの高融点金属層を堆積し、
所定の形状にパターニングする。これにより、トランス
ファゲートトランジスタの一方のソース・ドレイン領域
６に直接コンタクトされるビット線15が形成される。な
お、このビット線15の材料としては高融点金属シリサイ
ドやあるいはポリサイドなどを用いてもかまわない。さ
らに、ビット線15の周囲を絶縁層27で覆う。
ン、モリブデン、チタンなどの高融点金属層を堆積し、
所定の形状にパターニングする。これにより、トランス
ファゲートトランジスタの一方のソース・ドレイン領域
６に直接コンタクトされるビット線15が形成される。な
お、このビット線15の材料としては高融点金属シリサイ
ドやあるいはポリサイドなどを用いてもかまわない。さ
らに、ビット線15の周囲を絶縁層27で覆う。
さらに、第10D図に示すように、シリコン基板１表面
上の全面にCVD法を用いて不純物が導入された多結晶シ
リコン層110aを堆積する。この多結晶シリコン層110aに
は不純物が1020/cm3以上導入されている。
上の全面にCVD法を用いて不純物が導入された多結晶シ
リコン層110aを堆積する。この多結晶シリコン層110aに
は不純物が1020/cm3以上導入されている。
さらに、第10E図に示すように、たとえばシリコン酸
化膜の絶縁層35を厚く堆積する。この絶縁層35の膜厚に
よってキャパシタの下部電極11の立壁部分11bの高さが
規定されることになる。
化膜の絶縁層35を厚く堆積する。この絶縁層35の膜厚に
よってキャパシタの下部電極11の立壁部分11bの高さが
規定されることになる。
さらに、第10F図に示すように、絶縁層35の表面上に
レジスト36を塗布し、リソグラフィ法等を用いて所定の
形状にパターニングする。これによりレジスト36からな
るレジストパターン（キャパシタ分離層）36が形成され
る。レジストパター36の幅は互いに隣接するキャパシタ
間の分離間隔を規定することになる。
レジスト36を塗布し、リソグラフィ法等を用いて所定の
形状にパターニングする。これによりレジスト36からな
るレジストパターン（キャパシタ分離層）36が形成され
る。レジストパター36の幅は互いに隣接するキャパシタ
間の分離間隔を規定することになる。
さらに、第10G図に示すようにレジストパターン36を
マスクとして絶縁層35を選択的に除去する。このエッチ
ング法は、たとえば異方性エッチングを用いて行なわれ
る。なお、レジストパターン36の幅よりもさらに絶縁層
35の幅を狭くしたい場合には、さらにウェットエッチン
グなどを施してもよい。
マスクとして絶縁層35を選択的に除去する。このエッチ
ング法は、たとえば異方性エッチングを用いて行なわれ
る。なお、レジストパターン36の幅よりもさらに絶縁層
35の幅を狭くしたい場合には、さらにウェットエッチン
グなどを施してもよい。
さらに、第10H図に示すように、レジストパターン36
を除去した後、CVD法を用いて不純物が導入された多結
晶シリコン層110bを全面に堆積する。この多結晶シリコ
ン層110bの膜厚はその下層に形成された第１の多結晶シ
リコン層110aより薄く形成される。つまり、第２の多結
晶シリコン層110bの膜厚は図中Ｌで示される内周径をで
きる限り大きくし得るような膜厚で形成される。たとえ
ば、500Å程度の膜厚に形成される。なお、この多結晶
シリコン層110bにも濃度が1020/cm3以上の不純物が導入
されている。
を除去した後、CVD法を用いて不純物が導入された多結
晶シリコン層110bを全面に堆積する。この多結晶シリコ
ン層110bの膜厚はその下層に形成された第１の多結晶シ
リコン層110aより薄く形成される。つまり、第２の多結
晶シリコン層110bの膜厚は図中Ｌで示される内周径をで
きる限り大きくし得るような膜厚で形成される。たとえ
ば、500Å程度の膜厚に形成される。なお、この多結晶
シリコン層110bにも濃度が1020/cm3以上の不純物が導入
されている。
さらに、第10I図に示すように、第２の多結晶シリコ
ン層110bの表面が完全に覆われるように厚いレジスト37
を塗布する。そして、このレジスト37をエッチバックし
絶縁層35の上部表面を覆う第２多結晶シリコン層110bの
一部を露出させる。
ン層110bの表面が完全に覆われるように厚いレジスト37
を塗布する。そして、このレジスト37をエッチバックし
絶縁層35の上部表面を覆う第２多結晶シリコン層110bの
一部を露出させる。
さらに、第10J図に示すように、レジスト37表面に露
出した第２の多結晶シリコン層110bをエッチングし、引
続いて絶縁層35を自己整合的にエッチング除去する。こ
のエッチングにより絶縁層35が除去された開口部の内部
に第１の多結晶シリ層110aの表面が露出する。
出した第２の多結晶シリコン層110bをエッチングし、引
続いて絶縁層35を自己整合的にエッチング除去する。こ
のエッチングにより絶縁層35が除去された開口部の内部
に第１の多結晶シリ層110aの表面が露出する。
さらに、第10K図に示すように、異方性エッチングを
用いて多結晶シリコン層110aの露出した領域のみを自己
整合的に除去する。その後、レジスト37を除去する。こ
の工程によりキャパシタの下部電極11のベース部分11a
と立壁部分11bとが形成される。
用いて多結晶シリコン層110aの露出した領域のみを自己
整合的に除去する。その後、レジスト37を除去する。こ
の工程によりキャパシタの下部電極11のベース部分11a
と立壁部分11bとが形成される。
さらに、第10L図に示すように下部電極11などの表面
上に誘電体層として、シリコン窒化膜やシリコン酸化膜
あるいはそれらの複合膜、さらには五酸化タンタル（Ta
2O5）、ハフニウム酸化膜（HaO2）などの薄い絶縁層を
被着させる。
上に誘電体層として、シリコン窒化膜やシリコン酸化膜
あるいはそれらの複合膜、さらには五酸化タンタル（Ta
2O5）、ハフニウム酸化膜（HaO2）などの薄い絶縁層を
被着させる。
さらに、第10M図に示すように、全面に導電性を有す
る多結晶シリコン層などの上部電極（セルプレート）13
を形成する。なお、セルプレートはたとえば高融点金属
などを用いてもかまわない。さらに、第10N図に示すよ
うに、上部電極13の上部を厚い層間絶縁層20で覆う。そ
して、層間絶縁層20の所定領域にコンタクトホールを形
成し、このコンタクトホールの内部にたとえば多結晶シ
リコンやタングステンなどの導電体を埋込む（図示省
略）。そして、層間絶縁層20の表面上にアルミニウムな
どからなる所定形状の配線層24を形成する。さらに、そ
の表面上を保護膜26で覆う。以上により、メモリセルが
製造される。
る多結晶シリコン層などの上部電極（セルプレート）13
を形成する。なお、セルプレートはたとえば高融点金属
などを用いてもかまわない。さらに、第10N図に示すよ
うに、上部電極13の上部を厚い層間絶縁層20で覆う。そ
して、層間絶縁層20の所定領域にコンタクトホールを形
成し、このコンタクトホールの内部にたとえば多結晶シ
リコンやタングステンなどの導電体を埋込む（図示省
略）。そして、層間絶縁層20の表面上にアルミニウムな
どからなる所定形状の配線層24を形成する。さらに、そ
の表面上を保護膜26で覆う。以上により、メモリセルが
製造される。
このように、第４の実施例においては、１回のパター
ニングより形成された絶縁層（キャパシタ分離層）35を
利用して互いに分離独立したキャパシタの下部電極11が
自己整合的に形成できる。そして、隣接するキャパシタ
間の距離はこの絶縁層35の幅によって制御よく定めるこ
とができる。さらに、キャパシタ10の下部電極11のベー
ス部分11aと立壁部分11bとは異なる堆積工程により製造
される。したがって、各々の膜厚設定が容易になし得
る。さらに、このベース部分11aと立壁部分11bの材料を
変更することも容易にできる。たとえば、ベース部分11
aには高融点金属や高融点金属シリサイドなどを用い、
立壁部分11bには多結晶シリコンなどを用いる組合せ、
あるいはその逆の組合せなど種々のものが適用可能であ
る。
ニングより形成された絶縁層（キャパシタ分離層）35を
利用して互いに分離独立したキャパシタの下部電極11が
自己整合的に形成できる。そして、隣接するキャパシタ
間の距離はこの絶縁層35の幅によって制御よく定めるこ
とができる。さらに、キャパシタ10の下部電極11のベー
ス部分11aと立壁部分11bとは異なる堆積工程により製造
される。したがって、各々の膜厚設定が容易になし得
る。さらに、このベース部分11aと立壁部分11bの材料を
変更することも容易にできる。たとえば、ベース部分11
aには高融点金属や高融点金属シリサイドなどを用い、
立壁部分11bには多結晶シリコンなどを用いる組合せ、
あるいはその逆の組合せなど種々のものが適用可能であ
る。
また、キャパシタ10の下部電極11には高濃度（10-20/
cm3以上）の不純物が導入されている。これは、キャパ
シタ３の動作時に下部電極11側に空乏層が広がり高抵抗
化して電荷の充放電の動作が低下するのを防止するため
である。
cm3以上）の不純物が導入されている。これは、キャパ
シタ３の動作時に下部電極11側に空乏層が広がり高抵抗
化して電荷の充放電の動作が低下するのを防止するため
である。
［発明の効果］ このように、この発明による半導体記憶装置は、基板
上の絶縁層表面に沿って形成される第１のキャパシタ部
分と、この第１の部分の最外周部から斜め上方に延びて
形成される第２のキャパシタ部分とからなるキャパシタ
構造を構成したので、キャパシタの平面占有面積の減少
にかかわらずキャパシタ容量の増大および確保を行なう
ことが可能となる。さらに、ビット線をキャパシタの電
極層の主要部より下部に配置することにより、ビット線
コンタクト部を考慮せず隣接するキャパシタ間を分離す
ることが可能となり、その分離領域を微細化し、キャパ
シタの平面占有面積を増大することが可能となる。さら
に、この発明による半導体記憶装置のキャパシタはコン
タクトホールとキャパシタ分離層で構成される段差部に
下部電極層を形成し、パターニング形成するように構成
したので、隣接するキャパシタ間の分離が容易でかつ一
体的にキャパシタの下部電極を形成することが可能とな
り、その上部に形成されるキャパシタの絶縁層の信頼性
を向上させることが可能となる。
上の絶縁層表面に沿って形成される第１のキャパシタ部
分と、この第１の部分の最外周部から斜め上方に延びて
形成される第２のキャパシタ部分とからなるキャパシタ
構造を構成したので、キャパシタの平面占有面積の減少
にかかわらずキャパシタ容量の増大および確保を行なう
ことが可能となる。さらに、ビット線をキャパシタの電
極層の主要部より下部に配置することにより、ビット線
コンタクト部を考慮せず隣接するキャパシタ間を分離す
ることが可能となり、その分離領域を微細化し、キャパ
シタの平面占有面積を増大することが可能となる。さら
に、この発明による半導体記憶装置のキャパシタはコン
タクトホールとキャパシタ分離層で構成される段差部に
下部電極層を形成し、パターニング形成するように構成
したので、隣接するキャパシタ間の分離が容易でかつ一
体的にキャパシタの下部電極を形成することが可能とな
り、その上部に形成されるキャパシタの絶縁層の信頼性
を向上させることが可能となる。
第１図は、この発明の第１の実施例によるDRAMのメモリ
セルアレイの平面構造図である。第２図は、第１図中の
切断線II−IIに沿った方向からのメモリセルの断面構造
図である。第3A図、第3B図、第3C図、第3D図、第3E図、
第3F図、第3G図、第3H図、第3I図、第3J図、第3K図、第
3L図および第3M図は、第２図に示されるDRAMのメモリセ
ルの製造工程断面図である。第４図は、この発明の第２
の実施例によるDRAMのメモリセルの断面構造図である。
第5A図、第5B図、第5C図、第5D図、第5E図、第5F図、第
5G図および第5H図は、第４図に示されるメモリセルの主
要な製造工程断面図である。 第６図は、この発明の第３の実施例を示すDRAMのメモリ
セルの断面構造図である。第7A図、第7B図、第7C図、第
7D図、第7E図および第7F図は、第６図に示すメモリセル
主要な製造工程断面図である。 第８図は、この発明の第４の実施例によるメモリセルア
レイの平面構造図である。第９図は、第８図中の切断線
VII−VIIに沿った方向からの断面構造図である。第10A
図、第10B図、第10C図、第10D図、第10E図、第10F図、
第10G図、第10H図、第10I図、第10J図、第10K図、第10L
図、第10M図および第10N図は、第９図に示されるメモリ
セルの製造工程断面図である。 第11図は、従来のDRAMのブロック図である。第12図は、
従来のDRAMのメモリセルの等価回路図である。第13図
は、従来の一例を示すDRAMのスタックトタイプキャパシ
タを備えたメモリセルの断面構造図である。第14図は、
従来の他の実施例を示すDRAMのメモリセルの断面構造図
である。第15A図、第15B図、第15C図、第15D図、第15E
図および第15F図は、第14図に示すDRAMのメモリセルの
製造工程断面図である。 図において、１はシリコン基板、３はトランスファゲー
トトランジスタ、4a、4b、4c、4dはワード線（ゲート電
極）、５はゲート絶縁膜、６はソース・ドレイン領域、
10はキャパシタ、11は下部電極、11aは下部電極のベー
ス部分、11bは下部電極の立壁部分、12は誘電体層、13
は上部電極、15はビット線、16はビット線コンタクト
部、17はキャパシタコンタクト部、21は窒化膜、25は多
結晶シリコン膜、31はキャパシタ分離層を示している。 なお、図中、同一符号は同一または相当部分を示す。
セルアレイの平面構造図である。第２図は、第１図中の
切断線II−IIに沿った方向からのメモリセルの断面構造
図である。第3A図、第3B図、第3C図、第3D図、第3E図、
第3F図、第3G図、第3H図、第3I図、第3J図、第3K図、第
3L図および第3M図は、第２図に示されるDRAMのメモリセ
ルの製造工程断面図である。第４図は、この発明の第２
の実施例によるDRAMのメモリセルの断面構造図である。
第5A図、第5B図、第5C図、第5D図、第5E図、第5F図、第
5G図および第5H図は、第４図に示されるメモリセルの主
要な製造工程断面図である。 第６図は、この発明の第３の実施例を示すDRAMのメモリ
セルの断面構造図である。第7A図、第7B図、第7C図、第
7D図、第7E図および第7F図は、第６図に示すメモリセル
主要な製造工程断面図である。 第８図は、この発明の第４の実施例によるメモリセルア
レイの平面構造図である。第９図は、第８図中の切断線
VII−VIIに沿った方向からの断面構造図である。第10A
図、第10B図、第10C図、第10D図、第10E図、第10F図、
第10G図、第10H図、第10I図、第10J図、第10K図、第10L
図、第10M図および第10N図は、第９図に示されるメモリ
セルの製造工程断面図である。 第11図は、従来のDRAMのブロック図である。第12図は、
従来のDRAMのメモリセルの等価回路図である。第13図
は、従来の一例を示すDRAMのスタックトタイプキャパシ
タを備えたメモリセルの断面構造図である。第14図は、
従来の他の実施例を示すDRAMのメモリセルの断面構造図
である。第15A図、第15B図、第15C図、第15D図、第15E
図および第15F図は、第14図に示すDRAMのメモリセルの
製造工程断面図である。 図において、１はシリコン基板、３はトランスファゲー
トトランジスタ、4a、4b、4c、4dはワード線（ゲート電
極）、５はゲート絶縁膜、６はソース・ドレイン領域、
10はキャパシタ、11は下部電極、11aは下部電極のベー
ス部分、11bは下部電極の立壁部分、12は誘電体層、13
は上部電極、15はビット線、16はビット線コンタクト
部、17はキャパシタコンタクト部、21は窒化膜、25は多
結晶シリコン膜、31はキャパシタ分離層を示している。 なお、図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−257365（ＪＰ，Ａ) 特開 平３−228370（ＪＰ，Ａ) 特開 平３−296263（ＪＰ，Ａ) 特開 平２−260453（ＪＰ，Ａ) 特開 平３−255552（ＪＰ，Ａ)
Claims (10)
- 【請求項１】主表面を有し、この主表面に第１導電型の
不純物領域を有する第２導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記不純物領域
に達する開口を有する絶縁層と、 前記不純物領域の表面上および前記絶縁層の表面上に接
して形成された第１の部分と、前記第１の部分の外周か
ら立ち上がって前記絶縁層の表面から遠ざかるように斜
め上方に延びた第２の部分とを有する第１電極層と、 前記第１電極層の表面上を覆う誘電体層と、 前記誘電体層の表面上を覆う第２電極層とを備えた、半
導体記憶装置。 - 【請求項２】主表面を有し、この主表面に第１導電型の
不純物領域を有する第２導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記不純物領域
に達する開口を有する絶縁層と、 前記不純物領域の表面上および前記絶縁層の表面上に接
して形成された第１の部分と、前記第１の部分の全面上
に重なって形成されるとともに、前記第１の部分の外周
から立ち上がって前記絶縁層の表面から遠ざかるように
上方に延びて形成された第２の部分とを有する第１電極
層と、 前記第１電極層の表面上を覆う誘電体層と、 前記誘電体層の表面上を覆う第２電極層とを備えた、半
導体記憶装置。 - 【請求項３】単位記憶情報を蓄積するメモリセルが複数
個配列されたメモリセルアレイを有する半導体記憶装置
であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上に互いに平行に延びた複数の
ワード線と、 前記半導体基板の主表面上であって前記複数のワード線
に直交する方向に延びた複数のビット線と、 前記ビット線と前記ワード線との交差部近傍に配置され
たメモリセルとを備え、 前記メモリセルの各々は、１つのトランスファゲートト
ランジスタと１つのキャパシタとを備え、 前記トランスファゲートトランジスタは、 互いに隣接する前記ビット線の間に位置する前記半導体
基板の主表面中に前記ビット線に沿う方向に形成された
１対の不純物領域と、 前記１対の不純物領域の間の前記半導体基板の主表面上
にゲート絶縁層を介して形成された前記ワード線の一部
から構成されるゲート電極とを含み、 前記キャパシタは、 前記トランスファゲートトランジスタの前記１対の不純
物領域の一方側の表面上に形成される第１の部分とこの
第１の部分に連なり、隣接するワード線の上方と前記ト
ランスファゲートトランジスタの前記１対の不純物領域
の他方側に接続される前記ビット線の上方とに延在した
第２の部分と、この第２の部分の外周に沿い、かつ前記
半導体基板の主表面に対して上方に延びた第３の部分と
を有する第１電極層と、 前記第１電極層の表面上を覆う誘電体層と、 前記誘電体層の表面上を覆う第２電極層とを備え、 前記第１電極層の第２の部分における前記半導体基板の
主表面に鉛直な方向の膜厚が約2000Åであり、 前記第１電極層の第３の部分における前記半導体基板の
主表面に平行な方向の膜厚が約500Åである、半導体記
憶装置。 - 【請求項４】主表面を有し、この主表面に第１導電型の
不純物領域を有する第２導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記主表面に対
してほぼ平行な上部表面および前記不純物領域に達する
開口を有する絶縁層と、 前記不純物領域の表面上から前記絶縁層の上部表面上に
まで延びている第１の部分と、前記第１の部分の外周か
ら立ち上って前記絶縁層の上部表面から遠ざかるように
斜め上方に延びている第２の部分とを有する第１電極層
と、 前記第１電極層の表面上を覆う誘電体層と、 前記誘電体層の表面上を覆う第２電極層とを備えた、半
導体記憶装置。 - 【請求項５】単位記憶情報を蓄積するメモリセルが複数
個配列されたメモリセルアレイを有する半導体記憶装置
であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上に互いに平行に延びた複数の
ワード線と、 前記半導体基板の主表面上であって前記複数のワード線
に直交する方向に延びた複数のビット線と、 前記ワード線および前記ドット線を覆うように形成され
た絶縁膜と、 前記ビット線と前記ワード線との交差部近傍に配置され
たメモリセルとを備え、 前記メモリセルの各々は、１つのトランスファゲートト
ランジスタと１つのキャパシタとを備え、 前記トランスファゲートトランジスタは、 互いに隣接する前記ビット線の間に位置する前記半導体
基板の主表面中に前記ビット線に沿う方向に形成された
１対の不純物領域と、 前記１対の不純物領域の間の前記半導体基板の主表面上
にゲート絶縁層を介して形成された前記ワード線の一部
から構成されるゲート電極とを含み、 前記絶縁膜は、前記半導体基板の主表面に対してほぼ平
行な上部表面と、前記１対の不純物領域のうちの一方を
露出する開口とを有し、 前記キャパシタは、 前記トランスファゲートトランジスタの前記露出した不
純物領域の表面上に形成される第１の部分と、この第１
の部分に連なり、隣接するワード線の上方と前記トラン
スファゲートトランジスタの前記１対の不純物領域の他
方側に接続される前記ビット線の上方とに位置する前記
絶縁膜の上部表面にまで延在した第２の部分と、この第
２の部分の外周から立ち上がって前記絶縁膜の上部表面
から遠ざかるように上方に延びた第３の部分とを有する
第１電極層と、 前記第１電極層の表面上を覆う誘電体層と、 前記誘電体層の表面上を覆う第２電極層とを備え、 前記第１電極層の第１の部分、第２の部分および第３の
部分は、同一工程で堆積形成された単一層である、半導
体記憶装置。 - 【請求項６】半導体基板の主表面上を覆う絶縁層の表面
上に乗上げ、かつ互いに分離して形成された第１および
第２のスタックトタイプのキャパシタを有する半導体記
憶装置の製造方法であって、 前記半導体基板の主表面上に、ワード線およびビット線
を覆い、かつ平坦化されて半導体基板の主表面に対して
ほぼ平行な上部表面を有する絶縁層を形成する工程と、 前記絶縁層の表面上に前記第１と前記第２のキャパシタ
の分離領域上にほぼ鉛直な側面を有するキャパシタ分離
層を形成する工程と、 前記絶縁層の所定位置に前記半導体基板の主表面に達す
るコンタクトホールを形成する工程と、 前記コンタクトホールの内部表面と前記絶縁層の表面上
と前記キャパシタ分離層の表面上とに第１導電層を形成
する工程と、 前記第１導電層の表面上に前記第１導電層とエッチング
比の異なるエッチバック層を形成する工程と、 前記エッチバック層をエッチングし、前記キャパシタ分
離層の上部表面上に位置する前記第１導電層の表面を露
出させる工程と、 前記エッチバック層から露出した前記第１導電層を部分
的にエッチング除去し、前記第１導電層を前記第１のキ
ャパシタ部分と前記第２のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第１導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。 - 【請求項７】半導体基板の主表面上を覆う絶縁層の表面
上に乗上げ、かつ互いに分離して形成された第１および
第２のスタックトタイプのキャパシタを有する半導体記
憶装置の製造方法であって、 前記半導体基板の主表面上に絶縁層を形成する工程と、 前記絶縁層の表面上にエッチングストップ層を形成する
工程と、 前記エッチングストップ層の表面上の前記第１と前記第
２のキャパシタの分離領域上に鉛直な側面を有するキャ
パシタ分離層を形成する工程と、 前記絶縁層および前記エッチングストップ層の所定位置
に前記半導体基板の主表面に達するコンタクトホールを
形成する工程と、 前記コンタクトホールの内部表面と前記エッチングスト
ップ層の表面上と前記キャパシタ分離層の表面上とに第
１導電層を形成する工程と、 前記第１導電層の表面上に前記第１導電層とエッチング
比の異なるエッチバック層を形成する工程と、 前記エッチバック層をエッチングし、前記キャパシタ分
離層の上部表面上に位置する前記第１導電層の表面を露
出させる工程と、 前記エッチバック層から露出した前記第１導電層を部分
的にエッチング除去し、前記第１導電層を前記第１のキ
ャパシタ部分と前記第２のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第１導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。 - 【請求項８】半導体基板の主表面上を覆う絶縁層の表面
上に乗上げ、かつ互いに分離して形成された第１および
第２のスタックトタイプのキャパシタを有する半導体記
憶装置の製造方法であって、 前記半導体基板の主表面上に、所定位置に前記半導体基
板の主表面に達する開口を有する第１絶縁層を形成する
工程と、 前記第１絶縁層の表面上および前記開口の内部に第１導
電層を形成する工程と、 前記第１導電層の表面上に所定の膜厚を有する第２絶縁
層を形成する工程と、 前記第２絶縁層をパターニングし、前記第１および第２
のキャパシタの分離領域にのみほぼ鉛直な側壁面を有す
る前記第２の絶縁層からなるキャパシタ分離層を形成す
る工程と、 前記第１導電層および前記キャパシタ分離層の上部表面
上および側部表面上に第２導電層を形成する工程と、 前記キャパシタ分離層の上部表面上に形成された前記第
２導電層を選択的に除去する工程と、 前記キャパシタ分離層および前記キャパシタ分離層の下
部に位置する前記第１導電層の一部を除去した後、前記
第２導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第３導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。 - 【請求項９】半導体基板の主表面上を覆う絶縁層の表面
上に乗上げ、かつ互いに分離して形成された第１および
第２のスタックトタイプのキャパシタを有する半導体記
憶装置の製造方法であって、 前記半導体基板の主表面上に第１絶縁層を形成する工程
と、 前記第１絶縁層の表面上に第２絶縁層を形成し、所定形
状のマスクを用いて前記第２の絶縁層をエッチングする
ことにより前記半導体基板の主表面に対して傾斜した側
面をする第２絶縁層からなるキャパシタ分離層を形成す
る工程と、 前記第１絶縁層の所定位置に前記半導体基板の主表面に
達するコンタクトホールを形成する工程と、 前記コンタクトホールの内部表面と前記第１絶縁層の表
面上と前記キャパシタ分離層の表面上とに第１導電層を
形成する工程と、 前記第１導電層の表面上に前記第１導電層とエッチング
比の異なるエッチバック層を形成する工程と、 前記エッチバック層をエッチングし、前記キャパシタ分
離層の上部表面上に位置する前記第１導電層の表面を露
出させる工程と、 前記エッチバック層から露出した前記第１導電層を部分
的にエッチング除去し、前記第１導電層と前記第１のキ
ャパシタ部分と前記第２のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第１導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に前記第２導電層を形成する工程
とを備えた、半導体記憶装置の製造方法。 - 【請求項１０】半導体基板の主表面を覆う絶縁層の表面
上に乗上げ、かつ互いに分離して形成された第１および
第２のスタックトタイプのキャパシタを有する半導体記
憶装置の製造方法であって、 前記半導体基板の主表面上に第１絶縁層を形成する工程
と、 前記第１絶縁層の表面上にエッチングストップ層を形成
する工程と、 前記エッチングストップ層の表面上に第２絶縁層を形成
し、所定形状のマスクを用いて前記第２絶縁層をエッチ
ングすることにより前記第１と第２のキャパシタの分離
領域上に前記半導体基板の主表面に対して傾斜した側面
を有する第２絶縁層からなるキャパシタ分離層を形成す
る工程と、 前記第１絶縁層および前記エッチングストップ層の所定
位置に前記半導体基板の主表面に達するコンタクトホー
ルを形成する工程と、 前記コンタクトホールの内部表面と前記エッチングスト
ップ層の表面上と前記キャパシタ分離層の表面上とに第
１導電層を形成する工程と、 前記第１導電層の表面上に前記第１導電層とエッチング
比の異なるエッチバック層を形成する工程と、 前記エッチバック層を形成し、前記キャパシタ分離層の
上部表面上に位置する前記第１導電層の表面を露出させ
る工程と、 前記エッチバック層から露出した前記第１導電層を部分
的にエッチング除去し、前記第１導電層を前記第１のキ
ャパシタ部分と前記第２のキャパシタ部分とに分離する
工程と、 前記キャパシタ分離層および前記エッチバック層を除去
する工程と、 前記第１導電層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。
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Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-16960 | 1990-01-26 | ||
| JP1696090 | 1990-01-26 | ||
| JP8986990 | 1990-04-03 | ||
| JP2-89869 | 1990-04-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04755A JPH04755A (ja) | 1992-01-06 |
| JP2528731B2 true JP2528731B2 (ja) | 1996-08-28 |
Family
ID=26353414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251306A Expired - Lifetime JP2528731B2 (ja) | 1990-01-26 | 1990-09-19 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5434439A (ja) |
| JP (1) | JP2528731B2 (ja) |
| KR (1) | KR950002956B1 (ja) |
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1990
- 1990-09-19 JP JP2251306A patent/JP2528731B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-25 KR KR1019910001238A patent/KR950002956B1/ko not_active IP Right Cessation
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1993
- 1993-12-09 US US08/163,647 patent/US5434439A/en not_active Expired - Lifetime
-
1995
- 1995-06-01 US US08/457,193 patent/US5597755A/en not_active Expired - Lifetime
-
1996
- 1996-09-10 US US08/716,851 patent/US5798289A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5597755A (en) | 1997-01-28 |
| KR920000136A (ko) | 1992-01-10 |
| US5434439A (en) | 1995-07-18 |
| KR950002956B1 (ko) | 1995-03-28 |
| US5798289A (en) | 1998-08-25 |
| JPH04755A (ja) | 1992-01-06 |
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