JPH04343266A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH04343266A JPH04343266A JP3115158A JP11515891A JPH04343266A JP H04343266 A JPH04343266 A JP H04343266A JP 3115158 A JP3115158 A JP 3115158A JP 11515891 A JP11515891 A JP 11515891A JP H04343266 A JPH04343266 A JP H04343266A
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 15
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000011229 interlayer Substances 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000010292 electrical insulation Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スタックト・キャパシ
タの容量を充分に確保できるような構造のセルにおいて
、メモリセルの平面積を小さくできる構造にした半導体
記憶装置に関する。
タの容量を充分に確保できるような構造のセルにおいて
、メモリセルの平面積を小さくできる構造にした半導体
記憶装置に関する。
【０００２】
【従来の技術】従来のスタック型ダイナミック・ランダ
ム・アクセス・メモリ（Ｄｙｎａｍｉｃ Ｒａｎｄａ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）の構
造を図７を用いて説明する。
ム・アクセス・メモリ（Ｄｙｎａｍｉｃ Ｒａｎｄａ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）の構
造を図７を用いて説明する。
【０００３】図に於いて、１は半導体基板、２はフィー
ルド酸化膜、３はゲート酸化膜、４は多結晶シリコンか
ら成るゲート電極、６は酸化膜から成るサイドウォール
、７は不純物拡散層、８、１４、１６は層間絶縁膜、９
は蓄積電極コンタクト、１０は容量蓄積電極の一部を成
す第１の導電膜、１１は容量蓄積電極の一部を成す第２
の導電膜、１２は容量絶縁膜、１３は容量対向電極、１
５は高融点金属シリサイドから成るビット線、１７はア
ルミ配線をそれぞれ示している。
ルド酸化膜、３はゲート酸化膜、４は多結晶シリコンか
ら成るゲート電極、６は酸化膜から成るサイドウォール
、７は不純物拡散層、８、１４、１６は層間絶縁膜、９
は蓄積電極コンタクト、１０は容量蓄積電極の一部を成
す第１の導電膜、１１は容量蓄積電極の一部を成す第２
の導電膜、１２は容量絶縁膜、１３は容量対向電極、１
５は高融点金属シリサイドから成るビット線、１７はア
ルミ配線をそれぞれ示している。
【０００４】この半導体記憶装置においては、セルの平
面積を例えば１０〔μｍ２ 〕程度以下にした場合でも
、容量蓄積電極１０の表面積を充分に広く採ることがで
き、充分なキャパシタ容量を確保できるので、情報電荷
の保持時間が長く、またα線など放射線に起因するソフ
ト・エラーに対する耐性が高いなどの利点がある。
面積を例えば１０〔μｍ２ 〕程度以下にした場合でも
、容量蓄積電極１０の表面積を充分に広く採ることがで
き、充分なキャパシタ容量を確保できるので、情報電荷
の保持時間が長く、またα線など放射線に起因するソフ
ト・エラーに対する耐性が高いなどの利点がある。
【０００５】
【発明が解決しようとする課題】近年、半導体記憶装置
は更に微細化される傾向にあり、微細化が進行するにつ
れ、メモリ・セルの平面的な面積の縮小化を要求されて
いる。その場合、メモリセルの面積が例えば５〔μｍ２
〕程度以下になると、容量蓄積電極１１とゲート電極
４の電気的絶縁を保つ為に蓄積電極コンタクト９をゲー
ト電極４から十分な間隔（例えば０．３〔μｍ〕程度以
上）を取って形成することが困難になってくる。また、
前記間隔を例えば０．２〔μｍ〕程度以下に小さくする
と従来の構造では容量蓄積電極１１とゲート電極４の電
極的絶縁を保てなくなるという問題点があった。
は更に微細化される傾向にあり、微細化が進行するにつ
れ、メモリ・セルの平面的な面積の縮小化を要求されて
いる。その場合、メモリセルの面積が例えば５〔μｍ２
〕程度以下になると、容量蓄積電極１１とゲート電極
４の電気的絶縁を保つ為に蓄積電極コンタクト９をゲー
ト電極４から十分な間隔（例えば０．３〔μｍ〕程度以
上）を取って形成することが困難になってくる。また、
前記間隔を例えば０．２〔μｍ〕程度以下に小さくする
と従来の構造では容量蓄積電極１１とゲート電極４の電
極的絶縁を保てなくなるという問題点があった。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
に於いては、半導体基板上のフィールド酸化膜およびゲ
ート酸化膜を介してゲート電極が形成され、さらにゲー
ト電極上に絶縁膜およびゲート電極側面に酸化膜から成
るサイドウォールが形成され、さらにその上に層間絶縁
膜に形成されメモリキャパシタに於ける蓄積電極がコン
タクトする窓と前記窓の周囲を囲むように形成され前記
蓄積電極の一部を成す第１の導電膜と、前記第１の導電
膜の少なくとも内側周にコンタクトすると共に前記窓に
コンタクトし前記蓄積電極の一部をなす第２の導電膜と
を備えていることを特徴とする。第２に、半導体基板上
のフィールド酸化膜およびゲート酸化膜を介してゲート
電極が形成され、さらに、ゲート電極の側面に酸化膜か
ら成るサイドウォールが形成され、さらにその上の層間
絶縁膜に形成されメモリキャパシタに於ける蓄積電極が
コンタクトする窓と前記窓の周囲を囲むように形成され
、前記蓄積電極の一部を成す第１の導電膜と該第１の導
電膜と前記コンタクト窓の側面に形成され、ゲート電極
との電気的絶縁を保つ為に形成された酸化膜から成るサ
イドウォールと前記第１の導電膜の少なくとも内側周に
コンタクトすると共に前記窓にコンタクトし前記蓄積電
極の一部をなす第２の導電膜とを備えていることを特徴
とする。
に於いては、半導体基板上のフィールド酸化膜およびゲ
ート酸化膜を介してゲート電極が形成され、さらにゲー
ト電極上に絶縁膜およびゲート電極側面に酸化膜から成
るサイドウォールが形成され、さらにその上に層間絶縁
膜に形成されメモリキャパシタに於ける蓄積電極がコン
タクトする窓と前記窓の周囲を囲むように形成され前記
蓄積電極の一部を成す第１の導電膜と、前記第１の導電
膜の少なくとも内側周にコンタクトすると共に前記窓に
コンタクトし前記蓄積電極の一部をなす第２の導電膜と
を備えていることを特徴とする。第２に、半導体基板上
のフィールド酸化膜およびゲート酸化膜を介してゲート
電極が形成され、さらに、ゲート電極の側面に酸化膜か
ら成るサイドウォールが形成され、さらにその上の層間
絶縁膜に形成されメモリキャパシタに於ける蓄積電極が
コンタクトする窓と前記窓の周囲を囲むように形成され
、前記蓄積電極の一部を成す第１の導電膜と該第１の導
電膜と前記コンタクト窓の側面に形成され、ゲート電極
との電気的絶縁を保つ為に形成された酸化膜から成るサ
イドウォールと前記第１の導電膜の少なくとも内側周に
コンタクトすると共に前記窓にコンタクトし前記蓄積電
極の一部をなす第２の導電膜とを備えていることを特徴
とする。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００８】図１は本発明の一実施例を説明する半導体
装置の要部平面図であり、メモリセルの平面積を例えば
５〔μｍ２ 〕程度以下にする為に蓄積電極コンタクト
９とゲート電極４との間隔を０〔μｍ〕にした場合の図
である。図２ほ図１の断面図である。図に於いて１は半
導体基板２はフィールド酸化膜、３はゲート酸化膜、４
はゲート電極５は蓄積電極コンタクト９を開孔する際に
ゲート電極４との電気的絶縁を保つための絶縁膜、６は
酸化膜から成るサイドウォール、７は不純物拡散層、８
は層間絶縁膜１０は容量蓄積電極の一部を成す第１の導
電膜、１１は容量蓄積電極の一部を成す第２の導電膜、
１２は容量絶縁膜、１３は容量対向電極、１４，１６は
層間絶縁膜、１５は高融点金属シリサイドから成るビッ
ト線、１７はアルミ配線をそれぞれ示している。
装置の要部平面図であり、メモリセルの平面積を例えば
５〔μｍ２ 〕程度以下にする為に蓄積電極コンタクト
９とゲート電極４との間隔を０〔μｍ〕にした場合の図
である。図２ほ図１の断面図である。図に於いて１は半
導体基板２はフィールド酸化膜、３はゲート酸化膜、４
はゲート電極５は蓄積電極コンタクト９を開孔する際に
ゲート電極４との電気的絶縁を保つための絶縁膜、６は
酸化膜から成るサイドウォール、７は不純物拡散層、８
は層間絶縁膜１０は容量蓄積電極の一部を成す第１の導
電膜、１１は容量蓄積電極の一部を成す第２の導電膜、
１２は容量絶縁膜、１３は容量対向電極、１４，１６は
層間絶縁膜、１５は高融点金属シリサイドから成るビッ
ト線、１７はアルミ配線をそれぞれ示している。
【０００９】図３および図４は図１，図２の主要工程に
おける断面図である。まず図３（ａ）に示すように半導
体基板１の所定の領域を選択酸化法により酸化してフィ
ールド酸化膜２を形成し、続いてゲート酸化膜３さらに
多結晶シリコンから成るゲート電極４、および例えば酸
化膜から成る絶縁膜５を厚さ例えば０．２μｍで形成後
、フォトレジスト１６をマスクとして絶縁膜５およびゲ
ート電極４を例えば反応性イオンエッチング（ＲＩＥ）
によりエッチングする。次に、図３（ｂ）に示すように
、ゲート電極４の側璧に酸化膜からなるサイドウォール
を厚さ例えば０．２μｍで形成後、層間絶縁膜８を厚さ
例えば０．２μｍで形成する。次いで、図３（ｃ）に示
すように層間絶縁膜８上に容量蓄積電極の一部を成す第
１の導電膜である厚さ例えば０．３μｍの多結晶シリコ
ン１０を形成する。次に図３（ｄ）に示すようにフォト
レジスト１９をマスクとして容量蓄積電極の一部を成す
多結晶シリコン１０を反応性イオンエッチング（ＲＩＥ
）により選択的にエッチング除去する。さらに図３（ｅ
）に示すように同じマスクを用いて層間絶縁膜８を選択
的にエッチングし半導体基板１の表面、つまり不純物拡
散層７の表面を露出させ蓄積電極コンタクト９を形成す
る。ここで、蓄積電極コンタクト９のエッジはゲート電
極４のエッジと接しており、いわば蓄積電極コンタクト
９はゲート電極４に対するセルフアラインコンタクト（
Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）になって
いる。また、蓄積電極コンタクト９とゲート電極４との
電極絶縁は層間絶縁膜８を選択的にエッチングする際に
、多少（例えば４０％〜５０％程度）の過大なエッチン
グを行なっても、酸化膜から成るサイドウォール６及び
例えば酸化膜から成る絶縁膜５を電気的絶縁が保てるよ
うに充分な膜厚で形成することにより保つことができる
。
おける断面図である。まず図３（ａ）に示すように半導
体基板１の所定の領域を選択酸化法により酸化してフィ
ールド酸化膜２を形成し、続いてゲート酸化膜３さらに
多結晶シリコンから成るゲート電極４、および例えば酸
化膜から成る絶縁膜５を厚さ例えば０．２μｍで形成後
、フォトレジスト１６をマスクとして絶縁膜５およびゲ
ート電極４を例えば反応性イオンエッチング（ＲＩＥ）
によりエッチングする。次に、図３（ｂ）に示すように
、ゲート電極４の側璧に酸化膜からなるサイドウォール
を厚さ例えば０．２μｍで形成後、層間絶縁膜８を厚さ
例えば０．２μｍで形成する。次いで、図３（ｃ）に示
すように層間絶縁膜８上に容量蓄積電極の一部を成す第
１の導電膜である厚さ例えば０．３μｍの多結晶シリコ
ン１０を形成する。次に図３（ｄ）に示すようにフォト
レジスト１９をマスクとして容量蓄積電極の一部を成す
多結晶シリコン１０を反応性イオンエッチング（ＲＩＥ
）により選択的にエッチング除去する。さらに図３（ｅ
）に示すように同じマスクを用いて層間絶縁膜８を選択
的にエッチングし半導体基板１の表面、つまり不純物拡
散層７の表面を露出させ蓄積電極コンタクト９を形成す
る。ここで、蓄積電極コンタクト９のエッジはゲート電
極４のエッジと接しており、いわば蓄積電極コンタクト
９はゲート電極４に対するセルフアラインコンタクト（
Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）になって
いる。また、蓄積電極コンタクト９とゲート電極４との
電極絶縁は層間絶縁膜８を選択的にエッチングする際に
、多少（例えば４０％〜５０％程度）の過大なエッチン
グを行なっても、酸化膜から成るサイドウォール６及び
例えば酸化膜から成る絶縁膜５を電気的絶縁が保てるよ
うに充分な膜厚で形成することにより保つことができる
。
【００１０】次に、図４（ａ）に示すように容量蓄積電
極の一部を成す第２の導電膜である厚さ例えば０．１５
μｍの多結晶シリコン１１を形成する。次いで図４（ｂ
），（ｃ）に示すようにフォトレジスト２０をマスクと
して多結晶シリコン１０及び多結晶シリコン１１を選択
的にエッチングし容量蓄積電極を形成後、さらに図４（
ｄ）に示すように多結晶シリコンから成る容量対向電極
１３を形成する。その後、層間絶縁膜１４，１６，ビッ
ト線１５，アルミ配線１７を形成し第２図の半導体記憶
装置の構造を得る。
極の一部を成す第２の導電膜である厚さ例えば０．１５
μｍの多結晶シリコン１１を形成する。次いで図４（ｂ
），（ｃ）に示すようにフォトレジスト２０をマスクと
して多結晶シリコン１０及び多結晶シリコン１１を選択
的にエッチングし容量蓄積電極を形成後、さらに図４（
ｄ）に示すように多結晶シリコンから成る容量対向電極
１３を形成する。その後、層間絶縁膜１４，１６，ビッ
ト線１５，アルミ配線１７を形成し第２図の半導体記憶
装置の構造を得る。
【００１１】図５および図６は本発明の第二実施例を説
明する為の主要工程における断面図である。第１実施例
と同様、まず半導体基板１の所定の領域を選択酸化法に
より酸化してフィールド酸化膜２を形成し、続いてゲー
ト酸化膜３さらに多結晶シリコンから成るゲート電極４
を形成する。その後図５（ａ）に示すようにフォトレジ
スト１３をマスクとしてゲート電極４をＲＩＥ法により
エッチングする。次に、図５（ｂ）に示すようにゲート
電極４の側璧に酸化膜から成るサイドウォール６を厚さ
例えば０．２μｍで形成後、層間絶縁膜８を厚さ例えば
０．２μｍで形成する。次いで、容量蓄積の一部を成す
第１の導電膜である厚さ例えば０．３μｍの多結晶シリ
コンを形成しその後フォトレジスト１９をマスクとして
容量蓄積電極の一部を成す多結晶シリコン１０を反応性
イオンエッチング（ＲＩＥ）により選択的にエッチング
除去する。さらに、図５（ｃ）ように、同じマスクを用
いて層間絶縁膜８を選択的にエッチングし半導体基板１
の表面、つまり不純物拡散層７の表面を露出させ蓄積電
極コンタクト９を形成する。次に図５（ｄ）に示すよう
に例えばＬＰＣＶＤ（減圧気相成長）による酸化膜から
成る厚さ例えば０．２μｍの絶縁膜２１を形成後図５（
ｅ）に示すように反応性イオンエッチング（ＲＩＥ）に
より絶縁膜２１をエッチバックし酸化膜から成るサイド
ウォール２２を形成する。つまり、蓄積電極コンタクト
９とゲート電極４との電気的絶縁はこの酸化膜からサイ
ドウォール２２によって保たれる。
明する為の主要工程における断面図である。第１実施例
と同様、まず半導体基板１の所定の領域を選択酸化法に
より酸化してフィールド酸化膜２を形成し、続いてゲー
ト酸化膜３さらに多結晶シリコンから成るゲート電極４
を形成する。その後図５（ａ）に示すようにフォトレジ
スト１３をマスクとしてゲート電極４をＲＩＥ法により
エッチングする。次に、図５（ｂ）に示すようにゲート
電極４の側璧に酸化膜から成るサイドウォール６を厚さ
例えば０．２μｍで形成後、層間絶縁膜８を厚さ例えば
０．２μｍで形成する。次いで、容量蓄積の一部を成す
第１の導電膜である厚さ例えば０．３μｍの多結晶シリ
コンを形成しその後フォトレジスト１９をマスクとして
容量蓄積電極の一部を成す多結晶シリコン１０を反応性
イオンエッチング（ＲＩＥ）により選択的にエッチング
除去する。さらに、図５（ｃ）ように、同じマスクを用
いて層間絶縁膜８を選択的にエッチングし半導体基板１
の表面、つまり不純物拡散層７の表面を露出させ蓄積電
極コンタクト９を形成する。次に図５（ｄ）に示すよう
に例えばＬＰＣＶＤ（減圧気相成長）による酸化膜から
成る厚さ例えば０．２μｍの絶縁膜２１を形成後図５（
ｅ）に示すように反応性イオンエッチング（ＲＩＥ）に
より絶縁膜２１をエッチバックし酸化膜から成るサイド
ウォール２２を形成する。つまり、蓄積電極コンタクト
９とゲート電極４との電気的絶縁はこの酸化膜からサイ
ドウォール２２によって保たれる。
【００１２】次いで、図６（ａ）に示すように容量蓄積
電極の一部を成す第２の導電膜である厚さ例えば０．１
５μｍの多結晶シリコン１１を形成後フォトレジスト２
０をマスクとして多結晶シリコン１０および多結晶シリ
コン１１を選択的にエッチングし容量蓄積電極を形成す
る。その後、第１実施例と同様にして、容量対向電極１
２を形成し（図６（ｂ））、さらに層間絶縁膜１４，１
６，ビット線１５，アルミ配線１７を形成して図６（ｃ
）に示すような半導体記憶装置の構造を得る。
電極の一部を成す第２の導電膜である厚さ例えば０．１
５μｍの多結晶シリコン１１を形成後フォトレジスト２
０をマスクとして多結晶シリコン１０および多結晶シリ
コン１１を選択的にエッチングし容量蓄積電極を形成す
る。その後、第１実施例と同様にして、容量対向電極１
２を形成し（図６（ｂ））、さらに層間絶縁膜１４，１
６，ビット線１５，アルミ配線１７を形成して図６（ｃ
）に示すような半導体記憶装置の構造を得る。
【００１３】
【発明の効果】以上説明したように本発明によればスタ
ックト・キャパシタの容量を充分確保できるような構造
のセルにおいて蓄積電極コンタクト９をゲート電極４に
対してセルフアライン（自己整合）で形成できるように
第１にゲート電極４上に厚さ例えば０．２〔μｍ〕の絶
縁膜５及び０．２〔μｍ〕程度の酸化膜から成るサイド
ウォール６を設けること、第２に蓄積電極コンタクト９
を開孔後、酸化膜から成る厚さ例えば０．２μｍのサイ
ドウォール２２を設けることにより蓄積電極コンタクト
９とゲート電極４との間隔を０〔μｍ〕にすることがで
き、その結果メモリセルの平面積を５〔μｍ２ 〕程度
以下にすることができる。
ックト・キャパシタの容量を充分確保できるような構造
のセルにおいて蓄積電極コンタクト９をゲート電極４に
対してセルフアライン（自己整合）で形成できるように
第１にゲート電極４上に厚さ例えば０．２〔μｍ〕の絶
縁膜５及び０．２〔μｍ〕程度の酸化膜から成るサイド
ウォール６を設けること、第２に蓄積電極コンタクト９
を開孔後、酸化膜から成る厚さ例えば０．２μｍのサイ
ドウォール２２を設けることにより蓄積電極コンタクト
９とゲート電極４との間隔を０〔μｍ〕にすることがで
き、その結果メモリセルの平面積を５〔μｍ２ 〕程度
以下にすることができる。
【図１】本発明の一実施例を示す平面図である。
【図２】図１の断面図である。
【図３】図１の主要工程の一部を示す断面図である。
【図４】図１の主要工程の残部を示す断面図である。
【図５】図１の他の例による主要工程の一部を示す断面
図である。
図である。
【図６】上記他の例による主要工程の残部を示す断面図
である。
である。
【図７】従来例の断面図である。
Claims (2)
- 【請求項１】 半導体基板上にフィールド酸化膜およ
びゲート酸化膜が形成され、前記フィールド酸化膜及び
ゲート酸化膜を介してゲート電極を形成後、不純物拡散
層を形成しＭＯＳトランジスタが形成され、前記ＭＯＳ
トランジスタを覆う絶縁膜に蓄積電極がコンタクトする
窓が形成され、前記窓の周囲を囲むように形成され前記
蓄積電極の一部を成す第１の導電膜と前記第１の導電膜
の少くとも内側周にコンタクトすると共に前記窓にコン
タクトし前記蓄積電極の一部を成す第２の導電膜とを備
えているスタックト・キャパシタセル有する半導体記憶
装置において、前記ゲート電極上面に厚さ０．１μｍ以
上０．５μｍ未満の絶縁膜とゲート電極側面に酸化膜か
ら成るサイドウォールが形成され、蓄積電極コンタクト
がゲート電極に対してセルフアラインで形成されている
ことを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板上にフィールド酸化膜およ
びゲート酸化膜が形成され前記フィールド酸化膜及びゲ
ート酸化膜を介してゲート電極を形成後、不純物拡散層
を形成しＭＯＳトランジスタが形成され、前記ＭＯＳト
ランジスタを覆う絶縁膜に蓄積電極がコンタクトする窓
が形成され、前記窓の周囲を囲むように形成され前記蓄
積電極の一部を成す第１の導電膜と前記第１の導電膜の
少くとも内側周にコンタクトすると共に前記窓にコンタ
クトし前記蓄積電極の一部を成す第２の導電膜とを備え
ているスタックト・キャパシタセルを有する半導体基僕
装置において前記蓄積電極がコンタクトする窓と前記ゲ
ート電極の側面さらに前記窓の周囲を取り囲むように形
成され前記蓄積電極の一部を成す第１の導電膜の内側周
に酸化膜から成るサイドウォールを形成することにより
蓄積電極コンタクトがゲート電極に対してセルフアライ
ンで形成されていることを特徴とする特許請求範囲第１
項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115158A JP3052419B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体記憶装置及びその製造方法 |
| US07/885,825 US5305256A (en) | 1991-05-21 | 1992-05-20 | Semiconductor memory device having stacked capacitor cell |
| KR1019920008491A KR920022528A (ko) | 1991-05-21 | 1992-05-20 | 스택 캐패시터 셀을 자는 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115158A JP3052419B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343266A true JPH04343266A (ja) | 1992-11-30 |
| JP3052419B2 JP3052419B2 (ja) | 2000-06-12 |
Family
ID=14655770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115158A Expired - Lifetime JP3052419B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5305256A (ja) |
| JP (1) | JP3052419B2 (ja) |
| KR (1) | KR920022528A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100198659B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 메모리 셀, 메모리 장치 및 그의 제조 방법 |
| JP3132535B2 (ja) * | 1993-04-02 | 2001-02-05 | 新日本製鐵株式会社 | 半導体メモリの製造方法 |
| JPH07202017A (ja) * | 1993-12-28 | 1995-08-04 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US5714780A (en) * | 1993-12-28 | 1998-02-03 | Lg Semicon Co., Ltd. | Semiconductor memory and method of fabricating the same |
| US5754390A (en) * | 1996-01-23 | 1998-05-19 | Micron Technology, Inc. | Integrated capacitor bottom electrode for use with conformal dielectric |
| KR100266020B1 (ko) * | 1997-12-16 | 2000-10-02 | 김영환 | 캐패시터및그의형성방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3916228C2 (de) * | 1988-05-18 | 1995-06-22 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung |
| JP3195785B2 (ja) * | 1989-07-17 | 2001-08-06 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5005072A (en) * | 1990-01-29 | 1991-04-02 | Micron Technology, Inc. | Stacked cell design for 16-megabit DRAM array having a pair of interconnected poly layers which enfold a single field plate layer and connect to the cell's storage node junction |
| JP2934325B2 (ja) * | 1990-05-02 | 1999-08-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1991
- 1991-05-21 JP JP3115158A patent/JP3052419B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-20 KR KR1019920008491A patent/KR920022528A/ko not_active Application Discontinuation
- 1992-05-20 US US07/885,825 patent/US5305256A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5305256A (en) | 1994-04-19 |
| JP3052419B2 (ja) | 2000-06-12 |
| KR920022528A (ko) | 1992-12-19 |
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Legal Events
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|---|---|---|---|
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