KR900019227A - 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법 - Google Patents

적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법 Download PDF

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Abstract

내용 없음

Description

적층형 캐패시터를 갖춘 반도체기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 DRAM의 주요부를 평면구조를 확대해서 도시해 놓은 개략도, 제2도는 제1도에서의 II -II 선에 대응되는 DRAM의 단면구조를 도시해 놓은 개략도, 제3도 (a) 내지 제3도(f)는 제1도 및 제2도에 도시된 DRAM을 제조하기 위한 본 발명을 따른 제조방법에 있어서의 주요공정에 얻어지는 주요부구조를 도시해 놓은 단면도.

Claims (19)

  1. 반도체기판(12)과, 이기판(12)상에 개구부(26a)를 갖추어 형성된 절연층(24), 그 절연층(24)위와 상기 개구부(26a)주위에 형성됨과 더불어 그 절연층(24)의 개구부(26a)에 연속하는 개구부(26b)를 갖추어 접속구멍(26)을 형성하도록 제1도전층(30), 상기 접속구멍(26)을 통해서 노출된 상기 기판(12)의 표면부분과 상기 접속구멍(26)의 내부벽을 피복시키면서 상기 제1도전층(30)상에 형성됨과 더블어 상기 접속구멍(26)에 해당되는 부분의 표면이 오목하도록 된 제2도전층(34), 이제2도 전층(34)위에 절연적으로 배치됨과 더블어 상기 접속구멍(26)에 적합한 층부분과 상기 제2도전층(34)의 오목한 표면에 대응되는 표면을 갖춘 제3도전층(38)으로 이루어진 것을 특징으로 하는 캐패시터.
  2. 제1항에 있어서, 상기 제1도전층(30)과 제3도전층(38)사이에 삽입됨과 더불어 균일한 두께를 갖는 절연성박막(36)이 형성되어 있는 것을 특징으로 하는 캐패시터구조.
  3. 제2항에 있어서, 상기 제1 및 제2도전층 (30, 34)은 캐패시터 (C)의 하나의 전극으로서 사용되고, 상기 제3도 전층(38)이 그 캐패시터(C)의 다른 전극으로 사용되는 것을 특징으로 하는 캐패시터구조.
  4. 제3항에 있어서, 상기 기판(12)에 상기 접속구멍(26) 과 염속되면서 바닥부(72)를 갖춘 오목부가 형성되어 있고, 상기 제2도전층(34)이 상기 바닥부 (72)와 직접적으로 접촉되어 있는 것을 특징으로 하는 캐패시터 구조.
  5. 제4항에 있어서, 상기 제1내지 제3도전층 (30, 34, 38) 이 다결정 반도전성 물질로 이루어진 것을 특징으로 하는 캐패시터 구조.
  6. 제5항에 있어서, 상기 제1 및 제2고전층(30, 34) 이 상기 절연층 (24)상에서 자기정합된 가장자리부를 갖추고 있고, 상기 제3도전층(38)이 상기 제1 및 제2도전층 (30, 34)의 가장자리부를 피복시키도록 상기 절연층(24)이상으로 연장되어 있는 것을 특징으로 하는 캐패시터 구조.
  7. 제6항에 있어서, 상기 제1내지 제3도전층 (30, 34, 38) 이 다결정 반도전성 물질로 이루어진 것을 특징으로 하는 캐패시터구조.
  8. 제7항에 있어서, 상기 제1 및 제2도전층 (30, 34) 이 직사각평면형태로 되어 있고, 상기 접속구멍(26)이 실질적으로 상기 직사각평면형태의 중앙에 위치되는 것을 특징으로 하는 캐패시터구조.
  9. 제8항에 있어서, 상기 접속구멍(26)이 직사각평면 형태인 것을 특징으로 하는 캐패시터구조.
  10. 반도체기판(12)과 이 기판(12) 내에 형성된 제1 및 제2반도체환성층 (14, 16) 과 상기 기판 (12) 윗쪽에 절연적으로 배치된 전극총 (22a) 으로 이루어진 트랜지스터 (Q)와, 캐패시터 (C) 및, 상기 트랜지스터(Q)와, 캐피시터(C) 사이에 배치됨과 더불어 개구부 (26a)를 갖추면서 형성도니 절연층 (24)으로 이루어진 메모리셀을 갖춘 반도체기억장치에 있어서, 상기 캐패시터 (C)가 상기 절연층(24) 위와 상기 개구부 (26a) 주위에 형성됨과 더불어, 그 절연층(24)의 개구부 (26a)에 연속하는 개구부(26b)를 갖추어 상기 하나의 활성층에 결합되는 접속구멍(26)을 이루도록 된 제1도전층 (30)과, 상기 접속구멍(26)을 통해서 노출된 상기 하나의 활성층(16)표면부분과 상기 접속구멍(26)의 내부벽을 피복시키면서 상기 제1도전층(30) 상에 형성됨과 더불어, 상기 접속구멍(26)에 대응하는 오목부를 갖추고서, 상기 제1도전층(30)과 함께 상기 캐패시터(C)의 제1전극을 이루도록 된 제2도전층(34), 상기 제1 및 제2도전층(30,34) 상에 형성됨과 더불어 캐패시터절층으로 사용되는 절연박막 (36) 및, 상기 제2도전층(34) 의 오목부를 피복시키면서 상기 절연 박막 (36)상에 형성되어 상기 캐패시터(C)의 제2전극을 이루도록 제3도 전층(38)으로 이루어지 것을 특징으로 하는 적층형 캐패시터를 갖춘 반도체기억장치.
  11. 제10항에 있어서, 상기 기판(12)에 상기 접속구멍(26)에 연속하면서 바닥부(72)를 갖는 오목부가 형성되어 있고, 상기 제2도전층(34)은 상기 바닥부(72)에 직접 접촉되어 있는 것을 특징으로 하는 적층형 캐패시터를 갖춘 반도체 기억장치.
  12. 제11항에 있어서, 상기 하나의 활성층(16)이 상기 기판(12)의 표면에 형성된 제1확산층 (16a, 16b)과 이제1확산층 (16a, 16b)과 겹쳐되면서 상기 기판 (12)의 오목부주위에 형성된 제2확산층(74)으로 이루어진 것을 특징으로 하는 적층형 캐패시터를 갖춘 반도체기억장치.
  13. 제12항에 있어서, 상기 트랜지스터(Q)가 그 전극층(22a)이 게이트전극으로서 사용되고, 그 활성층 (14, 16) 이 소오스 및 드레인으로서 사용됨으로써 MOSFET로 가능하는 것을 특징으로 하는 적층형 캐패시터를 갖춘 반도체 기억장치.
  14. 제13항에 있어서, 상기 캐패시터 (C)를 피복시킴과 더불어 상기 다른 활성층용 접속구멍으로 사용되는 제2개구부(76)를 갖춘 제2절연층(40) 과, 상기 제2절연층(40) 상에 형성됨과 더불어 상기 제2개구부를 통해서 상기 다른 활성층(14)네 전기적으로 결합된 제4도전형(42)이 추가로 갖추어진 것을 특징으로 하는 적층형 캐패시터를 갖춘 반도체기억장치.
  15. 제14항에 있어서, 상기 트랜지스터(Q)의 게이트 전극(22a)과 상기 제4도 전층(42)이 서로 직각으로 교차하면서 얇고 길게 연장됨으로써 각각 워드선과 비트선으로 사용되는 것을 특징으로 하는 적층형 캐패시터를 갖춘 반도체기억장치.
  16. 기판(12)내에 제1 및 제2반도전성 활성층 (14, 16)을 형성하고, 그 기판(12) 윗쪽에 절면적으로 전극층 (22a)을 배치하여 메모리셀의 트랜지스터 (Q)를 형성하는 공정과, 상기 트랜지스터 (Q)를 피복시키면서 절연층(24)을 형성하는 공정, 이 절연층(24) 상에 제1도전층(30)을 형성하는 공정. 상기 절연층(24) 과 상기 제1도전층(30)을 에칭함으로써 하나의 활성층(16)의 표면을 부분적으로 노출시키는 공정. 상기 노출된 활성층 (16) 의 표면부분과 상기 개구부(26a)의 내벽을 피복시킴과 더불어 상기 개구부(26a)에 대응하는 개구부(26b)를 갖춘 제2도전층(34)를 형성하는 공정, 상기 제1 및 제2도전층(30, 34)을 패터닝하여 캐패시터(C)의 제1전극을 형성하는 공정, 상기 제2도전층(34)상에 캐패시터 절연층으로 사용되는 절연박막(36)을 형성하는 공정 및, 상기 제2도전층(34)의 개구부(26b)를 피복시키면서 상기 캐패시터(C)의 제2전극으로 사용되는 제3도 전층(38)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 적층형 캐패시터를 갖춘 반도체 기억장치의 제조방법.
  17. 제16항에 있어서, 상기 애칭공정을 상기 기판(12)이 에칭될 떼까지 지속함으로써 상기 노출된 활성층(16)의 표면부분에다 상기 접속구멍(26)에 연속하는 오목부를 형성하는 것을 특징으로 하는 적층형 캐패시터를 갖춘 반도체 기억장치의 제조방법.
  18. 제17항에 있어서, 상기 기판(12)에다 오목부를 형성하여 상기 활성층(16)의 일부분을 제거하고, 상기 제2도전층 (34)을 형성한 후에 그 기판(12)에 불순물을 도우프함으로써 상기 기판(12)의 오목부주위와 상기 활성층(16)중 남아있는 층(16a, 16b)부분에 접촉되어 있는 기판에 반도전성 층(74)을 형성하는 것을 특징으로 하는 적층형 캐패시터를 갖춘 반도체기억장치의 제조방법.
  19. 제16항에 있어서, 상기 제1도전층(30)을 형성하기 전에 제2절연층(24)을 형성하고, 이 제2절연층(24)상에 제1도전층(30)을 형성하며, 상기 제2절연층(24) 및 제1도전형(30)을 동시에 에칭하도록 되어 있는 것을 특징으로 하는 적층형 캐패시터를 갖춘 반도체기억장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890006619A 1988-05-18 1989-05-18 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법 KR900019227A (ko)

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