KR920010904A - 반도체 기억회로 장치와 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체 기억회로 장치와 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예 I의 DRAM의 주요단면도, 제2도는 상기 DRAM을 봉지한 수지 봉지형 반도체 장치의 부분 단면 평면도, 제3도는 상기 DRAM의 칩레이아웃도.

Claims (16)

  1. (a) 주면과 이면을 가지고, 그 주면에 메모리셀 어레이가 위치하는 제1의 영역과, 주변회로가 위치하는 제2의 영역을 가지는 반도체 기판과, (b) 상기 제1의 영역에 위치하여, 게이트전극, 소오스 및 드레인 영역으로 되는 제1의 MISFET와, (c) 상기 제2의 영역에 위치하여, 게이트전극, 소오스 및 드레인 영역으로 되는 제2의 MISFET와, (d) 상기 제1 및 제2의 MISFET의 각각의 게이트전극 위에 위치하는 제1의 절연막과, (e) 상기 제1의 MISFET 의 소오스 및 드레인 영역의 한쪽에 전기적으로 접속되어, 상기 제1의 MISFET의 게이트전극과 상기 제1의 절연막 위에 연장하는 제1의 절연막 위에 연장하는 제1의 용량전극과, (f) 상기 제1의 용량전극 위에 위치하는 유전체막 위에 위치하는 제2의 용량전극과, (g) 상기 제1의 영역의 상기 제2의 용량전극 위 및 상기 제2의 영역의 상기 제1의 절연막 위에 위치하는 제2의 절연막과, (h) 상기 제1의 영역의 상기 제2의 절연막 위로써, 또, 상기 제1의 MISFET의 게이트 전극위에 위치하는 제1의 배선과, 상기 제2의 영역의 상기 제2의 절연막 위로써, 또, 상기 제2의 MISFET의 게이트 전극위에 위치하는 상기 제1의 배선과 동충의 제2의 배선으로 되는 반도체 기억회로 장치에 있어서, 상기 제2의 영역의 상기 제1과 제2의 절연막의 사이에 제3의 절연막을 갖는 것을 특징으로 하는 반도체 기억회로 장치.
  2. 상기 제3의 절연막의 두께는, 상기 제1과 제2의 용량전극 및 그 사이의 유전체막의 전체의 두께에 거의 같은 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체 기억회로 장치.
  3. 상기 제3의 절연막은 제2의 영역에만 형성되어 있는 것을 특징으로 하는 특허청구의 범위 제2항 기재의 반도체기억회로 장치.
  4. 상기 제3의 절연막은 이산화규소막인 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체기억회로 장치.
  5. 상기 제3의 절연막은 상기 제1의 영역의 상기 제1의 MISFET의 게이트전극 위의 상기 제1의 절연막 위에도 존재하는 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체기억회로 장치.
  6. 상기 제1과 제2의 용량전극은, 상기 제1의 영역의 제1의 절연막의 측부에 연장하는 것을 특징으로 하는 특허청구의 범위 제5항 기재의 반도체 기억회로 장치.
  7. 상기 제1과 제2의 용량전극은, 상기 제1의 영역의 제1의 절연막의 측부 및 상부에 연장하는 것을 특징으로 하는 특허청구의 범위 제6항 기재의 반도체 기억회로 장치.
  8. 상기 제1 및 제2 배선은 고융점금속층으로 되는 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체 기억회로 장치.
  9. 상기 제1 및 제2 배선은 고융점금속의 규소물로 되는 것을 특징으로 하는 특허청구의 범위 제8항 기재의 반도체 기억회로 장치.
  10. 상기 제1의 배선은 데이터선을 구성하는 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체기억회로 장치.
  11. 상기 제1의 배선은, 상기 제1의 MISFET의 소오스 및 드레인 영역의 다른쪽에 접속되어 있는 것을 특징으로 하는 반도체 기억회로 장치.
  12. 상기 제3의 절연막은 상기 제2의 영역에만 형성되어 있는 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체 기억회로 장치.
  13. 상기 반도체 기판의 이면에서 상기 제1 및 제2의 배선까지의 거리의 차는 1.5[㎛] 이하인 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체 기억회로 장치.
  14. (a) 주면과 이면을 가지고, 그 주면에 제1과 제2의 영역을 가지는 반도체 기판과 (b) 상기 제1의 영역에 위치하여, 복수개의 메모리 셀이 행열상으로 늘어선 메모리셀 어레이와, (c) 상기 제2의 영역에 위치하여, 소오스 및 드레인 영역을 가지는 복수개의 MISFET으로 되는 주변회로와, (d) 상기 제2의 영역에 위치하여, 상기 MISFET의 소오스 또는 드레인 영역에 접속된 제2의 배선과, (e) 상기 제2의 배선과 동층에서 상기 제1의 영역에 위치하는 제1의 배선으로 되는 반도체기억회로 장치에 있어서, 상기 반도체 기판의 이면에서 상기 제1 및 제2의 배선까지의 거리의 차는 1.5[㎛] 이하인 것을 특징으로 하는 반도체 기판회로 장치.
  15. 직열 접속된 제1의 MISFETD와 정보축적용 용량소자로 되는 메모리셀이 행열상으로 배치된 메모리셀 어레이와, 복수개의 제2의 MISFET로 구성된 주변회로를 가진 반도체 기억회로 장치를 제조하는 방법에 있어서, (a) 제1도전형의 반도체 기판상의 제1과 제2의 영역에 각각 제1의 MISFET의 제1의 게이트 전극과 제2의 MISFET의 제2의 게이트 전극을 형성하는 공정과, (b) 상기 제1과 제2의 영역에, 상기 제1과 제2의 게이트 전극에 대하여 자기 정합적으로 제2도전형의 제1의 반도체기판 영역을 형성하는 공정과, (c) 상기 제1과 제2의 게이트 전극의 단부에 측벽 절연막을 형성하는 공정과, (d) 상기 제2의 게이트전극과 상기 측벽 절연막에 대하여 자기정합적으로 제2도전막의 제2의 반도체 영역을 형성하는 공정과, (e) 상기 반도체 기판상의 제1 및 제2의 영역상에 제3의 절연막을 형성하는 공정과, (f) 상기 제1의 MISFET의 소오스 및 드레인 영역의 한쪽을 노출하기 위하여 상기 제3의 절연막에 제1의 개구부를 형성하는 공정과, (g) 상기 제1의 개구부를 통하여 상기 제1의 MISFET의 소오스, 드레인 영역의 한쪽에 접촉하도록, 상기 정보축적용 용량소자의 제1의 용량 전극을 형성하는 공정과, (h) 상기 제1의 용량전극위에 상기 정보축적용 용량소자의 유전체막과 제2의 용량전극을 형성하는 공정과, (i) 상기 반도체기판의 제1의 영역 및 제2의 영역의 상기 제3의 절연막위에 제2의 절연막을 형성하는 공정과, (j) 상기 제1과 제2의 영역의 절연막 위에 배선층을 형성하는 공정으로 되는 것을 특징으로 하는 반도체 기억회로 장치의 제조방법.
  16. 직열 접속된 제1의 MISFETD와 정보축적용 용량소자로 되는 메모리셀이 행열상으로 배치된 메모리셀 어레이와, 복수개의 제2의 MISFET로 구성된 주변회로를 가진 반도체 기억회로 장치를 제조하는 방법에 있어서, (a) 제1도전형의 반도체 기판상의 제1과 제2의 영역에 각각 제1의 MISFET의 제1의 게이트 전극과 제2의 MISFET의 제2의 게이트 전극을 형성하는 공정과, (b) 상기 제1과 제2의 영역에, 상기 제1과 제2의 게이트 전극에 대하여 자기 정합적으로 제2도전형의 제1의 반도체기판 영역을 형성하는 공정과, (c) 상기 제1과 제2의 게이트 전극의 단부에 측벽 절연막을 형성하는 공정과, (d) 상기 제1의 MISFET의 소오스, 드레인 영역의 한쪽에 접촉하도록 상기 정보축적용 용량소자의 제1의 용량전극을 형성하는 공정과, (e) 상기 제1의 용량전극 위에 상기 정보축적용 용량소자의 유전체막과 제2의 용량전극을 형성하는 공정과, (f) 상기 반도체 기판의 제1의 영역 및 제2의 영역상에 절연막을 형성하는 공정과, (g) 상기 제1과 제2의 영역의 상기 제2의 절연막 위에 배선층을 형성하는 공정과, (h) 상기 제2의 게이트전극과 상기 측벽절연막에 대하여 자기 정합적으로, 제2도전형의 제2의 반도체 영역을 형성하는 공정과, (i) 상기 제2의 영역에만 제3의 절연막을 형성하는 공정을 가지며, 상기 공정(h)은 상기 공정(i) 및 (f)보다 앞에 수행되고, 상기 공정(i)은 상기 공정(c)과 상기공정(g)의 사이에 수행되는 것을 특징으로 하는 반도체 기억회로 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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