KR920020729A - 누설 전류 억제에 효과가 있는 구조를 갖는 메모리 셀을 구비하는 반도체 집적 회로 장치 및 그의 제조 방법 - Google Patents

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요시따가 다사끼
도시히로 세끼구찌
히로유끼 우찌야마
도오루 가가
준 무라따
오사오미 에노모또
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가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
나가에 사찌아끼
니뽄 텍사스 인스트루먼트 가부시끼가이샤
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Abstract

내용 없음

Description

누설 전류 억제에 효과가 있는 구조를 갖는 메모리 셀을 구비하는 반도체 집적 회로 장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예에 따른 DRAM의 메모리 셀의 주요부를 도시한 상면도.
제2도는 메모리 셀의 일부를 도시한 단면도.

Claims (23)

  1. 워드선, 데이타선, 상기 워드선중의 하나와 상기 데이타선중의 하나사이의 교차점에 마련되고 서로 직렬로 접속된 정보 저장 커패시터 및 셀 선택 트랜지스터를 각각 갖는 여러개의 메모리셀을 구비하는 반도체 메모리 셀 어레이를 갖는 반도체 집적회로 장치에 있어서, 상기 장치는 여러개의 트렌치가 형성된 주면을 갖는 반도체기판을 포함하고, 상기 트렌치는 내벽을 갖고, 하나의 셀내의 셀 선택 트랜지스터는 상기 반도체 기판의 상기 주면에 형성되어 하나의 데이타선에 접속된 제1의 도우프드 영역, 상기 반도체 기판의 상기 주면에 형성된 제2의 도우프드 영역, 상기 제1 및 제2의 도우프드 영역 사이의 상기 반도체 기판의 상기 주면에 형성된 제1의 절연막, 상기 제1 및 제2의 도우프드 영역사이의 상기 제1의 절연막상에 형성되어 상기 하나의 워드선에 접속된 제어 전극층을 구비하고, 상기 하나의 셀을 구성하도륵 트랜지스터와 직렬로 접속된 상기 정보 저장 커패시터는 상기 트랜지스터의 상기 제2의 도우프드 영역이 하나의 트렌치의 내벽에서 끝나는 상기 트렌치중의 하나의 내벽에 형성된 제2의 절연막, 상기 제2의 절연막에 형성되어 상기 커패시터의 제1의 전극으로서 기능하는 전극층, 상기 전극층에 형성된 유전체막, 상기 하나의 트렌치에 상기 유전체막에 의해 규정된 공간에 충전되도록 마련되어 상기 커패시터의 제2의 전극으로서 기능하는 도전재를 구비하고, 상기 장치는 또 상기 하나의 셀에서 상기 도전재와 상기 제2의 도우프드 영역으로 연장하여 그들을 직렬 접속하도록 전기적으로 접속하는 도전층을 포함하는 반도체 집적회로 장치.
  2. 특허청구의 범위 제1항에 있어서, 또 상기 도전층에 형성된 제3의 절연막, 상기 제3의 절연막에 평탄한 면으로 마련되도록 형성된 제1의 층간막을 포함하고, 상기 데이타선의 상기 제1의 층간막의 상기 평탄면으로 연장하는 반도체 집적 회로 장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 워드선은 제1의 방향으로 연장하는 워드선 콘덕터로 형성되고, 상기 데이타선은 상기 제1의 방향과 수직인 제2의 방향으로 연장하는 데이타선 콘덕터로 형성되고, 상기 장치는 또 공통 전위 콘덕터의 패턴, 공통 전위 콘덕터의 상기 패턴과 나란하게 후자의 전도성을 향상하기 위해 접속된 션트콘덕터와 각각이 상기 커패시터중의 다른 다수에 대한 전극층을 접속하고, 상기 공통 전위 콘덕터에 접속되고 워드선 콘덕터와 데이타선 콘덕터를 가로지르도록, 상기 제1 및 제2의 방향과 나란하지 않은 제3의 방향으로 연장하는 여러개의 트랜스버스 도전층을 포함하는 반도체 집적 회로 장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 하나의 트렌치의 상기 웰에서 끝나는 상기 하나의 메모리 셀내의 셀 선택 트랜지스터의 상기 제2의 도우프드 영역은 상기 하나의 메모리 셀의 상기 하나의 트렌치의 상기 웰에서 상기 도전재와 그의 종단이 전기적으로 접촉하는 반도체 집적 회로 장치.
  5. 특허청구의 범위 제1항에 있어서, 또 상기 기판의 상기 주면에서 보았을 때 상기 제1 및 제2의 도우프드 영역보다 상기 기판에서 깊은 레벨로 형성되어 상기 트렌치에서 상기 제1의 절연막과 접촉하는 도우프드층을 포함하는 반도체 집적 회로 장치.
  6. 정보 저장 커패시터 및 직렬 접속된 메모리 셀 선택 MISFET를 각각 갖는 여러개의 메모리 셀을 구비하는 반도체 집적 회로 장치에 있어서, (a) 그의 주면에 여러개의 트렌치를 갖는 제1도전형의 반도제 기판, (b) 상기 트렌치의 각각의 바닥 및 측벽에 형성된 제1의 절연막, (c) 상기 제1의 절연막에 형성되어 소정의 전위가 인가되는 제1의 전극, (d) 상기 제1의 전극에 형성된 제2의 절연막, (e) 상기 제2의 절연막상에 형성된 제2의 전극, (f) 제3의 절연막을 거쳐 상기 반도체 기판의 주면상에 형성된 제3의 전극과 (g) 상기 제3의 전극의 반대쪽 끝에 상기 반도체기판의 주면에 형성된 제2도전형의 제1의 반도체 영역 및 상기 제3의 전극의 반대쪽 끝에 상기 반도체 기판의 주면에 형성되어 상기 제2의 전극과 전기적으로 접속된 제2의, 반도체 영역을 포함하는 반도체 집적 회로 장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 제1의 절연막은 상기 제1의 전극에 인가된 고정 전위에 의해 반전층이 상기 반도체 기판의 표면에 형성되지 않을 만큼의 두께를 갖는 반도체 집적 회로 장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 제3의 전극은 워드선을 구성하도록 제1의 방향으로 연장하고, 상기 제1의 반도체 영역은 상기 제1의 방향에 수직인 제2의 방향으로 연장하고 데이타선을 구성하는 제1의 배선에 접속되는 반도체 집적 회로 장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 제1의 배선은 제4의 전극을 거쳐 상기 제1의 반도체 영역에 접속되는 반도체 집적 회로 장치.
  10. 특허청구의 범위 제9항에 있어서, 상기 제1의 배선은 텅스텐으로 이루어지고, 상기 제4의 전극은 폴리실리콘으로 이루어지는 반도체 집적 회로 장치.
  11. 특허청구의 범위 제8항에 있어서, 상기 제1의 전극은 상기 제1의 배선상에 위치하고 상기 제1의 방향으로 연장하는 제2의 배선에 접속되는 반도체 집적 회로 장치.
  12. 특허청구의 범위 제11항에 있어서, 상기 제2의 배선은 주로 알루미늄으로 이루어지는 반도체 장치.
  13. 특허청구의 범위 제8항에 있어서, 상기 제1의 절연막은 상기 제3의 절연막두께의 3배이상의 두께를 갖는 반도체 집적 회로 장치.
  14. 특허청구의 범위 제8항에 있어서, 상기 반도체 기판은 상기 제1 및 제2의 반도체 영역 아래에 위치한 제3의 반도체 영역에 형성되고, 상기 제3의 반도체 영역은 상기 반도체 기판과 동일한 도전형을 갖고 상기 반도체 기판보다 높은 불순물 농도를 갖고 상기 트렌치의 측벽에서 상기 제1의 절연막과 접촉하는 반도체 집적 회로 장치.
  15. 특허청구의 범위 제8항에 있어서, 상기 제1의 절연막은 상기 트렌치의 측벽에서 상기 반도체 기판의 주면으로 연장하는 반도체 집적 회로 장치.
  16. 특허청구의 범위 제15항에 있어서, 상기 제2의 반도체 영역은 상기 반도체 기판의 주면에서 상기 제1의 절연막과 접촉하는 반도체 집적 회로 장치.
  17. 특허청구의 범위 제6항에 있어서, 또 상기 반도체 기판의 주면에서 전기적으로 상기 제2의 반도체 영역과 상기 제2의 전극을 접속하는 제5의 전극을 포함하는 반도체 집적 회로 장치.
  18. 특허청구의 범위 제17항에 있어서, 상기 제5의 전극은 폴리실리콘으로 이루어지는 반도체 집적 회로 장치.
  19. 특허청구의 범위 제8항에 있어서, 또 상기 제1 및 제2의 방향을 가로지르는 제3의 방향으로 연장하고 상기 제2의 방향에서 인접하는 정보 저장 커패시터의 제1의 전극과 전기적으로 접속하는 밴드 형상의 제6의 전극을 포함하는 반도체 집적 회로 장치.
  20. 특허청구의 범위 제19항에 있어서, 상기 여러개의 메모리 셀은 메모리 블럭을 구성하고, 상기 제6의 전극의 각각은 그의 관련된 메모리 블럭의 단부에서 상기 제6의 전극의 레벨의 공통 층에서 다른 제6의 전극과 전기적으로 접속되는 반도체 집적 회로 장치.
  21. 특허청구의 범위 제20항에 있어서, 상기 제6의 전극은 그들의 관련된 메모리 블럭의 단부에서 상기 제6의 전극의 저항보다 낮은 저항을 갖는 층과 접속되는 반도체 집적 회로 장치.
  22. 특허청구의 범위 제6항에 있어서, 상기 트렌치는 상기 주면에 수직인 측면을 갖는 반도체 집적회로 장치.
  23. 직렬 접속된 정보 저장 커패시터 및 메모리 셀 선택 MISFET를 각각 갖는 여러개의 메모리 셀을 구비하는 반도체 집적 회로 장치를 제조하는 방법에 있어서, (a) 반도체 기판의 표면에 여러개의 트렌치를 형성하는 스텝, (b) 상기 트렌치의 각각의 바닥 및 측벽에 제1의 절연막을 형성하는 스텝, (c) 상기 제1의 절연막에 제1의 전극을 형성하는 스텝, (d)상기 제1의 전극의 표면에 상기 커패시터의 유전체막용 제2의 절연막을 형성하는 스텝, (e) 상기 트렌치를 충전하도륵 상기 제2의 절연막상에 제2의 전극을 형성하는 스텝, (f) 상기 제2의 전극의 일부가 노출되도륵 상기 제2의 전극상에 제3의 절연막을 형성하는 스탭, (g) 상기 제4 및 제3의 절연막상의 제3의 전극 및 상기 반도체 기판의 표면에 상기 메모리 셀 선택 MISFET의 게이트 절연막용 제4의 절연막을 형성하는 스텝, (h) 상기 제3의 전극과 자기정합적으로 상기 반도체 기판의 표면에 제1 및 제2의 반도체 영역을 형성하는 스탭, (i) 상기 제3의 전극의 측벽상에 제5의 절연막을 형성하는 스텝과 (j) 상기 제3의 전극과 자기정합적으로 상기 제2의 전극 및 상기 제2의 반도체 영역을 접속하기 위해 상기 반도체 기판의 표면에 제4의 전극을 형성하는 스텝을 포함하는 반도체 집적 회로 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920007204A 1991-04-30 1992-04-29 누설 전류 억제에 효과가 있는 구조를 갖는 메모리 셀을 구비하는 반도체 집적 회로 장치 및 그의 제조 방법 KR920020729A (ko)

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