__116_ 經濟部屮央標準局A工消货合作社印製 五、發明説明（1) 發明背景 本發明關於具有記億的半導體積體電路裝置及其製法 〇 例如DRAM (動態隨機存取記億）的記億格各由記 億格選擇Μ I S F E T和資訊儲存電容器的串聯電路組成 0 在DRAM的技術領域中已進行高積髏，因而記億格 愈來愈小。如此高度積體的記億格必須在微小的平面形成 記億格選擇Μ I S F E T和資訊儲存電容器。在此情形， 電容器必須具有不低於預定值的電容。為滿足這些要求， 提出各種記億格。 例如，掲示於I E DM ·88的592 — 595頁， 由記億格（稱為'' STC (堆叠電容器格）〃）來說明的 第一 D R A Μ中，連接記億格選擇Μ I S F Ε Τ之資訊儲 存電容器的第一電極以及具有施加之預定常數電位之電容 器的第二電極形成於半導體基底上，第一和第二電極位於 記億格選擇Μ I S F Ε Τ的閘電極上。 接著，掲示於1 988年1 1月22日出版受譲給日 本電報電話公司的美國專利4786954號，由記億格 來說明的第二DRAM中，半導體基底的主表面形成槽， 連接記億格選擇Μ I S F Ε T之資訊信存電容器的第一電 極以及具有施加之預定常數電位之電容器的第二電極埋在 該槽中，電容器的第一電極與記憶格的源極或汲極區在槽 的側面相連。
Th- 讀· 背 而 之 注 意 項 本 b紙尺度逍用中a Η家徉準(CHS) T4規格(210><297公;«：> S1. 2. 20,000 -3 - 經濟部中央樑準局β工消费合作社印32. 五、發明説明（2 ) 接著，掲示於IEEE之1988年8月之電子裝置 35卷8號1 257 — 1 263頁，由記億格來說明的第 三DRAM中，半導體基底的主表面形成槽，連接記億格 選擇Μ I S F E T之資訊儲存電容器的第一電極以及具有 施加之預定常數電位之電容器的第二電極埋在該槽中，槽 的底部形成半導體區以施加預定常數電位至第二電極。 接著，掲示於JP-Β—58-56266 ( 1983年12月14日出販），由記億格來說明的第四 DRAM中，半導髏基底的主表面形成槽，連接記億格選 擇Μ I S F E T之資訊儲存電容器的第一電極以及具有施 加之預定常數電位之電容器的第二電極埋在該槽中，連接 記億格選擇Μ I S F Ε Τ並由半導體區製成的第三電極形 成於半導體基底之槽的表面部上。由第一與第二電極的第 一電容、第二與第三電極間的第二電容、第三電極與半導 體基底間的第三電容來增加此記億格的電容。 另一方面，使用槽來形成資訊儲存電容器的結構掲示 於 JP-A — 51 — 130178 (1976 年 11 月 12 日公開）和 JP-A-59 — 191373 ( 1984年10月30日公開）。 發明概要 發明人研究上述類型的DRAM,發現以下事實。 類似上述第一DRAM的DRAM中，資訊儲存電容 器的第一和第二電極叠在半導體基底上，因而表面上的梯 (請先間讀背而之注意事項#蜞寫本？ 本紙張尺度逍用中B國家標毕(CNS)甲4規格(210x297公：St) S1. 2. 20,000 4 Λ 6 Η 6 五、發明説明（3 ) 级在記憶格部放大。若連接導體要形成於資訊儲存電容器 上，則此表面梯级使接線或互連困難。.這會造成接合連接 或接線導體之間短路。 類似上述第二DRAM的DRAM中，槽的刨面連接 資訊儲存電容器的第一電極與記億格選擇Μ I S F E T的 源極或汲極區，因而在側面形成連接孔複雜且困難。 類似上述第三DRAM的DRAM中，半導髏區形成 於半導體基底，具有施加的預定常數電位。結果，擴大半 導體基底與半導體區之間的Ρ_η接面區，具有備用電流 增加的傾向。此外，在槽的底部附近，晶體缺陷易於發生 ，會造成半導體基底與半導體區之間短路。 類似上述第四D R A Μ的DRAM中，資訊儲存電容 器的第三電極位於半導體基底，會由α射線造成軟誤差。 本發明主表目標是提供具有記億格陣列的半導體積體 電路裝置，包含多數個記億格，各由串格聯的選擇電晶體 和資訊儲存電容器組成，其中抑制來自資訊儲存電容器的 漏流。 經濟部屮央橾準而β工消t合作社印51 ί請先閲讀背而之注意本項Λ-艰寫上 ) 本發明另一目標是提供具有上述結構的半導體積體電 路裝置，其中降低至少一種上述不便的可能性，並抑制來 自資訊儲存電容器的漏流。 依據本發明的觀點，半導體積體電路裝置具有半導體 記億格陣列/包含字線和資料線以及各設在其中一條字線 與其中一條資料線之交點的多數値記億格。 各記億格具有串聯的格選擇電晶體和資訊儲存電容器 本紙張尺度逍用中Β國家楳毕（CNS)甲4規格（2】〇x297公龙） S1. 20,000 -5 A fi Η 6 經濟部中央榀準局β工消费合作杜印3i 五、發明説明（4 ) 。一格中的格選擇電晶體包含形成於半導體基底之主表面 的第一和第二摻雜區，形成於半導體基底之主表面上介於 第一與第二摻雜區之間的第一絶緣膜，以及形成於第一絶 緣膜上介於第一與第二摻雜區之間的控制電極層。第 、、 一_____________一' j'""T 雜區連接資料線，商S—ΐο^Ίί連接字線。 石卜了 資訊儲存電容器包含形成於在半導體基底主表面之一 槽之壁上的第二絶緣膜，形成於第二绝緣膜上做為電容器 之第一電極的電極層，形成於電極層上的介電膜，以及瑱 入槽中之介電膜所界定的空間並做為電容器之第二電極的 導電材料。電晶體的第二摻雜區终止於槽壁。提供導電層 延伸於格中的第二摻雜區和導電材料，將其電連接以串聯 0 依據本發明另一觀點，即使第二絶緣膜變薄，將資訊 儲存電容器的第一和第二電極埋在槽中，並將具有施加預 定固定電位的第一電極定位於槽内壁上（内壁是半導體基 底的表面部），可實現形成於槽側壁之半導體基底表面上 而沒有反轉層的記憶格。因此，第一絶緣膜可變薄，降低 記億格的大小。 依據本發明另一觀點，設定第二絶緣膜的厚度，使得 在槽内壁沒有反轉層可形成於半導體基底的表面部上，可 實現加強對抗α射線所造成之軟誤差的記億格。此外，成 的記億格可降低資訊儲存電容器之間的漏流。 依據本發明另一觀點，第三摻雜區形成於格選擇電晶 體的第一和第二摻雜區之下，以接觸槽中的第二绝綠膜， (請先閲請背而之注意事項洱碣寫太一 本紙張尺度逍用中a B家標準（CNS)T4規格（210x297公龙） S1. ；. 20,000 -6 - Λ (5 B 6 〇ϋ9ι^ 發明説明（5 ) (請先閲^背而之注意事項洱蜞"本： 第H摻雜區的導電類型與半導體基底相同，其雜質濃度高 於半導髏基底。因此，可防止漏流，漏流是當固定電位施 於第一電極時，産生在槽内壁之半導體基底表面部之乏層 中之電子電洞對的電子流入第二摻雜區所造成。 依據本發明另一觀點，可由導電層連接第二電極與第 二摻雜區，在其間實現穩定的接觸。此外，可使製程比連 接部形成於槽側壁的情形簡單。 依據本發明另一觀點，以帶狀延伸導電層横跨資料線 和字線，在字線方向使記億格之資訊儲存電容器的第一電 極互相電連接，可縮小半導體積體電路裝置。 依據本發明另一觀點，藉由與橫向導電層相同的材料 ，横向導電層的端部在記億塊的端部互連，連接材料的電 阻低於横向導電層，因而可穩定施於資訊儲存電容器之第 一電極的固定電位。 依據本發明另一觀點，連接資訊儲存電容器之第二電 極與記億格選擇電晶體之第二摻雜區的導電層可形成於半 導體基底表面上，自動對正電晶體的控制電極，因而記億 格可縮小。 經濟部屮央檁準局β工消"合作社印製 圖式簡述 圖1是顯示依據本發明之實施例1之D RAM之記億 格主要部分的.頂部平面圖。 圖2是顯示一部分上述記億格的截面。 圖3至1 3是顯示在上述記億格之各製造階段之一部 S1. 2. 20,000 本紙張尺度边用中Η國家楳爭(CNS)甲4規格(210x297公;«：> -Ί 一 Λ β Π 6 經濟部屮央梂準局β Η消¢:合作杜印51 五、發明説明（6 ) 分的截面。 圖1 4是顯示上述D RAM之記億塊的周邊區中之屛 極之形狀之主要部分的頂部平面圖。 圖15至23是顯示在依據本發明之實施例2之 D RAM之各製造階段之一部分的截面。 圖24是顯示經由圖15至23之步驟所製造之上述 D RAM之記億格主要部分的截面。 較佳實施例說明 以下取包含記億格（各有串聯的記億格選擇 MISFET和資訊儲存電容器）之DRAM為例，說明 本發明的半導體積體電路裝置。 附帶一提，解釋實施例的圔中，以相同參考符號表示 具有類似功能的組件，省略重覆的說明。 (實施例1 ) 圖1是記億格的頂部平面配置圖。附帶一提，圖1顯 示圖14的部分記億塊MAT 12,以及形成部分前者的 感測放大器S A 1 3和S A 1 4。 如圖1所示，記億塊MAT設有在列方向延伸的多數 條資料線（DL) 5 1及在行方向延伸的多數條字線（ WL) 36。.各記億格1 (下文省略其參考數字）連接資 料線5 1和字線3 6 ,以矩陣形式排成預定間距。 此外，各在幾個記億格之間分享的多數値横向導電層 本紙張尺度边用中as家«毕（CNS)甲4規格（2】0X297公；it〉 SI. 2. 20,000 A 6 It 6 五、發明説明（7 ) 3 Ο ·設在記億塊M A T ,以延伸在相對於列和行方向約 45度的（銳）角。這些横向導電層30’連接排在行方 向之多數個記億格之槽2 8中的屏極3 0 (具有施加之資 訊儲存電容器的固定電位），藉以將固定電位蝕至槽2 8 中的屏極3 0。 記億塊MAT中，四資料線5 &構成具有單位間距的 單位塊，多數個單位塊在行方向排成重覆圖型。易言之， 圖1的配置圖顯示在行方向重覆排列之其中一値單位塊的 主要部分。此外，單位塊中的四資料線51形成二交叉資 料線對，連接位於記億塊M A T之端部的不同感測放大器 SA。以資料線5 1與感測放大器S A之間的此連接關係 ，一感測放大器S A可排給四資料線5 1 ,因此有感測放 大器S A可依相當不嚴格之設計規則來配置的放果。 圔2是沿著圖1之線I一I所取的截面。 經沭部屮央標準局β工消"合作社印奴 如圖2所示，依據本發明實施例的DRAM形成於由 單晶矽所製成之P型半導體基底21的主表面上。此p型 半導體基底2 1使用元件形成表面的（1〇〇)晶體平面 ，具有例如約8至12 〔Ω/cm〕的電阻率。記億格包 含形成於P型半導體基底21之表面上之記億格選擇 Μ I S F E T與資訊儲存電容器的串聯電路。 記億格選擇Μ I S F Ε Τ具有在閘極絶緣膜3 5上與 字線3 6形成一體的閘電極（控制電極）3 6 G，以及自 動對正電極36G的η型半導體摻雜區SR。這些η型半 導體摻雜區S R具有記憶格選擇Μ I S F Ε Τ之源極或汲 本紙张尺度逍用中國國家標準（CNS)肀4規格（210乂297公龙） S1. ?. 20,000
經沭部中央榀準而员工消费合作社印奴 五、發明説叫（8 ) 極區的功能。此外，設定此記億格選擇MISFET具有 例如0. 5至1. 0 〔V〕的臨界電壓。 資訊儲存電容器具有屏極3◦、節點電極33和介電 膜32,經由例如氧化矽膜所製成的絶緣膜29,形成於 P型半導體基底21的槽28中。節點電極33經由例如 多晶矽層所製成的導電層或第一連接電極42,連接記億 格選擇Μ I S F E T的源極或汲極摻雜區。此實施例之資 訊儲存電容器的槽28具有例如方形截面，在槽28的内 壁或在側壁和底部，Ρ型半導體基底21的表面部不做為 資訊儲存電容器的電極。因蚍，屏極30饋以例如1/2 Vcc的電壓（例如1. 65〔V〕），但在槽28内壁 之絶緣膜2 9的厚度設為記億格選擇Μ I S F E T之閘極 绝緣膜35 (◦. 5 〔V〕是NMOS電晶髏之臨界電壓 的實例值）的3. 3 (亦即1. 65 〔V〕/0. 5 〔V 〕）倍大或以上。易言之，使絶緣膜29厚，即使屏極 30的電場施於ρ型半導體基底21的表面部，在槽28 内壁之P型半導體基底21的表面部也不形成反轉層。本 實施例中，例如閘極絶緣膜3 5具有約1 1至1 2 〔 n m 〕的厚度，因而絶緣膜29形成具有約50〔nm〕的厚 度。 由於此實施例的記億格不使用在槽2 8之ρ型半導體 基底2 1的表面部做為電容器電極，所以強烈對抗α射線 所造成的軟誤差，並可防止資訊儲存電容器之間的漏流， 提供具有低功率消耗的DRAM。 (請先閱-背而之注意事項孙艰寫」 本紙張尺A边用中B國家標毕(CNS)甲4規格(210x297公龙） S1. 2. 20,000 -10 - 經濟部屮央標準局A工消费合作社印Μ 五、發明説明（9 ) 此外，由於資訊儲存電容器的節點電極33在p型半 導體基底21的表面上經由例如多晶矽靥所製成的第一連 接電極4 2而連接記億格選擇Μ I S F E T的源極或汲極 區，所以幫助並穩定連接而有低連接電阻。另一‘方面，由 於第一連接電極42自動對正字線36,所以記億格可縮 小。 此外，在圖2的記億格之下，ρ型半導體基底2 1中 形成Ρ型半導體摻雜層2 5，其雜質濃度高於ρ型半導體 基底2 1。Ρ型半導髏層2 5沿著記憶格接觸元件隔離絶 緣膜24。 ρ型半導體層25做為隔離元件隔離絶緣膜 2 4之下的元件以防止元件間（例如二相鄰槽2 8之間） 之漏流的通道阻隔器。此外，由於Ρ型半導體層25接觸 形成於槽2 8之内壁的絶緣膜2 9,所以可防止漏流，漏 流是在槽28的内壁因産生在形成於ρ型半導體基底21 之表面上之乏層中的電子電洞對之電子流入η型半導體摻 雜區SR所造成。這是因為ρ型半導體層25隔離了在ρ 型半導體基底2 1之愎2.Si壁的表面部與記億格選擇 MISFET的η型半導體區SR。易言之，ρ型半導體 層2 5可阻隔電子的流入（或可形成電位障壁）。 另一方面，經由側壁間隔物4 6形成另一連接電極 47自動對正閘電極36G (或字線36),因而記億格 可縮小。 . 此外，由於經由例如多晶矽層所製成的連接電極4 7 來完成資料線51與η型半導體區SR的連接，所以資料 本紙張尺度边用中a Η家標毕（CNS) ΤΜ規格（210X297公;¢) S1. ?. 20,000 (价先閲沐背而之注意事項洱碣寫本^ 11 - Λ 6 It 6 五、發明説明（1〇) 線51可由諸如鎢的金屬層製成。此鎢層可形成具有優良 梯级遮蔽和低電阻的資料線，這是因為具有比鋁好的梯级 遮蔽。 此外，由於資訊儲存電容器的電極形成於ρ型半導體 基底2 1的槽2 8中，所以可高度精確及細徹地形成重昼 的接線或連接層。 此外，.沿圖1之線I 一 I所取的截面中，無法找出第 二接線或連接層55,因其省略了。然而，圖2中，顯示 第二接線層5 5，同時假設存在於圔2。 接著，第三接線或連接層59是分路宇線（WL) 59，是由或主要由鋁層所製成的複合層。字線3 6在記 億塊M A T的端部連接分.路字線59。附帶一提，下文將 ^明此連接法。 此處未解釋的層會配合製程來說明。 現在，參照圖2至13來説明依據本發明實施例之 D R A Μ (特別是記億格）的製程。 首先，準備單晶矽製成的Ρ型半導體基底2 1。 經濟部中央榀準局A工消IV合作社印¾ 接著，氣化矽膜22和氮化矽膜23順序形成於ρ型 半導體基底21的主表面上。在約90◦至1000 〔C 〕由蒸汽氧化形成氣化矽膜22，具有例如約20至4〇 〔n m〕的厚度。由例如C V D法來沈澱氮化矽膜2 3 , 具有約40至60〔nm〕的厚度。 接著，如圖3所示，在形成元件隔離绝緣膜24的部 分，由光石印和蝕刻術在氮化矽膜2 3形成開口。其後， S1. ?. 20,000 (請先閲讀背而之注意事項#¾:寫， 本紙張尺度边用中國《家搽毕(CNS)〒4規格(210x29/公龙） -12 - aρ ο 2
6 I 經濟部屮央標準而to：工消费合作社印5i 五、發明説明（11) 如圖4所示，在例如約1 050至1 150〔 10〕的高溫 ,由熱氧化形成具有約40 ◦至500〔nm〕之厚度的 元件隔離绝緣膜24。 接箸，如圖4所示，除去氮化矽膜23，然後P型半 導體基底21植入整個表面上，硼離子穿過元件隔離絶緣 膜24,形成P型半導體摻雜區25。設定此P型半導體 區具有1 〇i2至1〇13〔原子/c#〕的劑量和1 0i7至 10iS〔原子/ cm2〕的雜質濃度，由具有能量的離子植 入來形成，接觸元件隔離絶緣膜24的下面。藉著在此條 件下的離子植入，形成没有元件隔離絶緣膜24的p型半 導體區2 5比具有元件隔離絶緣膜24的η型半導體區 2 5深。 附帶一提，形成此Ρ型半導體區25,防止在周邊電 路部和記億格部之元件隔離區的漏流，並防止寄生形成於 稍後形成之槽2 8内壁之閘極二極髏&造成的漏流。 接著，Ρ型半導體基底21從表面除去氧化矽膜22 ,然後再度氧化，如圖4所示，形成具有約2 ◦〔 n m〕 之厚度的氧化矽膜2 6。 接著，形成做為稍後形成槽2 8之蝕刻罩的氧化矽膜 27,具有約200至400 〔nm〕的厚度。其後，如 圖5所示，藉著光石印和蝕刻術，使用氮化矽膜2 7或氮 化矽膜27和氮化矽膜27的定型抗蝕膜做為罩，來除去 並蝕刻要形成槽之氮化矽膜2 7的部分，形成具有從ρ型 半導體基底2 1表面3至5〔wm〕之深度的槽28。形 (請先間烤背而之注意肀項#祺艿本 .-5°_ 本紙張尺度逍用中家《準(CNS)甲4規格(210x297公龙) S1. 2. 20,000
66 ΛII 經濟部屮央榀準杓Α工消赀合作社印51 五、發明説明（12) 成該槽28以郅達元件隔離絶緣膜24的端部，亦即除去 元件隔離绝緣膜24的鳥嘴。由乾^蝕刻術形成槽8，其 ------- 側面大致垂直於半導體基底21的主表面。 接著，槽28的表面熱氧化，形成具有均30 〔nm 〕之厚度的熱氧化矽膜。提供此熱氧化矽膜，保護槽2 8 的表面免於用來除去氮化矽膜2 7的熱磷酸。亦即，熱氣 化矽膜可防止含於磷酸中的磷（亦即η型雜質）進入p型 半導體基底21的表面，所以防止形成η型雜質層。 接箸，除去氮化矽膜名_7，由CVD法形成諸如氧化 4~~ ' 矽膜的絶緣膜29,具有約50〔nm〕的厚度，如圖6 所示。 接著，形成資訊儲存電器之一電極的第一级多晶矽層 30 (亦即屏極30),具有約3 ◦至100 〔nm〕的 厚度。此處，使用摻雜的多晶矽層，但可形成非摻雜的多 晶矽層然後摻以磷或砷。以下步驟中，由如同此步驟的摻 雜多晶矽層來説明多晶矽層，但可由非摻雜的多晶矽層取 代。要形成於此及以下步驟的多晶矽層摻以約1 ◦ 2 °〔原 子/cm3〕之濃度的磷或珅。 接著，多晶矽層3 0由光石印術來定型，此時所用的 罩圖型對應於圖1之上述横向導電層30·的圖型。明確 地說，如圖7所示，曝光圖型遮蔽在資料線51之方向相 郯之二記億格的二槽28，即使在未曝光區在槽28中留 下光抗蝕膜3 1，來形成光抗蝕膜3 1的圖型。圖7中， 在二槽間之部分凸起的光抗蝕膜3 1是曝光部，在前者一 (請先閲讀背而之注意亊項再碼巧木一“ 本紙張尺度逍用中B S家標準（CNS)T4規格（2〗0><297公龙） S1. 2. 20,000 -14 - Λ 6 116 經濟部屮央櫺準而ΕΧ工消伢合作社印製 五、發明説明（13) 邊未曝光的光抗蝕膜31是未曝光但在受控之顯影條件的 ( 光抗蝕膜3 1。控制顯影條件所留下之光抗蝕膜3 1的表 面設得bP型半導體基底1 2的表i個用具有做為罩 之圖型的光抗蝕膜3 1 ,蝕刻多晶矽層3 qJ)形成横向導 電層30·(圔1)及具有圔之圖型的屏極30。 接著，除去光抗蝕膜31後，如圔8所示，沈锻形成 資訊儲存電容器之介電膜3 2的氮化矽膜具有約4至1 0 〔nm〕的厚度，表面氣化形成約1至3〔nm〕厚的氣 化矽膜。亦即，介電膜32由氮化矽膜/氣化矽膜的二層 膜所形成。此介電膜32可為三層膜，在氮化矽膜下形成 約1至3 〔nrn〕厚的氧化矽膜，由氧化矽膜/氪化矽膜 /氣化矽膜組成。在此情形，中間氮化矽膜和上氣化矽膜 的厚度等於上述二層膜。 接著，如圔两示，形^戒^來形成資訊儲存電容器之 另一電極的级多晶矽層(亦即節點電極33)約 3 0 0至1 ◦ ◦ 0 ΤγΓΪΓ〕厚。此時，槽28填以該多晶 矽層3 3。 接著，進行蝕刻，使多晶矽層33的表面大致與ρ型 半導體基底21的表面齊平。 接著，進行熱氧化，在多晶矽層3 3的表面上形成氧 化物膜。這消除可能形成於在多晶矽層3 3之表面上之介 電膜3 2中的針孔之類。易言之，氣化物膜形成於多晶矽 層33的表面上，防止資訊儲存電容器之介電膜32的介 電破壊。 本紙張尺度逍用中a Η家標準(CNS)Y4規tM210x297公;«：) si. 2. 20,000 _(請先閲-背而之注意苹項再項寫> ，τ. -15 - 經濟部中央櫺準局to：工消许合作社印製 Λ 6 116 ~ύ---— 五、發明説（14) 接著，由CVD法來沈澱諸如氣化矽膜的绝緣膜34 ，由光石印和蝕刻術來處理遮蔽槽28的圖型，如圖8所 示。絶緣膜34是一層將節點電極3 3與形成其上之字線 3 6絶緣。 接著，P型半導體基底2 1的（氮化矽+氣化矽）雙 膜32從表面除去氣化矽膜29,如圖9所示，由熱氧化 形成約1 1至12〔nm〕厚的氧化矽膜，形成閘電絶緣 膜3 5。 接著，沈澱形成閘電極36G和字線36的第三级多 晶矽層約50至300〔nm〕厚，沈澱諸如氣化矽膜的 絶緣膜37在前者上約100至300〔nm〕厚。此外 ，二者由光石印及蝕刻術來處理成字線36的圖型，如圖 1所示。 接著，為形成記億格選擇MISFET的源極或汲極 區，植入磷或砷離子約1 0;2至1 0i3〔原子/ cm2〕的 劑量，形成η型半導體區SR,自動對正閘電極36G ( 或字線3 6 )。 接著，如圖9所示，由CVD法在整個表面上沈澱諸 如氧化矽膜的絶緣膜38約50至300〔nm〕厚。 接箸，如圖1 ◦所示，由光石印術形成具有形成開口 3 9 (將資訊儲存電容器的節點電極3 3連接記億格選擇 Μ I S F E T之源極或汲極區）之圖型的光抗蝕膜4 0 , 做為諸如R I Ε (反應離子蝕刻）之各向異性乾蝕刻的罩 。此蝕刻梯级如同絶緣膜3 4與绝緣膜3 8的總厚度一樣 (請先閲請背而之注意肀項Λ蜞寫本 本紙尺度遑用中β Η家楳準（CNS)肀4規格(210x297公龙） S1. 2. 20,000 -16 - Λ 6 η 6 五、發明説明（15) 深。此蝕刻中，由於同時蝕刻在閘電極3 6 G和字線3 6 上的各絶緣膜3 7，所以必須使絶緣膜3 7比絶緣膜34 和38的總厚度厚，因而閘電極36G和字線36的表面 都不露出在外。藉著形成開口39,節點電極33和η型 半導體區SR的表面露出在外。此外，閘電極36G和字 線3 6的各側壁形成由絶緣膜3 8所製成的側壁間隔物 4 1。 接著，在除去光抗蝕膜40後，如圖11所示，沈澱 連接資訊儲存電容器之節點電極與記億格選擇 Μ I S F Ε Τ之源極或汲極區S R的第四级多晶矽層約 5 ◦至100 〔nm〕厚。此外，藉著光石印和蝕刻術， 定圖型而形成導電層或第一連接電極42,因而多晶矽的 端部位於閘電極3 6 G和字線3 6上。形成第一連接電極 42自動對正閘電極36G和字線36。此外，在p型半 導體基底21的表面上，資訊儲存電容器的節點電極33 可連接記億格選擇MISFET的源極或汲極區SR,因 而可便利製造以穩定低阻連接。 經濟部屮央栉準，而只工消"合作社印製 接著，由CVD法在p型半導體基底21的整個表面 上沈澱諸如氧化矽膜的絶緣膜4 3約5 0至1 5 0 〔 n m 〕。接著，由光石印術來處理光抗蝕膜44，具有圖1 2 的圖型。易言之，光抗蝕膜44定型，在連接資料線5 1 之記億格選擇Μ I S F Ε T之其中一値η型半導體區S R (亦即，記憶格選擇MISFET的汲極區SR)的基底 表面打開一窗。其後，具有圖12之圖型的光抗蝕膜44 本紙張尺度边用中明B家楳準(CNS)T4規格(2丨0X297公*) S1. 2. 20,000 -17 - " 9ο ο 66 ΛΒ 經濟部屮央櫺準而β工消赀合作杜印3i 五、發明説明（16) 做為諸如R I E之各向異性乾蝕刻的罩，藉以形成開口 4 5。此時，閘電極3 6 G和重叠之絶緣膜3 7的側壁形 成由绝緣膜3 8和4 3所組成的側壁間隔物4 6。 接箸，如圖13所示，沈澱第五级多晶矽層約5◦至 5〇◦〔 n m〕厚。此多晶矽層摻雜磷或砷，但可由非揍 雜的多晶矽層取代然後摻以磷或砷，如上文所述。此外， 由光石印和蝕刻術來處理第五级多晶矽靥，圖型稍大於形 成在絶緣膜43的開口 45,形成第二連接電極47。形 成此第二連接電極4 7自動對正閘電極3 6 G和字線3 6 0 接著，如圖2所示，形成絶緣層48和49。這些層 做為第一中間層絶緣膜。使用無機矽烷氣體和氧化氮氣體 做為源氣體，由CVD法形成氧化矽膜4的層48。在氣 化矽膜48上，形成例如BPSG膜49。氧化矽膜48 約30至100 〔nm〕厚，BPSG膜49約20至 1000 〔nm〕厚。此外，BPSG膜49在約800 〔1C〕或以上之溫度的氮氣氣氛中進行回流作用。此外， 若要提高表面平坦度，則BPSG膜49增厚。在此倩形 ，在回流作用後，進行蝕刻而具有約200至500 〔 n m〕的最终厚度。 接著，在第一中間層絶緣膜形成開口 5 0。此開口 50用來將資料線5 1連接記億格選擇M ISFET,露 出第二連接電極4 7的表面。 接著，形成用來形成資料線5 1的第一連接或接線層 (請先閲讀背而之注意事項#项艿木！< 本紙張尺度逍用中Β國家標毕(CNS)>F4規格(210x297公*) S1. 2. 20,000 -18 - Λ 6 Π 6 五、發明説明（17) 5 1。第一接線層5 1由鎢層或含有S i或Cu的鋁層製 成。在鎢層的情形，此層由二層膜所形成，包括濺射法所 形成的鎢層和CVD法所形成的錆層，具有50至500 〔n m〕的總厚度。 接箸，形成第二中間層绝緣膜。此第二中間層絶緣膜 由三層氣化矽膜52、 53和54組成。使用四乙氧基矽 烷氣體做為源氣體，由電漿CVD法分別形成上下氧化矽 膜52和54,具有約50至500 〔nm〕的厚度。中 間氧化矽膜5 3是稱為* S 0 G 〃（在玻璃上旋轉）的絶 緣膜，重覆轉動塗敷及烘焙處理（約45〇〔υ〕）幾次 來準備並蝕刻，因而只有梯级部分留下。 接著，在第二中間層絶緣膜形成開口，然後形成構成 行選擇信號線（YSL)的第二連接或接線層55,經由 開口來進行必要的電連接。第二接線層55由鎢層或含有 S i或Cu的鋁層所製成。鎢層由濺射法所準備的鎢層及 CVD法所準備的鎢層所形成，具有約50至800〔 nm〕的總厚度。 經洧部屮央標準而CX工消扑合作杜印31 接著，形成第三中間層絶緣膜。此第三中間層絶緣膜 由三層氧化矽膜56、 57和58組成。使用四乙氧基矽 院氣體做為源氣體，由電槳CVD法分別形成上下氧化矽 膜56和58,具有約50至500 〔nm〕的厚度。中 間氧化矽膜5 7是稱為'' S Ο G 〃的絶緣膜，重覆轉動塗 敷及烘焙處理（約450 〔=〇〕）幾次來準備並蝕刻，因 而只有梯级部分留下。然而，由於第二中間層絶緣膜在記 S1. 2. 20,000 一請先閱-背而之注意市項再碼寫太 ) 本紙張尺度边用中SS家標準（(：吣）肀4規格（210x297公；《：) -19 - ο ,L 9ο ο 2 6 6 < Π 五、發明説明（18) 億格上弄平，如圖2所示，所以中間氣彳t砂膜不存在，® 而未顯不。 接箸，在第三中間層絶緣膜形成開口，然後形成構成 分路字線5 9的第三連接或接線層5 9，經由開口來進行 必要的電連接。此第三接線層5 9由含有S i或Cu的ig 層（或錆層）所製成。本實施例中，第三接線層59由鋁 層製成，具有約50至1〇〇〇〔nm〕的厚度。即使使 用鎢層，第三接線層5 91t具有相似厚度，由濺射法所’準 備之鎢層及CVD法所準備之鎮層的β層膜所形成。 接箸，形成鈍化膜。此鈍化膜保護以下的連接或接線 層之類，由PSG層60、電槳CVD法所形成的氮化矽 膜6 1、聚亞胺樹脂膜6.2所形成。此處，PSG膜60 10 ◦約1 000〔nm〕厚，氮化矽膜6 1約5 ◦◦至 2000 〔nm〕厚，聚亞胺樹脂膜62約5至50〔 nm〕厚（熟化後）。提供此聚亞胺樹脂膜62來遮蔽α 射線。 由所述的步驟來完成圖2的DRAM。 經濟部屮央標準而ex工消IV合作杜印5i 接著，參照圖14來說明在記億塊周邊互連屏極之横 向導電層的形狀。 圖14中，參考符號MAT01、ΜΑΤΙ 1、 ΜΑΤ21、ΜΑΤ0 2、ΜΑΤ12、ΜΑΤ22、 M A Τ 0 3、· M A Τ 1 3和M A Τ 2 3代表記億塊。各記 億塊MAT包含資料線DL、字線WL和記億格。例如在 記億塊M A Τ 1 1和M A Τ 1 2之間，安排感測放大器 S1. 2. 20,000 (請先閲讀背而之注意事項洱填·"冬' 本紙张尺度逍用中a Η家標準（CNS)肀4規格（210x297公龙） -20 - o«J 9 ο 2 Λ 6 Π 6 五、發明説明（19) S A 1 1、S A 1 2、S A 1 3、S A 1 4……等等。這 共同連接記億塊M A T 1 1和M A T 。另一方面，如上所述，四資料線DL 四資料線DL構成兩組資料線對，互相 些感測放大器S A 1 2的資料線D L· 構成單位塊，其中 交叉。 記億塊M A T 解碼器X - D E C 、WL22、WL23……和WL28。各記億MAT設 有字線W L〇2 在行方向的端部具有字驅動器WD和列 。字驅動器WD連接分路字線WL 2 1 (請先閲#背而之注意苹項#填寫本„ 經濟部屮央標準局β工消伢合作杜印31 、W L 0 2 2 ……W L 1 2 1、W L 122……WL22 1、WL 2 2 2……等等。此處，記 億MAT02中的字線WL021和WL022分別連接 在記億塊MAT02與字驅動器W D間之區域中的分路字 線1^匕2 1和界122。積成記億塊[4厶丁02的字線 界1^023與記億塊河六丁12的字線界1^123，同樣 積成記億塊MAT 0 2的字線WL 0 24與記億塊MAT 1 2的字線WL 1 24。如此積成的字線WL023和 WL123以及字線WL024和WL124分別連接介 於記憶塊MAT 0 2與MAT 1 2間之區域中的分路字線 WL23 和 WL24。 此處，字線WL121和WL122等等由第三级多 晶矽層（36)製成，分路字線WL2 1和WL22等等 由第三連接或接線層（59)製成。因此，雖然從圖14 省略，但二者經由與資料線（51)同级的第一連接或接 線層以及與行選擇信號線YSL (55)同级的第二連接 t紙5良尺度边用中a Η家《準(CNS) T4規格(21(1x297公：¢) S1. 2. 20,000 -21 - 20991^ 經濟部中央標準^工消伢合作社印製 五、發明説明（20) 或接線層來連接。 另一方面，介於記億塊M A T 1 2與M A T 1 3之間 ，對四資料線DL延伸行選擇信號線YSL1 1、YSL 12……等等。行選擇信號線YSL 1 1、YSL 1 2 ……等等由第二連接或接線層（5 5 )形成，如上所述。 如圖1所示，搔向導電層30’在記憶塊MAT 12 中斜向延伸，其端部經由在記億塊M A T 1 2之端部的共 同電位導髏3 3 ◦的圖型而互接。電位導電3 3 0積成在 記億塊MAT12、MAT02、MAT22、MAT 13等等。然而，共同電位導體330彼此隔離，在感測 放大器SA兩端的記億塊MAT 1 1和MAT 1 2之間獨 立。 共同電位導體圖型33 ◦由共享横向導電層30’的 第一级多晶矽層所形成。因此，在記憶塊M A T 1 2與記 億塊MAT ◦ 2和MAT 2 2之間以及在記億塊MAT 02與字驅動器WD之間，共同電位導體3◦共聯第二連 接或接線層，或與行選擇信號線（5 5)同级的分路導體 SL。圖14中，三角形代表經由與資料線（51)同级 的第一連接或接線層而介於分路導髏S L與共同電位導體 3 3 0之間的節點。此外，存字線W L與分路字線W L間 的節點之間的區域中完成這些連接。 此外，記憶塊M A T 1 2與M A T 1 3之間的區域中 ，與分路字線（5 9)同级的第三連接或接線層（亦卽分 路導體TL)延伸在共同電位導體330上以並聯。用於 本紙张尺度边用中8B家標準(CNS)肀4規格（210Χ25Π公放） S1. 2. 20,000 (請先間-背而之注意事項洱碼寫木 -22 - 經濟部屮央榀準A工消合作社印奴 五、發明説明（21) 並聯的分路導體TL經由與資料線（51)同级的第一連 接或接線層以及與行選擇信號線YSL (55)同级的第 二連接或接線層，在行選擇信號線YSL1 1、YSL 12 ......等等之間的區域中連接共同電位導體3 3 0,如 方形所示。此外，分路導體SL和分路導體TL在交點連 接。諸如1. 65V之l/2Vcc的固定電位施於分路 導體S L和T L。 因此，記億塊MAT在周邊安排設備以降低諸如横向 導電層3◦’和/或共同電位導髏圖型300的電位起伏 Ο 從上述說明可知，依據本實施例，可達成以下效果： (1) 從圖2的結構可看出，連接資訊儲存電容器之半 導體摻雜區S R的所需面積大致由以下因素所決定。 a )最小定型寬度尺寸：F (例如◦ . 4 w m ) b )側壁長度：S (例如◦ . ◦ 5 /i m — 0 . 0 7 ^ m ) c) 導電層或第一連接電極42與摻雜區SR之 間之電接觸所需的面積：e (例如◦. 01 u m ) d) 容許字線36 (閘電極36G)間之對正公 差的面積：△(例如0. 15wm — 0. 2 .u τη ) 再者，假設記億選擇MISFET的閘極寬度等於最 小定型寬度尺寸F ,則記億格中之Μ I S F E T之摻雜區 本紙尺度遑用中H S家標毕(CHS)肀4規格(210x297公;«:)一一 S], 2. 20,000 -23 - (請先閱讀背而之注意亊項洱蜞寫本 五、發明説明（22) S R的面積例如為： 2 ju m (請先間讀背而之注意节項洱蜞艿木
Fx(S+e+A) = 0. 084-0. 若在上述條件下製造發明背景中所述的堆《電容器手各 ，則記億格中之摻雜區的面積為： FX (F-S) = 0. 14-0. 1 3 2 y m 即使字線導體互相隔著最小定型寬度尺寸。因此，在任何 情形，依據本發明的實施例，後者面積大於前者。 亦即，使用第一連接電極4 1來進行記億格中之摻雜 區SR與節點電極33之間的電連接，可縮小記億格中之 摻雜區SR的面積。結果，可有效抑制儲存電容器的漏流 ，降低半導體裝置的功率消耗。 (2) DRAM中，可降低在資訊儲存電容器上之絶緣 膜的表面梯级，增加藉由石印中之聚焦邊際而容許降低表 面梯级的機率，並可製成精細的接線導髏圖型。 經濟部屮央標準而员工消费合作社印奴 (3) DRAM中，由於絶緣膜29形成於儲存電容器 之槽28的内壁，所以可降低儲存電容器的漏流，實現低 功率消耗。 (4) DRAM中，可實現強力抵抗因α射線所造成之 軟誤差的記億格。 (5) DRAM中，可便利記億格選擇MI SFET與 本紙張尺度边用中BIB家«準(CHS)T4規格(2丨0x297公；¢) S1. 2. 20,000 ο 經濟部屮央榀準而=5工消t合作社印製 /.-y* -r Λ 6 __^- 五、發明説明（23) 儲存電容器之間的連接以穩定連接。 (6) DRAM中，可簡化製和以增進産量。 (7) DRAM中，可穩定屏極電位以防止任何故障。 (8) DRAM中，可經由自動對正字線的電極來連接 記億格選擇Μ I S F E T和資訊儲存電容器以縮小記億格 (實施例2 ) 4 接著，參照圔1 5至2 4來說明本發明第二實施例。 圖2 示D RAM之記億格及周邊電路之ρ通道 MISFET的截面結構（省略其連接或接線層，因為與 前述實施例相似），圖24是顯示記憶格的頂部平面圖。 附帶一提，圖23之記億格的截面結構對應於沿著圖24 的線XXIII-XXIII所取的部分。 如圖2 3和2 4所示，藉由在槽1 1 ◦或1 1 1之側 部的直接接觸以及在半導體基底上的導電層或連接電極 126，完成DRAM之記億格選擇MISFET與資訊 儲存電容器間的連接。 接著，以下說明上述DRAM的製程。 首先，如圖15所示，進行與製造一般DRAM相似 的步驟，在半導體基底上形成P型#區100和η型拉區 1〇1。其後，形成元件隔離絶緣膜1 〇 3、1 0 4、 105和活性區部106、 107、 108。其後，若需 要的話，則對於元件隔離或臨界值調整進行雜質離子植入 {請先Π/J^'背而之注意事項再褀寫本 Κ紙張尺度遑用中国Β家楳準（CNS)肀4規格（2]0Χ29·〖公;《:) S1. 2. 20,000 25 - ο 經濟部屮央梂準Λ只工消合作杜印製 οί Λ β_11®- 五、發明説明（24) 〇 接著，如圖16所示，如同槽型DRAM的製造步驟 ，經由氧化矽膜1 1 3來沈澱罩構件1 ◦ ^，形成槽 1 1 0和1 1 1以形成儲存電容器。 接著，除去形成槽1 10和1 1 1的罩構件109, 然後由熱氣化和/或CVD法來形成隔離儲存電容器的氧 化矽膜112,如圖17所示。其後，從半導體基底蝕去 氣化矽膜1 1 2。 接著，如圖8所示，沈澱η型多晶矽層以形成屏極 1 14。若不用η型摻雜多晶矽層，則可沈澱非摻雜的多 晶矽層，然後藉由磷或砷的離子植入而摻成η型。 接著，如圖1 9所示，儲存節點電極1 1 8的接觸形 成部115和116定圖型，除去氧化矽膜112以分離 儲存電容器和屛極1 4的η型多晶矽層。 接著，如圖2 ◦所示，形成介電膜（或電容器絶緣膜 )117,然後沈澱形成儲存節點電極118的η型摻雜 多晶矽層。其後，在半導體基底表面蝕去多晶矽層。 接著，如圖21所示，中間層絶緣膜119沈澱在字 線（W L或通過閘極）與儲存節點電極1 1 8之間。其後 ,從儲存節電極1 1 8除去表面接觸部1 20和1 2 1 , 從没有儲存節點電極1 1 8的部分除去中間層絶緣膜 1 1 9 〇 - 接著，如圖22所示，形成在資訊儲存電容器諛寫電 荷的記億格選擇MISFET 122和周邊電路的Ρ通 (請先IV.I1.?背而之注意事項#艰寫本 S1. 2. 20,000 一 26 _ Λ 6 Ιί 6 經濟部屮央榀準，^β工消伢合作社印31 五、發明説明（25) 道MISFET 1 2 3 (與周邊電路的η通道 MI SFET —起）。此時，氣化矽膜或氮化矽膜所製成 的絶緣膜1 2 4形成於閘電極的上部或側部或記億格選擇 MISFET的字線之類。圖22中，參考數字125代 表要用於源極或汲極區的η型半導體區，數字127代表 要用於源極或汲極區的Ρ型半導體區。此外，記億格選擇 Μ I S F Ε Τ之源極或汲極區的η型半導體區直接連接儲 存節點電極1 1 8。 接著，如圖23所示，連接電極126連接儲存節點 電極118與記億格選擇MISFET 122之源極或 汲極區的η型半導體區1 25。此連接電極1 26由η型 摻雜多晶矽層形成。 下文中，如同形成一般DRAM的程序，形成周邊電 路之ρ通道Μ I S F E T之源極或汲極區的高度摻雜P型 半導體區（或η通道MI SFET中的高度摻雜η型半導 體區）。 從上述可知，依據本實施例，因為D R A Μ可在槽側 部直接接觸並在槽上方接觸，所以可得到以下效果： (1) 可以容易地達成記億格選擇MISFET與儲存 節點電極（或儲存節點）之間的連接。 (2 ) 使用在槽側面之儲存節點電極本身的直接接觸以 及在半導體基底表面上的連接，可以容易地保持在記億格 選擇MISFET與資訊儲存電容器（或電荷儲存電容器 )的屏極之間的邊際。 (諳先閲讀背而之注意事項洱艰寫本t 本紙張尺度逍用中國S家標準（CNS)T4規格（2丨0x297公放） S1. 2. 20,000 -27 Λ β
經濟部屮央標準局β工消伢合作社印51 五、發明説明（26)雖然上文待別配合前述實施例來説明本發明，但不很 於該實施例，能以各種方式修改而不悖離其要旨。 (請先間讀背而之注意枣項洱碣寫太 ) 本紙法尺度边用中a S家楳毕（CNS) T4規格（2〗0χ2ί)/公；《：) S1. ；. 20,090 -28