TW320776B - - Google Patents

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TW320776B
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A7 320776 ________B7 五、發明説明（1 ) 〔技術領域〕 (請先閲讀背面之注意事項再填寫本頁) 本發明係關於一種半導體記憶裝置及其製造方法，具 體而言，係關於一種可精細化之半導體記憶裝置及可用容 易且高精確度形成這種半導體記憶裝置的半導體記憶裝置 之製造方法。 〔背景技術〕 大量使用於個人電腦或工作站以及主框電腦等的半導 體記憶裝置，係將一個開關用電晶體與一個電容器作爲最 小單位的 D R A M ( Dynamic Random Access Memory)。 該DRAM係以往積體度以3年4倍之比率被提昇，而現 在進行使用下一世代之微細加工技術生產最小尺寸爲 0. 35的64百萬位元DRAM之量產化的開發。 經濟部中央梯準局貝工消費合作杜印製 以往，半導體記憶裝置及髙積體化係藉由減少元件尺 寸來達成，惟因隨著微細化，電容器之面積會減少，故作 爲資訊而可儲存於電容器的電荷量會減少。結果，因降低 信號對雜訊比或產生α線入射所產生之信號反轉等問題而 降低可靠性，故爲了維持可靠性，確保充分之儲存電荷量 乃不可欠缺，成爲半導體記憶裝置之最大課題。 儲存於電容器之電荷量，係藉由電容器之電容與所施 加之電壓的相乘稹所決定，電容器之電容係與電容器之面 積及電容器絕緣膜之比電容置成正比例，而與電容器絕緣 膜之膜厚成反比例。因此，在記憶元件（以下稱爲記億格 )，爲了防止因隨著微細化的電容器之面積減少所產生之 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210X297公釐） -4 - 經濟部中央揉準局貝工消費合作社印製 A7 __B7__ 五、發明説明（2 ) 儲存電容之減少，4百萬位元DRAM以後係使用將電容 器之一部分堆稹在開關用電晶體或元件分離氧化膜上的積 層電容型電容器，或是將深孔形成於基板，而將孔側壁利 用於電容器的深溝電容型電容器。藉由使用具有這些構造 之電容器，成爲可實現6 4百萬位元。 但是，記億格之面積繼續著此之深溝以上一世代之1 /3之比率縮小時，則即使使用如上述積層電容型電容器 或深溝電容型電容器之被立體化之電容器的記憶格，也無 法完全地補償電容器之面積減少，成爲很難確保所需之電 容。 爲了確保該問題，提案一種稱爲 ' 王冠型/的立體型 儲存電容器。該王冠型儲存電容器係如第2圖所示，將電 極19形成上面成爲凹形狀（王冠型），而將其內壁與外 壁利用作爲電容器之電極的立體型儲存電容器。在第2圖 中*記號1係半導體基板，2係元件間分離氧化膜，3係 電晶體之閘極氧化膜，4係開關用電晶體之閘極，5， 5 /係與基板之導電型不相同的擴散層領域，6係層間絕 緣膜，7係連接於擴散層5 /的位元線，8係層間絕緣膜 ，1 3係連接擴散層5與電容器之下部電極的金屬，1 9 係電容器之下部電極，2 0係電容器絕緣膜，2 1係電容 器之板狀電極，2 2係層間絕緣膜，2 5係最上層之配線 〇 將DRAM之電容器，藉由作爲使用道種王冠型之電 容器電極1 9的構造，儲存電容係比以往可增大，惟欲實 本紙張尺度適财關家辟（CNS ) A搬Μ 210X297公釐)' ' ~ 5 - (請先閲讀背面之注意事項再填寫本頁) 訂 Γ 320776 A7 B7 五、發明説明（3 ) 現該構造，不但需要極複雜之工程，還產.生高段差的障礙 〇 亦即，如第2圖所示，在記億格部（第2圖之左邊部 分）與其外圍之電晶體部（第2圖之右邊部分）之間，產 生起因於上述王冠型之電極1 9的大段差，因此，成爲很 難形成配置於該段差上的配線23，該理由係使用於具有 所定之型樣之配線2 3之形成的光刻術中，因所使用之縮 小投影曝光裝置之焦點深度較淺，焦點餘裕度（對準焦點 之範圍）較小，因此，很難在段差之上部與下部之雙方連 結最適當之焦點所導致。而且，型樣之尺寸愈小，則焦點 餘裕度愈小，導致最適當焦點所連結之範圍會更狹窄。 爲了解決起因於這種段差的配線型樣形成之問題，提 案一種使用 C Μ P ( Chemical Mechanical Polishing) 法來平坦化基板表面的方法，已經適用於邏輯L S I之多 層配線的層間絕緣膜之平坦化等。 但是，該C Μ P法，適用於高度約1 之上述王冠 經濟部中央揉準局貝工消費合作社印策 (請先閲讀背面之注意事項再填寫本頁) -Γ 型電極1 9已形成的基板，乃由下述理由也很難。第1項 理由爲，在形成有極薄之電容器絕緣膜的電容器，施加力 量來實行機械式研磨時，則在電容器絕緣膜產生針孔或龜 更而導致絕緣性不良的可能性很髙。第2項理由爲，爲了 將具有髙段差之電容器埋入在氧化膜中，至少須形成具有 段差加倍之厚度的氧化膜，惟厚應力較大， ___—*------- 而藉由該大內部應力，與上述之理由時同樣地，會產生電 容器絕緣膜之絕緣不良。 本紙張尺度適用中國圃家標率（CNS ) A4規格（210X297公釐） 經濟部中央梂準局貝工消費合作社印製 A7 _____B7_ 五、發明説明（4 ) 在製造工程之初期階段，減低記億格陣列部之矽基板 表面的方法，有提案於日本專利公報特開昭6 3 — 266866，惟段差大時很難適用。 有關於具有上述王冠型儲存電容器的記憶格，係記載 於曰本專利公報特開昭6 2 - 4 8 0 6 2及特開昭6 2 — 1281268 »將記憶格之平面配置表示於第73圖， 又將第7 3圖之X — X >剖面及外圍電路部分的要部剖面 表示於第7 4圖。又表示於第7 5圖之剖面構造，係將深 溝內.之儲存電極內面利用作爲電容器的以往例子》該構造 係與王冠型電容器相比較具有容易製造之優點。 在第7 3圖，第74圖及第7 5圖中，記號1 0 1係 矽基板，102係場氧化膜，103，104，105係 源極或汲極的髙濃度不純物領域，1 0 6，1 0 7係閘極 ，：L 11係儲存電極，1 1 2係電容器之介質，1 1 3係 板狀電極，114係矽氧化膜，127係活性領域128 係字線，130係資料線，129係接觸孔，131係連 接孔。由第7 4圖及第7 5圖可知，儲存電容器形成在矽 基板上之這些以往的半導體記憶裝置，係在記憶格部與外 圍電路之間存有很大段差。 在儲存電容部形成於基板內部的深溝電容型之格，高 段差不會產生在基板上。又因藉由形成於基板之深溝形成 較深而可增大儲存電容，故也可抑制隨著縮小格面積的儲 存電容之減少。 但因可形成深溝之領域的大小有限，須形成長寬比爲 本紙"^尺度適用中國國家標準（匚灿）人4規格（2〖0'/297公釐） " -7 - (請先閱讀背面之注意事項再填寫本頁)
經濟部中央棣準局貝工消費合作杜印製 320776 A7 _______B7五、發明説明（5 ) 4 0左右之極深且寬度狹窄的深溝。又，須在基板之內部 連接埋入於電容器之基板內部的電極，與開關用電晶體之 擴散層等，處理上之問題也多，而很難實用。 比電容量大之材料，例如將強介質之p z y等使用於 電容器絕緣膜，則不必將儲存電容之形狀不必成爲如上述 之複雜形狀，即可實現大儲存電容。 但是，爲了將比電容置大之ρ ζ τ等使用作爲電容器 絕緣膜，在電容器電極須用白金等貴金屬之膜。這些白金 等貴金屬係對對於矽成爲污染源，不但會降低元件之特性 ，而且藉由以往之光蝕刻很難加工成所定之形狀。 又，上述ρ ζ τ等所成的絕緣膜本體，無法耐於大約 4 0 0°C以上之熱處理，對於長期可靠性還有很多不明點 等問題，而無法洞察實用化。 將在資料線上設置王冠型之電容器的以往之記憶格及 鄰接之外圍電路領域的MO S F E T部表示於第9 1圖。 在第9 1圖中，記憶格領域之MOSFET係由閘極絕緣 膜3 0 3 ，閘極3 0 4及高濃度η型不純物領域字線與資 料線之部3 06，307所構成，在該MOSFET，經 由形成於高濃度η型不純物領域3 0 7上之開口部，由多 結晶矽所形成的王冠型電容器之儲存電極317連接於字 線（閘極3 04)與資料線（配線電極3 1 0)之間的間 隙。又，在該儲存電極3 1 7上形成有電容器介質膜，而 在其上部設有板狀電極3 1 9。 上述儲存電極3 1 7之形狀係形成筒形，不但利用平 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X 297公釐） (請先W讀背面之注意事項再填寫本頁) 訂 -8 - 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（6 ) 面部分還利用垂直部分之內面及外壁，而增加電容器之有 效面積。又，藉由將儲存電極設於資料線上，可將電容器 之有效面稹增大至最大限，又，藉由增長垂直部分之長度 ，亦即加高筒形儲存電極之高度，可容易增加電容器之靜 電電容。 簡單說明具有這種圓筒型電容器之半導體記憶裝置之 製造方法。首先，在單結晶矽基板3 0 1上成長用以絕緣 分離元件間的場氧化膜302，俾形成MOSFET之閘 極氧化膜3 0 3。之後，作爲閘極3 0 4形成高濃度含有 不純物之多結晶矽膜，施以型樣成爲其所定形狀之後，使 用離子打進法，將成爲MO S F E T之源極，汲極領域的 高澳度η型不純物領域306，307，308以自匹配 形成在單結晶矽基板3 0 1 ，然後，形成矽氧化膜3 0 9 之後，在記憶格領域之MO S F Ε Τ的髙濃度η型不純物 領域10 6形成開口部（未予圖示），依次形成作爲資料 線.3 0 1而高濃度含有不純物之多結晶矽膜及鎢矽化物膜 ，施以型樣成所定形狀。然後，形成矽氧化膜3 1 1之後 ，在記憶格領域之MO S F Ε Τ之源極或汲極的高濃度η 型不純物領域3 0 7上形成開口部，依次形成多結晶矽膜 與矽氧化膜，施以型樣成所定形狀之後，再形成多結晶矽 膜，實行各向異性之乾蝕刻，藉將平坦部之所曝露的多結 晶矽膜施以各向異性而加以除去，在上述矽氧化膜側壁殘 留多結晶矽膜，形成王冠型儲存電極31 7。然後，形成 電容器介質膜3 1 8之後，再形成成爲板狀電極1 1 9的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -9 一 (請先閱讀背面之注意事項再填寫本頁) 、1Τ 1#^-- 經濟部中央標準局員工消費合作社印製 320776 at ________B7__五、發明説明（7 ) 多結晶矽膜，施以型樣成所定形狀。最後，形成層間絕緣 膜的矽氧化膜1 1 6與金屬配線1 1 5的鋁配線，製造出 外圍電路之MO S F E T與記億格。 如上所述，爲了更提髙dram之稹體度，在上述以 往之立體化格很難對應，而期盼可解決上述問題之半導體 記憶裝置。 又，有關於以往之DRAM，有例如記載於日本專利 公報實開昭55-178894，特開昭56 — 58253 ，特開昭56-58254，特開昭56 — 58255 ，特開昭 57-1 12066 ，特開昭 59 — 231351 ，特開昭 62 — 128168，特開昭 63 -293967，特開昭 59 — 231851 ，特開平 1 —137666，特開平 1-179449，特開平 3 — 214670，特開昭59 — 82761，及特開昭62 — 2 1 3 2 7 3。 又，在本案說明書內，例如第9 1圖所示，儲存電極 2之剖面形狀爲上面呈凹型，而在這種儲存電極之內面及 外面上形成有電容器絕緣膜與板狀電極的電容器稱爲王冠 型電容器，在深溝內面上形成有儲存電極，電容器絕緣膜 及板狀電極的電容器稱爲深溝型電容器。 〔發明之揭示〕 本發明之目的係在於提供一種解決以往之立體型記憶 格所具有之問題的更微細的半導體記憶裝置及其製造方法 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-10 - 經濟部中夬梂準局貝工消費合作社印製 A7 _B7___ 五、發明説明（8 ) 0 本發明之其他目的係在於提供一種具有能確保充分大 之儲存電容之電容器的半導體記憶裝置及其製造方法。 本發明之另一目的係在於提供一種不必在基板形成深 溝，即可得到充分大之儲存電容的半導體記憶裝置及其製 造方法。 本發明之另一目的係在於提供一種在記憶格部與外圍 電路部之間不存在大段差而具有大儲存電容的半導體記億 裝置及其製造方法。 爲了達成上述目的，本發明係在基板上形成貫穿積層 所成之多數絕緣膜的深溝，而使用該深溝形成電容器者。 在上述多數絕緣膜下又設有其他多數絕緣膜，而在這 些其他多數絕緣膜形成有多數配線層。又，在上述電容器 上又形成有其他之絕緣膜，而其他之配線層形成在其上面 。不必取出在最上層之絕緣膜上的配線係藉由形成於電容 器下部的上述多數配線層所實行，僅必需最小限的配線， 經由貫穿多數絕緣膜之連接插接從電容器之下部配線層抽 出至最上層之絕緣膜上。因此，配線之形成上不需要實行 微細加上，而配線密度也可較低，故極容易形成配線。 使用第1圖更詳述本發明。如第1圖所示，在半導體 基板1上，形成有供應或拉出連接於記憶格之開關用電晶 體的 MO S F E T (Metal Oxide Semiconductor. Field Effect Yransistor)的字線 4 (MO S F E T )之閘極 )及電荷所用的位元線7，又稹層有多數絕緣膜6，8， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） —~' (請先閱讀背面之注意事項再填寫本頁) ^.
,1T A7 350776 __B7 五、發明説明（9 ) 10，12，14 ’ 16，18所形成，使表面成爲平坦 〇 貫穿上述絕緣膜14，16，18形成有深溝，而在 該深溝內部形成有由下部電極1 9，電容器絕緣膜2 〇及 板狀電極21所構成的電容器。 若在字線4或位元線7上形成有厚絕緣膜，則對於字 線4或位元線7之電氣方式連接必須經由貫穿該厚絕緣膜 之連接插接，很難形成接觸孔或埋入金羼。但是，在本發 明，在深溝電容器之下部電·極1 9與字線4，位元線7之 間，設有多數層之配線9，1 1，這些多數層之配線9， 1 1使用作爲選擇字線所用的字母線，或使用作爲選擇位 元線所用的選擇線》因此，不必拉至某板_之最上層爲止的 配線，係這種埋入配線即可 > 不需要貫穿上述厚絕緣膜的 連接插接。 因在上述多數層之配線9 ，1 1上部製作有電容器， 而實行約8 0 0 °C之熱處理，因此作爲配線9，1 1之材 料，係使用可耐於該熱處理的鎢或矽化物較理想。銅係具 低電阻上較理想，惟熱處理溫度係須在5 0 0°C以下。因 作爲電容器絕緣膜使用B S T或P Z X等髙比電容量之介 質膜時，電容器本體之形成溫度在4 0 0°C以下，故作爲 配線材料可使用銅。 在第1圖，埋入之多數靥配線9 ，1 1係除了記憶格 之字線4或位元線7之外，也使用作爲外圍電路的電晶體 之配線一部分。又，經由與位元線7相同靥之配線7 >連 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） 請 先 閲 讀 背 之 注
I i 經濟部中央標準局負工消費合作社印製 -12 - 經濟部中央標準局貞工消费合作社印褽 A7 B7 五、發明説明（10 ) 接擴散層5，5 /與配線9 >之間，惟也可將配線9 >直 接連接於擴散層5，5 但是在此時，爲了防止擴散層 5，5 /與配線9 /之間的反應，須將配線9 >之一部分 作爲障壁金靥。 電容器係實質上僅形成在上述深溝內側。此乃在於簡 化電容器之形成工程。電容器之下部電極1 9係由高濃度 含有不純物之多結晶矽膜所構成，該下部電極1 9係經由 連接用多結晶1 3連接於上述MOSFET之擴散層5。 作爲電容器絕緣膜2 0，可使用氧化矽膜與氮化矽膜 的積層膜，氧化矽膜與五氧化鉅膜的積層膜，氮化矽膜與 五氧化鉅膜的積層膜，氧化矽膜與氮化矽膜矽膜與五氧化 鉅膜的積層膜，B S Τ或Ρ Ζ Τ等之強介質膜等的周知之 各種介質膜。但是使用B S Τ或Ρ Ζ Τ時’則在下部電極 1 9或板狀電極2 1須使用白金等貴金屬。又，爲了增加 下部電極1 9之表面積，在表面形成凹凸也可以。 深溝之深度係形成約2 //m較佳，惟若如此地深溝成 爲較深時，則埋入配線9.，1 1與最上餍配線2 3之間的 距離變大，因須形成長寬比極大之連接孔及對這些連接孔 之金屬的填充，故形成連接兩者之間所用的連接插接較困 難》 但是，在本發明係如第1圖所示，深溝並不是一枚厚 絕緣膜，而是貫穿所稹層之多數絕緣膜14，16，18 所形成。因此，在形成各絕緣膜14，16 ，18時，可 分別實行連接孔之形成與連接用金屬之填充。藉由構成如 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） —— -13 - (請先閲讀背面之注意事項再填寫本頁) ,11 經濟部中央揉準局貞工消费合作社印製 A7 B7 五、發明説明（11 ) 此，不必實行上述長寬比極大之連接孔的形成及對梦這些 連接孔之金靨的填充，而可容易地形成連接下部電極1 9 與擴散層5之間的金屬1 3。而且如上所述，因須拉至最 上之配線層的配線數不多。故使用於拉至這些最上層的連 接插接並不需要太高之尺寸精確度。此乃藉由埋入配線所 得到之本發明之優點之一。 又，在第1圖，1係半導體基板，2係元件間分離氧 化膜，3係MOSFET的閘極氧化膜，4係 MO.SFET之閘極（在記憶格係字線），5 ，5 >係 MOSFET的擴散層，6係層間絕緣膜，7係位元線， 7 >係連接外圍MO S F E T之擴散層與配線的中間層， 8，10，12，16，18，22 係層間絕緣膜，9, 11係埋入配線，14係絕緣膜，15，17，23係連 接插接，2 4係最上層之配線。 又，上述段差之產生係如下所述有效地被防止。亦即 ，如第2 3圖模式地所示，分別將形成於記億格領域的立 體的電容器3 3與外圍電路領域的配線層3 4，形成在 MOSFET所形成的矽基板3 1上的絕緣膜3 2上，或 是絕緣膜3 2上面接觸於電容器3 3之側部，藉由表面平 坦之絕緣膜3 5覆蓋這些配線層3 4上與電容器3 3，而 在其上設置微細之記憶格陣列內配線3 6及微細之外圍電 路內配線3 7。 構成如此，因在形成有高度較髙之立體的電容器3 3 之絕緣膜3 2的位置形成有外圍電路之配線層3 4 »因此 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 A7 B7 320776 五、發明説明（l2 ) ，藉由配線層3 4減低藉由記億格內之電容器所產生的標 髙差（段差）。故即使形成表面平坦之絕緣膜3 5而覆蓋 電容器或配線層3 4，在外圍電路，貫穿孔或接觸孔之深 度也不會變深，而在不產生貫穿孔或接觸孔內之配線的斷 線，可將微細之配線3 6，3 7容易地形成在絕緣膜3 5 上。 又，在本發明，外圍電路領域之第1導電膜所成的配 線層設於第1絕緣膜上，又在其上面設有第2絕緣膜。在 除去這些第1及第2絕緣膜之所定部分所形成的凹部內形 成有王冠型電容器，並被埋設。此時，如第7 6圖所示， 可將板狀電極2 1 9之上面成爲平坦，可從板狀電極 2 1 9之上部實行對於板狀電極2 1 9的電壓之施加。 〔實施發明所用之最好形態〕 〔實施例1〕 首先如第3圖所示，在半導體基板1之表面，形成分 離MO S F E T所用的元件間分離氧化膜2。在本實施例 係使用LOCOS法來形成元件間分離氧化膜2 ，惟使用 可將表面成爲平坦的周知之淺溝分離法也可以。此時，則 使用周知之乾蝕刻法，將深約〇· 2 Mm之分離溝形成在 半導體基板1之後，使用周知之CVD (Chemical Vapor Depositicn)法來形成膜厚約〇 . 4 em之矽氧化膜，使 用周知之CM P (Chemical Mechonical Polishing)法 研磨去除形成在溝以外之部分的矽氧化膜，而僅剩下溝內 本紙张尺度逍用中國國家橾车（CNS ) A4規格（210X25»7公釐） 請 先 閱 讀 背 之 注 項 再 填 本 頁 經濟部中央標準局貝工消费合作社印製 -15 - 經濟部中央梂準局貝工消費合作社印裝 320776 at B7 五、發明説明（13 ) 的矽氧化膜2。 然後，洗淨上述半導體基板1之表面後，使用周知之 熱氧化法，以氧化溫度8 0 0 °C形成膜厚7 nm之閘極氧 化膜3 »使用周知之CVD法形成含有髙澳度之不純物的 厚1 0 0 nm之多結晶矽膜4，又爲了減低電阻，將由鎢 膜與障壁金屬膜之積層膜所成的厚1 0 0 nm之金屬膜 4 /稹餍於其上面形成之後，使用周知之乾蝕刻法作爲所 定形狀形成字線或閘極4，將該閘極4使用作爲光罩，作 爲導電型與基板1相反之不純物離子，以約5 X 1 014/ cm 2離子打入砷，又實行9 5 0 °C，1 0秒鐘退火處理 來活性化砷，形成擴散層5，5 /。記億格之開關用電晶 體與外圍電路之η型MO S F E T係離子打入量互相相等 ，又，在外圍電路之Ρ型MO S F Ε Τ僅打入相同量之硼 〇 將厚0. 5 /zm之矽氧化膜6形成於全面之後，使用 周知之CMP法，平坦化表面之凹凸，將閘極中上的矽氧 化膜6之厚度作成約0.15ym。 然後如第4圖所示，在上述矽氧化膜6之所定部分形 成接觸孔，俾形成連接於擴散層5 /的位元線7。作爲該 位元線7，係在摻雜有高濃度之不純物的厚約1 0 0 nm 之多結晶矽膜上，積層有厚約1 0 0 nm鎢矽化物膜的形 成所謂聚矽化物構造的位元線。 又，在表示記憶格領域的第4圖，係表示以2位元作 爲1單位，因此一位元線接觸形成在兩條之字線之間。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
.1T -16- 320776 at ___ B7_ 五、發明説明（14 ) 如第4圖所示，在外圍電路，也將具有上述聚矽化物 構造的膜，使用作爲電氣方式地連接η型MO S F E T之 擴散靥與最上部配線所用的中間層。藉由該中間層防止 MO S F ΕΤ之接觸變深，惟當然未設置這種中間層也能 實現本實施例之半導體記憶裝置。又，作爲位元線7，不 僅在本實施例所使用之聚矽化物膜，使用在上述字線也使 用之鎢/障壁金靥/多結晶矽之積層膜等的其他膜也可以 。又’不使用多結晶矽，而經由障壁金屬，而將鎢直接接 觸於擴散曆5>也可以。 然後，如第5圖所示，將矽氧化膜8形成於全面之後 ’使用CMP法平坦化表面。形成達到上述位元線之接觸 孔後，藉由CVD法形成氮化鈦膜所成的中間膜9/，又 形成可耐於8 0 0 °C以上之熱處理之膜厚〇. 2 之鎢 膜所成的第1埋入配線9。 經濟部中央梂準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 如第5圖所示，在構成外圍電路之MO S F E T的擴 散層，經由中間層9 >連接有埋入配線9，惟經由障壁金 屬，鎢所成之第1埋入配線9直接接觸於擴散層也可以。 因鎢係藉由CVD法可以成膜，因此，在較高長寬比之接 觸孔，也可以用高被覆率將鎢埋入在連接孔內。此時，因 鎢係也堆積在氧化膜之表面，因此，可同時地形成埋沒孔 內之部分（連接插接）與配線部分。在本實施例，係將藉 由CVD法所形成之氮化鈦膜使用作爲上述障壁金屬。 在本工程所形成的埋入配線9係在記憶格使用作爲字 線之母線，使用於選擇某特定之字線所用。在外圍電路係 本紙張尺度逋用中國國家橾i ( CNS ) A4规格（210X297公釐） ~ 320776 at B7 經濟部中央標準局負工消费合作社印^ 五、發明説明（15 ) 不僅使用作爲連接於上層配線所用的中間配線，也可使用 作爲互相連接MO S F E 丁間的配線。 然後，如第6圖所示，將層間氧化膜1 0形成於全面 ，使用CMP法平坦化表面之後，與上述第1埋入配線9 同樣地，形成鎢線所成的連接插接（未予圖示）及第2埋 入配線1 1 ，又形成層間氧化膜1 2 ，與上述同樣地平坦 化表面。上述層間氧化膜1 0，1 2係考量所埋入金屬均 爲鎢，而使用電漿CVD法加以形成。該第2埋入配線 1 1係在記憶格爲選別特定之位元線所用的選擇線，而在 外圍電路爲不但使用作爲連接於上層配線所用的中間配線 ，還可使用作爲連接MO S F E T間的配線。在本實施例 中，第2埋入配線1 1不但直接連接於擴散層，而且經由 第1埋入配線9還接觸於MO S F E T之擴散層。 然後，如第7圖所示，形成未接觸字線4，位元線7 ，第1，第2埋入配線9，11的深約1. 5em之接觸 孔，以多結晶矽1 3填埋該接觸孔β該多結晶矽係使用於 電容器之下部電極與擴散層5之連接。 在千兆位元級之記憶體，由於上述接觸孔之直徑係 0 . 2)tzm，因此，長寬比係變大成約7。但是，該接觸 孔係僅形成在記憶格，深度係均相同，故可用各向異性高 之以往的乾蝕刻法來形成。 又，在形成位元線7時，在擴散層與電容器下部電極 之間的接觸部，若事先埋入多結晶矽，也可減小接觸孔之 長寬比。 (請先閲讀背面之注意事項再填寫本頁) 、ΤΓ 本紙張尺度逋用中國國家梂準（CNS ) Α4規格（210Χ297公釐） 18 經濟部中央揉準局貞工消費合作社印製 A7 __B7_五、發明説明（16 ) 然後，如第8圖所示，將層間氧化膜1 4形成於全面 之後，形成分別達到埋入配線9，1 1的接觸孔》在該層 間氧化膜1 4形成有深溝，而在其內壁作成有深溝電容器 ，惟該深溝之深度•亦即層間氧化膜10，12 ，14之 膜厚係千兆位元級之記億體時，則膜厚之合計係約需 2 e m。 如此，膜厚之合計較大時，則形成與最上餍之接觸並 不容易，惟在本發明係如上所述，因連接於埋入配線9， 1 1的配線數極少，因此，接觸孔之孔徑係比最小加工尺 寸相當大也可以。例如，在形成1千兆位元之記憶體的本 實施例係最小尺寸在1· 2以下’惟在本工程之接觸 孔之直徑大至0· 5 Min’而長寬比並不太大，故容易形 成接觸孔。 然後，，如第9圖所示，使用CVD法形成厚約〇. 3 之鎢膜1 5，而以鎢填滿上述接觸孔。 如第1 0圖所示，藉由將含有過氧化氫水之淤漿使用 作爲研磨液的周知之CMP法’除去堆稹於層間氧化膜 1 4上的鎢，僅在接觸孔中殘留鎢1 5 »上述CMP法係 對於墊底之氧化膜1 4以5 0倍以上之選擇比可除去鎢’ 因此，不會過度切削氧化膜1 4，而可實行鎢之研磨。 如第1 1圓所示，同樣地形成膜厚約1 之層間氧 化膜16及直徑0. 5 //m的鎢插接7之後’將氧化膜 1 8形成在全面而覆蓋上述鎢插接1 7之上面。 因上述層間氧化膜1 4，1 6的膜厚之合計係約_ (請先閲讀背面之注意事項再填寫本頁) --5 本紙浪尺度適用中國國家標準（CNS ) Μ规格（210X 297公釐） 19 經濟部中央樣準局員工消费合作社印裝 320776 at ____B7___ 五、發明説明（I7 ) 2；am’接觸孔之直徑係約〇. 5 /zm，因此長寬比係約 4，藉由一次的鎢的埋入，可形成插接，也可削減工程數 〇 然後，如第12圖所示，貫穿層間氧化膜14，16 ，：L8，形成曝露上述多結晶矽13之上端部的深溝。該 深溝係僅形成於記憶格領域，而且各深溝之直徑與深库係 分別互相相同，因此容易控制蝕刻深度，僅控制蝕刻時間 ，可曝露多結晶矽13之表面。 由於該深溝之長寬比係約7，因此，藉由以往之乾蝕 刻法可容易地形成。又，在層間氣化膜14之下，將氮化 膜形成作爲蝕刻止動膜時，則可提髙深溝加工之控制。 如第1 3圖所示，將電容器之下部電極所成之膜厚 5 0 nm的多結晶矽膜1 9形成於全面。該多結晶矽膜 19係經由上述多結晶矽13 ，與上述MOSFET之擴 散厝5電氣方式地連接。 在該多結晶矽膜1 9表面形成凹凸。如此，藉由在表 面形成凹凸，可將表面成爲兩倍以上，而可增加儲存電容 。又，在電容器之下部電極（儲存電極）1 9，除了多結 晶矽以外，也可使用鎢或氮化鈦等，又，將B S T或 P Z T等髙介質膜或強介質膜使用作爲電容器絕緣膜時， 係使用白金等貴金靥。 然後，如第1 4圖所示，上述多結晶矽膜1 9中，殘 留形成在上述深溝內的部分，其他部分係使用CMP法去 除，而每一各記億格地分離形成電容器下部電極1 9。 本紙張尺度適用中國國家榡準（CNS > A4規格（210X297公釐） {請先閲讀背面之注意事項再填寫本頁)
-20 - 經濟部中央揉準局員工消費合作社印製 A7 ______B7_ 五、發明説明（IS ) 如第1 5圖所示，在上述電容器下部電極1 9上，稹 層形成電容器絕緣膜2 0及板狀電極2 1。在本實施例係 在上述電容器絕緣膜2 0，使用五氧化鉅膜與矽氧化膜之 稹層膜，換算成矽氧化膜厚，實現3 nm之電容器絕緣膜 。電容器絕緣膜係並不被限定於此，也可使用以往所使用 之矽氧化膜與矽氮化膜之積層膜，又，具有白金等貴金屜 所成的下部電極，也可將強介質膜使用作爲電容器絕緣膜 。作爲板狀電極2 1 ，也可使用各種周知之導電性材料， 惟在本實施例係使用氮化鈦膜。作爲電容器絕緣膜使用矽 氧化膜與矽氮化膜之積層膜時則可使用多結晶矽膜，使用 強介質膜時則可使用白金。 然後，如第1 6圖所示，將餍間氧化膜2 2形成於全 面之後，在該層間氧化膜2 2形成接觸孔，而曝露上述板 狀電極2 1及鎢之插接1 7上端部。以金钃埋入該接觸孔 內而形成插接2 3之後，使用周知方法形成最上層之配線 2 4，完成本實施例的半導體記憶裝置。因最上層之配線 係密度極小，故尺寸極大也可以，又因使用平緩之設計規 則，故容易形成。 (實施例2 ) 第1 7圖係表示本發明之第2實施例的記憶陣列的概 念圖。如第1 7圖所示，字線WL 1〜WL 6係縱方向規 則地配置，而位元線BL1a〜BL2b及位元線 B L 2 a ，B L 2 b係分別成爲一組連接於感測放大器1 本紙張尺度適用中國國家梯準（CNS ) A4規格（21〇Χ_297公釐） ~ ' (請先閲讀背面之注意事項再填寫本頁) _^,. 、1Τ 330776 A7 經濟部中央梂準局貝工消費合作社印装 B7 五、發明説明（19 ) 與感測放大器2。 一個位元線接觸BC1(〇）係藉由連接於兩個記憶 格之儲存電容接觸CC1，CC2 (·)被共有。 由第1 7圖可知，經由位元線接觸〇連結兩個儲存電 容接觸•之間的直線（此乃表示開關用電晶體之 MOSFET的活性領域），係對於字線WL1〜WL6 與位元線BL1a〜BL2b傾斜地配置。而且傾斜方向 在鄰接之記憶格間不相同β因此，各儲存電容接觸C C 1 ，CC2 (·)係可分別形成在字線WL1〜WL6與位 元線BL 1 a〜BL2b之間的間隙。 在本實施例中.，埋入配線配置於字線WL 1〜WL 6 與位元線BL1a〜BL2b之上方，而且爲了確保儲存 電容接觸形成部，如第1 7圖所示，以虛線表示之字母線 W12，W34，W56以夾住位元線接觸BC1的兩條 字線W11與W12，W13與W14，及W15與 W1 6以一條之比率配置。 又，選擇線B 1 1 a〜B 1 2b所用之選擇線S 1〜 S4，係配置成分別與位元線B 1 1 a〜B 1 2b相重疊 。因這些字母線Wl1〜W14或選擇線S1〜S4係在 記憶格上不需要接觸領域，因此僅配置各配線型樣即可以 。又，對於字線或位元線之條數的比率係不被限定於本實 施例者，而可任意地設定。 第1 8圚係將表示於第1 7圖之配置以更接近於實際 之配置的形狀所表示之配置圖。但是，爲了容易理解，儲 請 先 閱 讀 背 之 注 意 事 項 再 旁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22 - 經濟部中央橾準局負工消费合作社印裝 A7 B7 五、發明説明（20 ) 存電容，板狀電極，配線及外圍電路等之型樣係省略圖示 〇 又，在第1 8圖中，表示活性領域對於位元線 Bl 1 a〜B 1 2b或字線WL1〜WL6以45度之角 度配置之情形，惟並不被限定於4 5度者，其他角度者也 可以。 如上所述，因字母線W12，W34，W56係對於 字線兩條以一條之比率分別配置，因此，字母線W1 2， W3 4，W5 6之寬度係成爲字線WL 1〜WL 6之寬度 的大約兩倍，以緩和之佈置規格即可以。而且，如上所述 ，因在記憶格上未存在接觸領域，故僅配置配線即可以。 —方面，選擇糗SI ，S2，S3，S4與位元線 B 1 1 a〜B 1 2b係形成完全相同之尺寸。而且因該選 擇線SI ，S2，S3，S4也與字母線W12，W34 ，W5 6同樣地，在記憶格未存在接觸領域，因此，不需 要如位元線之線寬度擴大之領域。故字母線W1 2， W34，W56及選擇線SI，S2，S3，S4係均可 配置規則性髙之型樣，而容易形成依光刻術之型樣形成。 又，因型樣之規則性較高，因此也容易適用在可形成 移相法所代表的比光之波長小之型樣的微細加工技術。 〔實施例3〕 在本實施例係如第1 9圖所示，共有一條位元線接觸 BC1的兩個記憶格之儲存電容CC1 ，CC2 ，係配置 本紙張尺度逋用中國國家標準（CNS ) Μ規格（210Χ297公釐·) (請先閱讀背面之注意事項再填寫本貫)
、1T -23 - 經濟部中央標準局男工消费合作社印製 A7 __B7 五、發明説明（21 ) 成以字母線W1 2，W3 4，W5 6作爲軸成爲鏡面對象 之位置。此點與上述實施例2不相同，惟基本上之記憶體 動作係完全相同，以本發明之特徵之埋入配線所作之字母 線或選擇之配置，也如第2 0圖所示，同樣地可得到與實 施例2同樣之效果。 〔實施例4〕 本實施例之記億格係如第2 1圖所示，與上述實施例 2，3係型樣配置不相同。但是，製造方法係與上述實施 例2，3共通，可用與上述實施例1相同方法形成。 本實施例之型樣配置的特徵係如日本專利公報特開平 3 - 2 1 4 6 7 0所載，爲在互相相鄰接之記憶格之儲存 電容接觸之間配置有字線之處。在實施例2，3所示之配 置，係在互相相鄰接之儲存電.容接觸之間，配置兩支字線 。因此，在記憶格存有多餘之面稹，此乃成爲妨礙記憶格 面積之縮小的要因。 但是，形成表示於第2 1圖之型樣配置時，則原來須 配置兩條分置字線之面積，成爲只須配置一條字線之面稹 ，因而可縮小約2 0%之面稹。 形成這種型樣配置時，因在原來之位元線配置無法實 行相同之記憶體動作，因此，在日本專利公報特開平3 — 2 1 4 6 7 0及上述實施例1〜3中，兩條位元線成爲一 組連接於一感測放大器，形成爲如第2 1圖所示，互相交 叉兩條位元線B L 1 a〜B L 1 b，並接觸於各該感測放 本紙張尺度適用中國國家棣準（CNS > A4規格（210X297公釐） — _ 24 — (請先閲讀背面之注意事項再填寫本頁)
A7 B7 320776 五、發明説明（22 ) 大器1 ，2。 藉由成爲這種配置，可縮小記憶格之面稹，惟在上述 實施例1〜3，將以兩條字線配置一條之比率的字母線 wi 1〜W17，如第22圖所示，須與字線W1〜W7 相同設計規格來配置。但是，可用實施例1相同之方法容 易地形成，實用上沒有問題。 〔賨施例5〕 • 本實施例係將本發明適用於DRAM之例子，使用第 24圖〜第38圖加以說明。 將本實施例之記憶格之平面圖表示於第2 4圇，而將 第2 4圖之X - X >剖面構造及外圍電路之MOSFET 部之剖面構造表示於第2 5圖之同一圖面上。記憶格之佈 置係與以往同樣，字線5 8設於y方向，資料線6 0設於 X方向，而深溝型之電容器，形成於這些字線與資料線之 上部。 上述深溝型之電容器係由儲存電極5 2，電容器絕緣 膜5 3及板狀電極5 4所構成》上述儲存電極5 2係在字 線5 8與資料線6 0間的間隙，連接於開關電晶體之活性 領域5 7上，板狀電極5 4係在記憶格外固定於所定之電 位。又，具有深溝形狀之上述儲存電極5 2係形成在外圍 電路部之金屬配線5 0形成於其上面的絕緣膜4 9及貫穿 積層在其上面所形成之絕緣膜51而所形成的深溝之內側 側壁及底面上· 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央梂準局負工消费合作社印製 -25 - > A7 B7 經濟部中央梂準局貝工消費合作社印製 五、 發明説明 ( 23 ) 1 以 下 * 使 用 第 2 6 圖 第 3 5 圖 說 明 本 實 施 例 之 1 I D R A Μ 的 製 造 方 法 0 首先 > 如 第 2 6 圇 所 示 9 使 用 周 知 1 I 之 選 擇 氧 化 法 9 將 爲 了 元 件 間 分 離 之 場 氧 化 膜 3 9 » 形 成 1 1 I 於 矽 基 板 3 8 上 之 後 藉 由 周 知 之 方 法 > 形 成 請 kt 1 1 閲 1 Μ 0 S F Ε Τ 將 具 有 高濃 度 不 純 物 領 域 4 0 9 4 1 > 閘 讀 背 面 • 1 t 極 4 3 及 閘 極 絕 緣 膜 ( 未 予 圖 示 ) 的 Μ 0 S F E T 形 成 於 之 注 .[ 意 k 1 I 記 憶 格 內 ♦ 又 9 將 具 有 髙 濃 度 不 純 物 領 域 4 2 閘 極 4 4 事 項 1 I 再 1 1 及 閘 極 絕 緣 膜 ( 未 予 rm 圈1 示 ) 的 Μ 0 S F Ε Τ 形 成 於 外 圍 電 f 1 路 〇 又 9 與 鄰 接 格 共 通 之 閘 極 4 3 係 功 能 作 爲 字 線 5 8 ( 頁 1 1 第 2 4 圖 ) 0 又 9 Μ 0 S F E Τ 之極 性 係 η 溝 道 P 溝 道 1 I 任 一 均 可 以 0 1 I 如 第 2 7 ΓΒΤ 圖 所 示 使 用 周 知 之 C V D 法 形 成 含 有 硼 與 訂 I 磷 的 矽 氧 化 膜 4 5 以 約 8 0 0 °C 之 溫 度 實 行 退 火 而 將 上 1 1 I 述矽 氧 化 膜 4 5 表 面 成 爲 平 緩 0 又 作 爲 上 述 矽 氧 化 膜 1 ! 1 4 5 不 是 添 加 硼 或 磷 者 使 用 m 摻 雜 之 矽 氧 化 膜 也 可 以 1 1 線 0 然 後 藉 由 周 知 之 光 刻 術 與 乾 蝕 刻 在 上 述 矽 氧 化 膜 1 1 4 5 形 成 開 □ 部 5 9 ( 第 2 4 1 «1 圖 ) 使 用 周 知 方 法 形 成 成 1 I 爲 資 料 線 6 0 ( 第 2 4 rwj 圖 ) 之 厚 約 1 0 0 η m 的 配 線 4 6 -f I 9 又 1 作 爲 配 線 4 6 之 材 料 係 錄 等 髙 融 點 金 靥 膜 較 佳 惟 1 J. I 使 用 鎢 等 髙 融 點 金 屬 之 矽 化 物 膜 與 多 結 晶 矽 膜 的 複 合 膜 也 1 1 1 /nr. m 障 礙 0 使 鎢 等 之 髙 融 點 金 屬 時 * 爲 了 防 止 與 矽 基 板 之 反 1 1 應 的 g 的 > 將 鈦 亞 硝 酸 鹽 等 之 障 壁 金 靥 膜 設 於 髙 融 點 金 靥 1 1 膜 下 面 較 理 想 0 又 在 矽 氧 化 膜 4 5 之 下 面 > 形 成 爲 了 防 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -26 - A7 B7 經濟部中央標準局貝工消費合作社印製 五、 發明説明 ( 24 ) 1 I 止 不 純 物 擴 散 之 m 摻 雜 的 矽 氧 化 膜 較 理 想 〇 1 1 如 第 2 8 圓 所 示 使 用 周 知 之 T E 0 S ( 1 1 Te t Γ ae thoxys i dan e ： S i ( 0 C ZH 5) 4〕 氣體的周知之 1 I 請 1 1 C V D 法 > 以 約 4 0 0 °c 之 溫 度 製 造 厚 約 2 0 0 η m 之 矽 先 閱 1 | 讀 氧 化 膜 4 7 0 然 後 除 去 成 爲 開 關 電 晶 體 之 源 極 及 汲 極 的 背 Λ I 髙 濃 度 不 純 物 領域 4 上 面 的 矽 氧 化 膜 4 5 4 7 之 所 定 部 冬 1 I 分 形 成 開 □ 部 5 1 ( 第 2 4 圓 ) 〇 藉 由 周 知 之 事 項 再 1 1 4 1 L P C V D 法 形 成 不 純 物 髙 濃 度 地 添 加 的 厚 約 2 0 0 η m 之 多 結 晶 矽 膜 後 » 全 面 施 行 依 各 向 異 性 之 乾 蝕 刻 的 蝕 刻 回 頁 1 1 饋 上 述 多 結 晶 矽 膜 僅 殘 留 在 上 述 開 □ 部 5 1 內 而 除 去 1 1 其 他 部 分 形 成 填 充 上 述 開 P 部 5 1 之 矽 插 接 4 8 0 又 9 1 1 在 本 貫 施 例 9 係 在 髙 濃 度 不 純物 領 域 4 0 上 直 接 形 成 矽 插 訂 I 座 4 8 惟 使 用 周 知 之 多 結 晶 矽 膜 之 焊 接 點 也 可 將 閘 極 1 I 4 3 與 矽 插 接 4 8 以 自 匹 配 予 以 絕 緣 而 有 效 地 縮 小 記 憶 1 1 | 格 之 面 積 0 1 1 如 第 2 9 圖 所 示 藉 由 使 用 周 知 之 T E 0 S 氣 體 的 〆 線 >1 C V D 法 以 約 4 0 0 °c 之 溫 度 形 成 厚 約 2 0 0 η m 之 矽 1 1 氧 化 膜 4 9 並 使 用 周 知 方法 形 成 貫 穿 矽 氧 化 膜 4 5 1 I 4 7 4 9 的 接 觸 孔 ) 曝 露 外 圍 電 路 部 之 高 旗 度 不 純 物 領 Γ 1 域 4 2 之 表 面 0 然 後 » 使 用 周 知 之 濺 射 法 或 C V D 法 施 1 .1 I 以 型 樣 成 所 定 形 狀 而 形 成 外 圍 電 路 部 之 金 靥 配 線 5 0 0 使 1 1 用 周 知 之 C Μ P 法 將 矽 氧 化 膜 4 9 之表 面 成 爲 平 坦 也 可 以 1 1 1 此 時 y 使 用 填 埋 上 述 接 觸 孔 之 插 接 也 可 以 〇 又 9 在 本 實 1 1 施 例 » 作 爲 金 屬 配 線 5 0 之 材料 使 用 鎢 ♦ 惟 使 用 矽 化 鎢 等 1 1 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） A7 B7 5^0776 五、發明説明（25 ) 其他之髙融點金屬也可以。又，若將電容器之製造工程成 爲低溫化，則不僅髙融點金靥，也可使用鋁等低電阻金靥 之TEOS氣體之 約0. 5〜l；im之 P法將表面成爲平坦 刻，在上述矽氧化膜 深溝（開口部）6 2 膜蝕刻速度較小之絕 膜4 9下時，則極容 P CVD法形成摻雜 結晶矽膜63。此時 8與多結晶矽膜6 3 诗 先 閲 讀 背 之 注 意 事 項 再 填 寫 本 頁 如第3 0圖所示，藉由使用周知 CVD法以約4 0 0 °C之溫度形成厚 矽氧化膜5 1 ，之後使用周知之CM 化。然後，使用周知之光刻術與乾蝕 49，51 ，形成達到矽插接48之 。此時，如氮化矽膜，若將比矽氧化 緣膜，作爲蝕刻止動而形成在矽氧化 易形成上述深溝6 2。 如第3 1圖所示，使用周知之L 有髙濃度之不純物之厚5 0 nm的多 ，在上述深溝之低部接觸有矽插座4 經濟部中央揉準局男工消費合作社印製 然後，全面地塗布厚約1 之光蝕刻膜之後，實行 依各向異性乾蝕刻，僅在上述深溝內殘留光阻膜6 4，除 去其他部分。 如第3 2圚所示，將上述光阻膜6 4使用作爲光罩， 並將上述多結晶矽膜6 3內形成在上述深溝內以外之部分 上的部分施以乾蝕刻除去後，將電容器之儲存電極5 2形 成在上述深溝之內壁上。 如第3 3圖所示，除去上述光阻膜5 4之後，使用 CVD法形成五氧化鉅（Ta203)所成的電容器絕緣膜 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） -28 - 經濟部中央梂準局負工消费合作社印11 A7 B7 五、發明説明（26 ) 5 3。該電容器絕緣膜5 3之矽氧化膜換算膜厚約1千兆 位元級之大容量DRAM時成爲3 nm以下較理想。又， 在本實施例中，作爲儲存電極係使用多結晶矽膜，惟也可 使用鎢或鈦亞硝酸鹽膜等髙融點金靥膜。此時，如多結晶 矽膜，因在表面不會形成自然氧化膜，因此，可減薄電容 器絕緣膜之氧化膜換算膜厚，又，作爲電容器絕緣膜之材 料係除了矽亞硝酸鹽系之絕緣膜之外|也可使用 SrTi 03膜或（Ba ，Sr) Ti03等周知之髙介質 絕緣膜或如P Z T膜之周知的強介質絕緣膜。 如第3 4圖所示，使用段差被覆性優異之CVD法形 成厚約50nm之鎢膜所成的板狀電極54。 最後，作爲層間絕緣膜形成厚約4 0 0 nm之矽氧化 膜5 5，在外圍電路部之金靥配線5 0上的層間絕緣膜 5 5形成貫穿孔之後，使用周知方法形成金屬配線5 6， 完成表示於第2 5圖之半導體積體電路裝置。又，金膘配 線5 6係鋁等之低電阻金靥較理想，因可使用作爲如第 3 5圖之記憶格陣列內配線，因此可使用作爲連接於資料 線之信號線或主字線。又，形成金屬配線5 6時，爲了平 坦化層間絕緣膜5 5之表面•也可適用周知之插接（ plug)技術或CMP法。 第3 5圖係表示將深溝之深度比上述第2 5圖大，且 增大電容器之髙度的例子者。此時將金靥配線5 0之膜厚 作成第2 5圖時之兩倍，形成於其上面之矽氧化膜5 1之 膜厚也增厚，也可將深溝之深度加深至約兩倍，結果，儲 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 線 -29 - A7 __B7_ 五、發明説明（27 ) 存電極之高度及所得到之儲存電荷量也成爲約兩倍。 請 先 閲 S 背 之 注 意 事 項 再 又，在第2 5圚至第3 5圖中，金屬配線5 0形成於 其上面之層間絕緣膜的矽氧化膜4 9之表面成爲平坦化， 惟如第3 6圖所示，在表面不是平坦的矽氧化膜6 5上面 形成金屬配線5 0也可以。此時，也如第3 6圖可知，因 矽氧化膜6 5上面延伸至形成有電容器之位置而接觸於儲 存電極5 2之側面，因此可得到與上述金屬配線5 0形成 於其上面的矽氧化膜4 9之表面爲平坦之情形（第3 5圖 )相同之效果。 訂 又，上述金屬配線5 0係外圍電路部的第1層配線層 ，惟如第3 7圖所示，積層該二金靥配線6 6，6 7加以 使用也可以，又將配線層形成於其上面也可以。 依照本實施例，因可將多數配線層上面延伸至電容器 之位置，因爲可將深溝之深度成爲極深，可形成電容器之 電極面稹極大的深溝型之電容器。 線 經濟部中央揉準局—工消費合作社印11 又，在本實施例中，金屬配線5 0係連接於外圍電路 部的MO S F E T之源極或汲極的信號線，惟供應一定電 位所用之電源線也可以，又，作爲用以緩和記憶格陣列領 域與外圍電路領域之標髙差的僞型樣，浮動也可以。 由上述說明可知，依照本實施例，可形成髙度大之立 體構造的電容器，即使在記億格陣列領域與外圍電路領域 產生較大標髙差·也可在各領域及橫跨兩領域之領域，分 別形成微細之配線，因此，可形成稹髋密度髙的半導體稹 體電路裝置》 本紙張尺度逋用中國國家橾準（CNS ) A4规格（210X297公釐） -30 - 經濟部中央橾準局員工消費合作社印製 A7 B7 五、發明説明（28 ) 〔實施例6〕 本實施例係在上述實施例中，將如銅之乾蝕刻困難之 材料使用作爲金屬配線材料的例子，使用第3 8圖至第 ----- ; —- ' 47圖說明本實施例。 第3 8圖係表示本實施例之DRAM之記憶格及外圍 電路之MO S F E T部之剖面構造的圓式。由第3 8圖可 知，金饜配線7 1係連接於形成在髙澳度不純物領域4 3 上的金靥插接6 8，埋進形成於矽氧化膜7 0內。 如下述地形成這種構造之DRAM。 首先，使用與表示於實施例5之第2 6圖至第2 8圖 的方法同樣之方法，形成表示於第3 9圇之構造。然後， 如第4 0圚所示，形成矽氧化膜6 9之後，使用周知方法 形成貫穿矽氧化膜4 5，47，4 9的連接孔而曝露髙濃 度不純物領域4 2之表面。將鎢膜形成於全面之後，全面 實行乾蝕刻，殘留上述鎢膜中形成於上述連接孔內之部分 ，而除去其他部分，俾形成鎢所成的金屬插接6 8。 如第4 1圖所示，形成厚4 0 0 n m之矽氧化膜7 0 ，使用周知之光刻術與各向異性乾蝕刻，俾在上述矽氣化 膜7 0形成開口部。又，在實行上述各向異性乾蝕刻時， 以低溫所形成之矽亞硝酸鹽膜，作爲蝕刻止動膜而將上述 配置於矽氧化膜7 0之下方，則蝕刻餘裕度較大，可用髙 精確度形成連接孔。 然後，形成厚5 0 0 nm之銅膜之後，使用CMP法 本紙張尺度適用中國國家標準（CNS ) Α4规格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁)
、1T 線 -31 320776 A7 B7 五、發明説明（29 ) ，直到矽氧化膜7 0表面曝露爲止，研磨上述銅膜之表面 成爲平坦，而僅在上述開口部內殘留銅膜7 1 ，形成銅膜 7 1埋入於矽氧化膜7 0內。又，作爲上述銅膜之形成方 法係使用段差被覆性優異的CVD法。 然後，如第4 2圖所示，使用周知CVD法形成厚度 1 0 0 nm的矽氧化膜7 2之後，使用周知之光刻術與各 向異性乾蝕刻，貫穿矽氧化膜69 ，70，72，形成達 到矽插接4 8的深溝7 4 » 以下，依照表示於第4 3圖至第4 7圖之工程實行處 理，惟因該工程係與表示於上述實施例5之第3 1圖至第 3 5圖的工程同樣，因此省略其詳述。但是，在本實施例 係板狀電極7 3之表面成爲平坦，此點與上述實施例5不 相同。 依照本實施例，因作爲形成於電容器之側面的外圍電 路部之配線使用低電阻之銅，因此可實行高速動作。藉將 本實施例適用於記億體與邏輯混在的導通晶片L S I ，在 形成有電容器的絕緣膜之位置可形成邏辑部之配線層。 〔實施例7〕 本實施例係在實施例5或實施例6的DRAM，再加 -金屬配線之膜度的例子，使用第4 8圖至第5 6圖加以 說明。第4 8圖係表示依本實施例的D RAM之記憶格及 外圍電路之MO S F E T部的剖面構造圖。如第4 8圖所 示’在本實施例中，金屬配線7 7係埋入在矽氧化膜7 5 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
*1T 線 經濟部中央樣準局貝工消費合作社印製 -32 - A7 320776 _B7_.__ 五、發明説明（30 ) ，7 6內，而金屬配線7 7之上面係比電容器之上端部髙 0 使用第4 9圖至第5 6圖說明這種DRAM之製造方 法。首先與上述實施例6之第3 9圖及第40圖同樣地處 理，形成表示於第49圖之構造。 然後，如第5 0圖所示，形成厚3 0 0 nm之矽氧化 膜7 5 ，使用周知之光刻術與乾蝕刻，形成貫穿矽氧化膜 69 ，75之深溝78，曝露矽插接48之上面。 以下，依照表示於第5 1圖至第5 4圖之工程形成電 容器，惟因該工程係與表示於上述實施例5之第3 1圖至 第3 4圚的工程同樣，故省略詳述。 然後，如第5 5圖所示，形成厚4 Ο Ο n m之矽氧化 膜7 9之後，使用光刻術與乾蝕刻，而在矽氧化膜7 5， 7 9形成達到金靥插接6 8之開口部。全面形成鎢，鋁或 銅等之金屬材料膜之後，實行依各向異性蝕刻的周知之蝕 刻回流，僅在上述開口部內殘留上述金屬膜，而從其他部 分上除去該金屬膜俾形成外圍電路部之金靥配線8 0。 最後，如第5 6圖所示，形成例如厚約4 0 0 nm之 矽氧化膜所成的層間絕緣膜5 5之後，將達到上述金屬配 線8 0之表面的貫穿孔形成在上述層間絕緣膜5 5 »又使 用周知方法形成金靥配線5 6 ，即完成半導體積體電路裝 置。 依照本實施例，因可將外圍鼇路部_之_ g靥配線的膜厚 形成比上述實施例5，6較厚，因此，可降低外圍電路_之 本紙張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局员工消費合作社印11 -33 - A7 B7 320776 五、發明説明（3i ) I線的電阻值，可更提髙動作速度。 〔實施例8〕 本實施例係將具備組合立體構造之王冠型與深溝型的 構造的電容器，形成於DRAM之記憶格的例子，使用第 5 7圚至第6 5圖說明本實施例。 第5 7圖係表示依本實施例的DRAM之記憶格及外 圍電路之MOSFET部之剖面構造的圖式。由第5 7圖 可知，形成於外圍電路部的金屬配線8 6係埋入在矽氣化 膜8 5內，形成於其下面的矽氧化膜8 1之上面，係從外 圍電路部延伸至記憶格部而接觸於電容器之側部。 然後，使用第5 8圖至第6 5圖說明本實施例之製造 方法》首先，形成表示於第5 8圖之構造，惟因至今之工 程係與上述實施例5之第2 8圖爲止之工程同樣，故省略 說明》 如第5 9圖所示，形成矽氧化膜8 1之後，形成貫穿 矽氧化膜45，47，81之連接孔，而曝露高濃度不純 物領域4 2之表面。將鎢膜形成於全面之後，全面實行依 各向異性蝕刻的蝕刻回流，僅在上述連接孔內殘留上述鎢 膜，而從其他部分上除去該鎢膜，形成鎢所成之金屬插接 82，又將厚400nm之矽氧化膜89形成於全面。又 ，代替矽氧化膜81使用矽亞硝酸鹽膜也可以。 如第6 0圖所示，在形成有電容器之儲存電極5 2之 領域的矽氧化膜8 1 ，8 9，使用周知之光刻術與乾蝕刻 本紙張尺度適用中國國家橾準（CNS > A4規格（210X297公釐） 請 先 閱 讀 背 * 之 注 意 事 項 再 奢 經濟部中央揉準局貝工消費合作社印製 -34 - 經濟部中央標準局龙工消費合作社印製 A7 ______B7_ 五、發明説明（32 ) ’形成到達到矽插接4 8之深溝，並使用周知之 L P CVD法形成不純物髙濃度地添加的厚5 〇 nm之多 結晶矽膜5 3。由此’在深溝之底部，矽插接4 8係連接 於多結晶矽膜6 3。 然後’如第61圖所示，以周知之CVD法形成含有 硼與磷的矽氧化膜9 0，寊行所期望之退火後，全面實行 依各向異性乾蝕刻之蝕刻回流，僅在上述深溝內殘留上述 矽氧化膜9 0，而從其他部分上除去該矽氧化膜。又，將 上述矽氧化膜9 0使用作爲蝕刻之光罩，乾蝕刻多結晶矽 膜6 3之曝露部分並予以除去。結果，電容器之儲存電極 52形成在深溝內。 然後，如第6 2圖所示，藉由使用氟酸水溶液之濕蝕 刻除去殘留在上述深溝內之矽氧化膜9 0及金靥插接8 2 上的矽氧化膜8 9，曝露金屬插接8 2之表面。因埋入在 深溝內之矽氧化膜9 0係含有硼與磷，因此，比矽氧化膜 8 9以氟酸水溶液之蝕刻速度加快。因此，膜厚不但變厚 ，深溝內之氧化膜9 0係完全被除去。又，爲了防止在上 述濕蝕刻之過度蝕刻，在矽氧化膜8 9之下面，設置以低 溫形成之矽亞硝酸鹽等蝕刻止動層較理想。 實行所定之洗淨之後，如第6 3圖所示，形成五氧化 鉅膜所成的電容器絕緣膜8 3之後，形成厚約5 0 nm之 鎢膜或鈦亞硝酸鹽膜，藉由光刻術與乾蝕刻除去不要部分 而形成板狀電極8 4。又形成厚8 0 0 nm之較厚矽氧化 膜85，並將表面成爲平坦。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~ — (請t閲讀背面之注意事項再填寫本頁)
A7 B7 320776 五、發明説明（33 ) 然後，與實施例6之第4 2圇同樣地處理而形成金屬 配線8 6，形成表示於第6 4圖之構造。 最後，形成厚約4 0 0 nm之矽氧化膜等之層間絕緣 膜5 5，在外圍電路部之金屬配線8 6上之層間絕緣膜 8 5形成貫穿孔之後，形成金屬配線5 6俾完成表示於第 6 5圖之半導體積體電路裝置。 依照本實施例，因形成在記憶格內之電容器的儲存電 極5 2舄王驾形，因此可將內壁與外壁之兩者利用作爲儲 存電極，可得到極大之儲存電容，可形成軟體誤差耐性優 異之髙稂體的半導體稂體電路裝置。 〔實施例9〕 本實施例係具有組合王冠型與深溝型之電容器的 DRAM記憶體之其他例子。使用第6 6圖至第7 2圖說 明本實施例。 經濟部中央梂準局哭工消費合作社印装 第6 6圖係表示本實施例之DRAM之記憶格及外圍 電路之MO S F E T部之剖面構造的圖式。如第6 6圖所 示，金屬配線5 0係形成在矽氧化膜4 9所形成之開口部 內。記憶格之電容器係接觸於矽氧化膜4 9 ，9 2之部分 成爲深溝型，而接觸於矽氧化膜5 5之部分成爲王冠型。 因此，形成有金屬配線5 0之矽氧化膜4 9之上面，係延 伸至記憶格領域而接觸於電容器之側部。 然後，使用第6 7圖至第7 2圖來說明本DRAM格 之製造方法。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） -36 - A7 B7 經濟部中央橾準局員工消費合作社印製 五、 發明説明 ( 34 ) 1 I 首 先 依 照 與 實 施 例 5 之 第 3 0 圖 爲 止 之 工 程 同 樣 之 1 1 工 程 » 形 成 表 示 於 第 6 7 圖 之 構 造 〇 然 後 如 第 6 8 圖 所 1 1 示 > 形 成 厚 4 0 0 η m 之 矽 氧 化 膜 9 2 使 用 周 知 之 1 I 請 1 I C Μ Ρ 法 將 表 面 成 爲 平 坦 之 後 使 用 周 知 之 光 刻 術 或乾蝕 先 閱 1 L · 讀 .r 刻 ， 在 形 成 有 電 容 器 之 儲 存 電 極 9 3 之 部 分 的 矽 氧 化 膜 背 面 4 9 ， 9 2 形 成 達 到 矽 插 接 4 8 的 深 溝 0 之 注 * i 事 1 然 後 藉 由 周 知 之 L P C V D 法 形 成 高 濃 度 地 摻 雜 項 再 1 有 不 純 物 之 厚 5 0 η m 的 多 結 晶 矽 膜 6 3 〇 由 此 矽 插 接 填 % 本 4 8 在 深 m m 之 底 部 中 連 接 於 多 結 晶 矽 膜 6 3 0 頁 1 1 塗 布 厚 1 UL m 之 光 阻 膜 實 行 周 知 之 全 面 各 向 異 性 乾 1 1 蝕 刻 如 第 6 9 圖 所 示 僅 在 深 溝 內 殘 留 光 阻膜 6 4 而 1 I 從 其 他 部 分 上 除 去 〇 訂 I 然 後 將 上 述 光 阻 膜 6 4 作 爲 光 罩 藉 由 乾 蝕 刻 除 去 1 1 I 上 述 多 結 晶 矽膜 6 3 所 oa 曝 露 之 部 分 而 在 深溝 之 內 壁 上 形 1 1 I 成 電 容 器 之 儲存 電 極 5 2 〇 1 1 線 除 去 上 述 光 阻 膜 6 4 並 實 行 所 定 之 洗 淨 之 後 使 用 氟 y 酸 水 溶 液 將 上 述 矽 氧 化 膜 9 2 僅 蝕 刻 厚 2 0 0 η m 0 由 1 1 此 如 第 7 0 圖 所 示 上述 儲 存 電 極 5 2 之 上 部 突 出 在 上 1 I 方 0 麵· -1 1 如 第 7 1 圖 所 示 形 成 比 電 荷 量 較 二 氧 化矽 大 之 介 質 1 .r I ( 在 本 實 施 例 使 用 五 氧 化 鉅 ) 所 成 的 電 容 器 絕 緣 膜 9 3 » 1 1 使 用 周 知 之 方 法 形 成 厚 約 5 0 η m 之 鎢 或 鈦 亞 硝 酸 鹽 等 所 1 1 成 的 板 狀 電 極 9 4 〇 又 作 爲 電 容 器 絕 緣 膜 9 3 及 板 狀 電 1 1 極 9 4 之 形 成 方 法 使 用 段 差 被 覆 性 優 異 的 C V D 法 0 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -37 - 經濟部中央標準局貝工消費合作社印裝 A7 ______B7 五 '發明説明（35 ) 最後，形成厚約4 0 0 nm之矽氧化膜所成的層間絕 緣膜5 5，在外圍電路部之金屬配線5 0上之層間絕緣膜 5 5形成貫穿孔後，形成金靥配線5 6，完成表示於第 7 2圖之本發明的半導體積體電路裝置。 由第7 2圖可知，依照本實施例，在形成於記憶格內 之電容器的儲存電極5 2之上部，不僅內壁上，還在外壁 上也形成有電容器絕緣膜9 3及板狀電極9 4，而在該部 分形成有王冠型電容器。因此，比僅將深溝之內壁使用作 爲電容器的深溝型電容器，可得到大儲存電容，形成有軟 體誤差耐性優異之高積體的半導體積體電路裝置。 〔實施例1 0〕 . 使用第7 6圖至第8 8圖說明依本發明的DRAM之 一實施例》第7 6圖係將本實施例記憶格及外圍電路之 MO S F E T部的剖面構造表示於相同圖式上，第7 7圖 係表示上述記憶格之平面配置的圖式。第7 6圖之記憶格 部分係表示第7 7圖的X — X /剖面的一部分。 由第7 6圖可知，記憶格內之MO S F E T係由閘極 絕緣膜203，閘極204，源極，汲極的髙濃度η型不 純物領域206 ，207所構成，外圍電極205 ，源極 ，汲極的髙濃度η型不純物領域2 0 8所構成。在記憶格 內之MO S F Ε Τ的髙濃度η型不純物領域2 0 6連接有 配線電極2 1 0，又在其上方設有王冠型電容器。 該王冠型電容器係形成在除去外圍電路領域的金靥配 本紙伕尺度適用中國國家梯準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫'本頁) 、*τ -38 - 320776 經濟部中央梂準局負工消費合作社印^ A7 B7五、發明説明（36 ) 線2 1 5所形成之層間絕緣膜之矽氧化膜2 1 4 ，2 1 6 的領域，而儲存電極2 1 7經由矽插接2 1 3連接於高濃 度η型不純物領域2 0 7。在儲存電極2 1 7上面形成有 電容器絕緣膜218，又在矽氧化膜214，216被除 去的領域埋入電容器之板狀電極2 1 9，俾形成王冠型之 電容器。 在第7 7圖表示爲了明確鄰接之記憶格的位置關係， 配置有多數個記憶格的圖式》在第7 7圖，字線2 2 3係 配設在y方向，而資料線2 2 5係配設在X方向，又，王 冠型之電容器2 1 7形成在這些字線2 2 3與資料線 2 2 5之上部。在這些字線2 2 3與資料線2 2 5之間的 間隙之活性領域2 2 2上，經由開口部2 2 6連接有上述 電容器。 使用第7 8圖至第8 8圖更詳述本實施例。首先，如 第78圖所示，使用周知選擇氧化法（LOCOS技術） ，在矽基板2 0 1上形成場氧化膜2 0 2之後，在活性領 域上形成MO S F E T。又，在本實施例形成η溝道 MOSFET，惟形成ρ溝道MOSFET也可以。又， 因減低依熱載子之元件劣化，.因此，也可使用周知之 L D D .(Lightly Doped Drain)構造。又，爲了 使用周 知之自匹配接觸，在閘極2 0 4之側壁或上部，形成如矽 亞硝酸鹽等之絕緣膜也可以。 然後，藉由周知之CVD法形成含有硼與磷的矽氧化 膜2 0 9之後，實行約8 0 0°C之溫度的退火，將矽氧化 (請先閲讀背面之注意事項再填寫本頁) 、-° 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -39 - 320776 at ___B7 五、發明説明（37 ) 膜2 0 9表面成爲平坦。又，在矽氧化膜2 0 9不使用添 加硼或磷者而使用無摻雜之矽氧化膜，而以其他方法成爲 平坦也可以。又，即使未將矽氧化膜之表面，對於後續之 工程也無妨礙。 藉由光刻術與乾蝕刻，將開口部224(第77圖） 形成在矽氧化膜2 0 9 ，形成成爲資料線2 2 5 (第7 7 圚）之厚約1 0 0 nm的配線電極2 1 〇，藉由光刻術與 乾蝕刻，施以型樣成所定形狀。又，作爲配線電極2 1 0 之材料係可使用鎢等之高融點金屬之矽化物膜與多結晶矽 膜的複合膜，或是鎢等之高融點金靥膜。又，使用鎢等髙 融點金属時係爲了防止與矽基板等之反應的目的而將鈦亞 硝酸鹽等之障壁金靥膜設於下層較理想。又，在矽氧化膜 2 0 9之下面’設置用以防止不純物擴散所用之無摻雜的 矽氧化膜較理想。 經濟部中央標準局貞工消費合作社印裝 (請先閱讀背面之注意事項再填寫本頁) 藉由CVD法形成厚約2 0 0 nm之含有硼與磷的矽 氧化膜2 1 1 ’而在約8 0 0 °C之溫度實行退火而將表面 成爲平緩。然後，藉由LPCVD法形成厚約1 〇〇nm 之矽亞硝酸鹽膜2 1 2，而藉由周知光刻術與乾蝕刻將開 口部226 (第77圖）形成成爲MOSFET之源極或 汲極的高澳度不純物領域2 0 7上之矽亞硝酸鹽膜2 1 2 及矽氧化膜2 0 9 ，211 ，並藉由LPCVD法形成不 純物髙濃度地添加之厚度約2 0 0 nm的多結晶矽膜，實 行全面依各向異性乾蝕刻的蝕刻回流而僅在上述開□部 豢 2 2 6內殘留上述多結晶矽膜，如第7 9圖所示，形成矽 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐' -40 - 經濟部中央標準局貝工消費合作社印裝 A7 —___B7_ 五、發明説明（38 ) 插接2 1 3。又，在本實施例，使用光刻術除去外圍電路 領域上之矽亞硝酸鹽膜2 1 2，惟仍將矽亞硝酸鹽膜 2 1 2殘留於外圍電路領域也可以。又，在本實施例係在 髙澳度不純物領域2 0 8上，惟使用周知之多結晶矽膜的 焊接點，也可用自匹配絕緣閘極2 0 4與矽插接2 1 3， 而有效地縮小記憶格面積。 然後，如第8 0圖所示，使用TEO S氣體藉由周知 之CVD法以約4 0 0°C形成厚約2 0 0 nm之矽氧化膜 2 1 4，蝕刻外圍電路部之高濃度不純物領域2 0 8上的 矽氧化膜209，211 ，214並予以除去，形成接觸 孔。使用周知之濺射法或CVD法形成厚約2 0 0 nm之 鎢膜，之後藉由周知之光刻術與乾蝕刻形成外圍電路部之 金靥配線2 1 5。在此，使用周知之CMP法平坦化矽氧 化膜2 1 4之表面也可以。此時，在上述接觸孔內形成插 接也可以。又，在本實施例中，在金靥配線2 1 5之材料 使用鎢，惟此時，將鈦亞硝酸鹽等之障壁金屬膜設於下方 較理想。又，若將後績之電容器的製造工程成爲低溫化， 則也可使用鋁等之低電阻金屬。 如第8 1圖所示，使用TEOS氣體之使用CVD法 ，以約400°C形成厚0. 3〜lem之矽氧化膜216 ，之後使用CMP法將表面成爲平坦化。 然後，如第8 2圖所示，使用周知之光刻術與乾蝕刻 ，將達到矽插接2 1 3之深溝2 2 7形成於電容器之儲存 電極所形成之部分的矽氧化膜214，216。又，此時 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ -41 - (請先閱讀背面之注意事項再填寫本頁)
經濟部中央樣準局員工消費合作社印製 A7 _. _B7__ 五、發明説明（39 ) ’將矽亞硝酸鹽膜2 1 2，作爲蝕刻止動膜設於矽氧化膜 2 14下面較理想。 如第8 3圖所示，藉由周知之減壓CVD ( LPCVD)法形成不純物濃度地添加之厚20〜100 nm的多結晶矽膜2 2 8。此時，在上述深溝之底部，連 接有上述矽插接213與多結晶矽膜228。然後，塗布 厚1 Mm之光阻膜之後，實行全面依異方性乾蝕刻的蝕刻 回流，僅在深溝內殘留光阻膜2 2 9，而除去其他部分。 又’控制上述乾蝕刻，使殘留於深溝內之光阻膜2 2 9上 面的位置，係成爲從矽氧化膜216之上面形成約0. 2 仁m下者》 然後，將上述光阻膜2 2 9作爲光罩，乾蝕刻上述多 結晶矽膜2 2 8所曝露之部分並予以除去，如第8 4圖所 示，在深溝之內壁上形成電容器之儲存電極2 1 7。 除去上述光阻膜2 2 9，實行所定之洗淨後，使用氟 酸水溶液，蝕刻矽氧化膜2 1 6及其下方之矽氧化膜 2 1 4並予以除去，如第8 5圖所示，曝露王冠型之儲存 電極2 1 7之內面及側面。此時，使用光刻術，上述矽氧 化膜2 1 6 ，2 1 4中形成於記憶格陣列領域的部分係被 蝕刻而加以除去，而形成於外圍電路領域的部分係未被蝕 刻而殘留。又，在上述濕蝕刻時，至少在記憶格陣列領域 之矽氧化膜2 1 4下，因具有矽亞硝酸鹽膜2 1 2 ，因此 ，該下面部分不會有被過度蝕刻之虞。 如第8 6圖所示，形成由五氧化鉅（T a205)膜等 本紙張尺度逋用中國國家標準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、-口 線 -42 - 320776 B7 經濟部中央樣準局員工消費合作社印製 五 、發明説明 ( 40 ) 1 I 比 矽 氧 化 膜 比 電 容 大 之 介 質 所 成 的 電 容 器 介 質 膜 2 1 8 1 1 0 作 爲 電 容 器 介 質 膜 2 1 8 之 形 成 方 法 » 使 用 段 差 被 覆 性 1 1 優 異 的 C V D 法 0 電 容 器 介 質 膜 2 1 8 之 矽 氧 化 膜 換 算 膜 1 I 請 1 I 厚 係 在 1 千 兆 位 元 級 之 大 容 量 D R A Μ 成 爲 3 η m 以 下 先 VI 1 較 讀 1，· 理 想 0 在 本 實 施 例 係 在 儲 存 電 極 2 1 7 使 用 多 結 晶 矽 膜 背 面 « | ， 惟 也 可 使 用 如 錫 或 鈦 亞 硝 酸 鹽 膜 之 髙 融 點 金 靥 膜 在 此 之 注 意 S » I 時 因 可 排 除 存 在 於 多 結 晶 矽 膜 表 面 的 白 然 氧 化 膜 之 影 響 事 項 再 1 1 | 9 因 此 > 可 將 電 容 器 介 質 膜 之 矽 氧 化 膜 換 算 膜 厚 成 爲 較 薄 填 寫 本 1 〇 又 作 爲 電 容 器 介 質 膜 之 材 料 除砂 亞 硝 酸 鹽 膜 與 矽 氧 頁 1 1 化 膜 之 複合 膜 之 外 也 可 使 用 如 S r T i 0 3膜或 (Β Σ 1 1 1 > S r ) T i 0 3膜 (B S Τ 膜） 之髙介質膜 或也可使 1 I 用 如 P Z T 膜 之 強 介 質 膜 0 訂 I 將 厚 約 3 0 0 η m 之 較 厚 鎢 膜 形 成 於 全 面 之 後 藉 由 1 I I C Μ P 法 施 以 研 如 第 8 7 rg~! 圖 所 示 僅 在 上 述 矽 氧 化 膜 1 1 I 2 1 3 2 1 6 被 除 去 之 領 域 殘 留 上 述 鶴 膜 俾 形 成 板 狀 1 1 線 電 極 2 1 9 0 在 本 實 施 例 係 使 用 C Μ P 法 來 形 成 板狀 電 極 2 1 9 惟 形 成 上 述 鎢 膜 2 1 9 之 後 形 成 光 阻 膜 再 全 1 1 面 施 行 乾蝕 刻 回 流 也 可 以 0 又 > 作 爲 板 狀 電 極 2 1 8 之 形 1 | 成 方 法 > 係 段 差 被 覆 性 優 異 之 C V D 法 較 理 想 0 -I.1 1 作 爲 層 間 絕 緣 膜 形 成 厚 約 2 0 0 η m 之 矽 氧 化 膜 1 J. I 2 2 0 1 形 成 貫 穿 外 圍 電 路 之 金 靥 配 線 2 1 5 上 之 矽 氧 化 1 1 膜 2 1 6 2 2 0 的 貫 穿 孔 之 後 9 使 用 周 知 之 方 法 形 成 金 1 1 屬 配 線 2 2 1 » 完 成 表 示 於 第 8 8 圖 之 本 發 明 的 半 導 體 記 1 1 憶 裝 置 〇 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -43 - 經濟部中央標準局貝工消费合作社印製 A7 _B7_五、發明説明（41 ) 由以上說明可知，在本實施例的半導體記憶裝置之製 造方法，係將設於半導體基板之主面上的絕緣膜施以平坦 後，選擇性地除去記憶體陣列部的絕緣膜之所定部分，而 在被除去之部分內形成上述電容器。 又，作爲金屬配線2 2 1係鋁等之低電阻金靥較理想 ，因如第8 8圖所示可使用作爲記憶格陣列內配線，因此 可使用作爲連接於資料線之信號線或字母線。又，形成金 屬配線2 2 1時，爲了平坦化層間絕緣膜，也可使用周知 插接技術或CMP法β 本實施例之金屬配線2 1 5，係外圍電路部之第1層 的配線層，惟也可將使用作爲記憶格之資料線的配線電極 2 1 0使用作爲外圍電路領域之第1層的配線層。 又，將使用作爲本實施例之儲存電極2 1 7的多結晶 矽膜之表面成爲凹凸形狀俾增加儲存電極21之表面積， 而也可再增加儲存電容。 依照本實施例，由於板狀電極2 1 9係埋入在矽氧化 膜216，214被除去之領域，因此，不需要爲了形成 板狀電極2 1 9之多餘之光刻術工程，而在不增加所需光 罩枚數即可得到儲存電容大的D RAM。又，在本實施例 中，金屬配線2 2 1係連接於外圍電路部的MOSFET 之源極或汲極的信號，惟用以供應一定電位所用的電源線 也可以，又，作爲用以緩和記憶格陣列領域與外圍電路領 域之標高差所用的僞型樣，也可以爲浮動者。 (請先閱讀背面之注意事項再填寫本頁) •^ 訂 線 本紙张尺度適用中國國家標準（CNS ) A4規格（210X297公釐） Λ』 -44 - A7 A7 經濟部中央揉準局員工消費合作社印製 _B7 _ 五、發明説明（42 ) 〔實施例1 1〕 本實施例係在表示於上述實施例1 0之DRAM，將 多數配線層形成在外圍電路領域的例子。第8 9圖係表示 本實施例之D R AM之記億格群及鄰接於該記憶格群之外 圍電路領域之MO S F E T部的剖面圖。 如第8 9圖所示，在外圍電路領域之金屬配線2 1 5 上，作爲層間絕緣膜形成有厚約0. 3之矽氧化膜 231，又在其上面形成有厚約0. 3之金靥配線 2 3 2。該金靥配線2 3 2係經由形成於上述矽氧化膜 231之開口部連接於金靥配線215。又，在上述金屬 配線232之上面，作爲層間絕緣膜形成厚約0. 3#m 之矽氧化膜2 3 3 ，又在其上面形成有厚約2 0 0 nm之 矽氧化膜2 3 7，而形成於該矽氧化膜2 3 7上部之金靥 配線238 ，經由貫穿上述矽氧化膜233 ，237的開 口部連接於金屬配線2 3 2。又，記憶格上的王冠型電容 器係形成在矽氧化膜214，231 ，233被除去所形 成的深凹部內，王冠形狀之儲存電極2 3 4的髙度係約1 較高，而電容器之板狀電極2 3 6係埋入在上述凹部 內所形成。 依照本實施例，即使在0.15微米平方之記憶格面 積，也可將電荷儲存用之電容器的儲存電容可增大至約 5 0 f F，S/N比較髙，可得到軟體誤差耐性大之動作 安定性優異的DRAM裝置。但是在本賁施例中，當然可 更增加配線層之數，使王冠型之儲存電極2 3 4之髙度更 本紙張尺度遙用中國國家橾準（CNS ) A4規格（210X297公嫠) (請先閱讀背面之注意事項再填寫本頁) 訂 -45 - 經濟部中央標準局男工消費合作社印袋 320776 A7 _B7_'_ 五、發明説明（43 ) 加髙，可更增大儲存電容。 〔實施例1 2〕 第9 0圖係表示本實施例之DRAM的剖面圖。如第 9 0圖所示，王冠型電容器之板狀電極2 4 1 ，係覆蓋儲 存電極2 1 7之內側所有側面及外側側之一部分（上部） 。本實施例之D RAM之製造方法的特徴，係表示於上述 實施例1 0 ，第8 5圖之工程中，除去記憶格陣列領域的 矽氧化膜214，216時，則在中途中止矽氧化膜 219 (在第90圖爲239)之蝕刻，如第90圖所示 ，在儲存電極2 1 7之外側，殘留膜厚變薄之矽氧化膜 2 3 9。製造方法之其他點係與實施例1 0同樣。 依照本實施例，由於蝕刻矽氧化膜而形成凹部時之蝕 刻止動膜成爲不需要，因此，矽氧化膜2 1 4下之矽氮化 膜212 (實施例10，第76圖）係成爲不需要。 〔實施例1 3〕 第9 2圖係表示本實施例之DRAM的剖面圖》在本 實施例中，因王冠型電容器之_板状電ϋ 1 9係延伸至^妨 氧化膜2 1 6上，因此，與將電位供電於板狀電極2 1 9 所用之配線，可連接在上述矽氧化膜2 1 6上。上述板狀 電極2 1 9係藉由光刻術與乾蝕刻施以型樣所形成，惟此 時的型樣之邊緣位置係均成爲矽氧化膜2 1 6上。又，板 狀電極2 1 9係不必均埋入在凹部內，而將使用於層間絕 本紙張尺度適用中國國家梯準（CNS ) Α4規格（210Χ297公釐） — -46 - (請先閱讀背面之注意事項再填寫本頁)
經濟部中央樣準局員工消費合作社印製 A7 __B7___ 五、發明説明（44 ) 緣膜的矽氧化膜2 2 0埋入在形成有電容器之凹部內並平 坦化表面。 依照本實施例，可將板狀電極2 1 9與供電用之配線 互相連接在任意位置，可增加設計之自由度，並可縮小晶 '—----一- 片面稹。 又，在以上所述之各實施例中，作爲金屬配線間之層 間絕緣膜，使用比矽氧化膜較大的比電容量之膜，惟也可 以使用比矽氧化膜較小的比電容量之材料的膜。又，在上 述實施例中，說明有關於王冠型或深溝型之電容器的情形 ，惟也可應用在如增加儲存電極之厚度，而在其上部及側 部之表面形成電容器絕緣膜與板狀電極的厚膜電容器之立 體構造的電容器。 又，上述各實施例係將本發明適用於dram之例子 ，惟也在記憶格具有電容器之AM及將多結晶薄膜電 晶體（TFT)使用於記億格之負載元件的SRAM，又 在電容器絕緣膜使用強介質的記憶體也可適用本發明。又 ，也可應用在數位電路或類比電路一般所用的開關電容器 ，通過電容器，或使用於調整器之靜電電容較大的電容器 等。 又，藉將本發明適用於混有記憶體與邏輯之導通晶片 LSI ，也可在形成有電容器之絕緣膜的位置形成邏輯部 之配線層。又，依照本發明，在形成於電容器之位置的外 圍電路部之配線層也可使用如銅之低電阻的金屬材料，會g 得到可髙速動作的半導體記憶裝置。 本紙张尺度逋用中國國家橾準（CNS ) Μ規格（210X297公釐〉 (請先閲讀背面之注意事項再填寫本頁)
-47 - 經濟部中央標準局貝工消費合作社印裝 A7 __B7___ 五、發明説明（45 ) 又，依照本案發明，藉由變更深溝之深度，在原理上 均可實現任何大小之儲存電容。而且，與在基板形成深溝 之以往的深溝電容型格不相同，因將形成有深溝之部分的 平面稹，因此，不必增大深溝之長寬比，不僅容易形成深 溝，也可容易形成電容器。 又，電容器之儲存電極係經由形成在電容器之下的連 接插接，可與MO S電晶體之擴散領域電氣方式地連接， 因此，可解決以往之深溝電容型格的一最大之課題。又， 因深溝之長寬比不太大，因此，也可容易將矽氧化膜與矽 氮化膜以外之絕緣膜使用作爲電容器絕緣膜。 因在電容器之下部設有配線層，因此須拉上至最上層 ----------- . .--7 ' '--------- 的配線數係大幅度被減低，結果，拉上部分的配線之設計 .· —·- 規則係成爲平緩，即使千兆位元級之記憶體，則在1 6百 萬位元之規則的約0. 5 /zm之設計規則即足夠。 又，因可容易地實行層間氧化膜之平坦化，因此，使 用光刻術技術容易形成微細之型樣。 若加大深溝之深度時，則長寬比係變大，惟在本發明 因深溝形成在基板上，因此與將深溝形成在基板的以往之 深溝電容型格相比較，可將深溝所形成之領域的面積形成 極大，而長寬比係比以往者極小》又，可將電容器之儲存 電極藉由多結晶矽之插接，與擴散層自動地電氣方式地接 觸，由此，可解決以往之深溝電容型格的最大課題。 又，作爲電容器絕緣膜，因可使用矽氧化膜與矽氮化 膜以外之絕緣膜，因此，可將具有比電容量的介質使用作 本紙張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
3<ί〇776 Α7 Β7 五、發明説明（46 ) 爲電容器絕緣膜，不但電容大，還可實現長寬比小的深溝 電容器。 若在基板上方形成有深溝時，雖增大將配線拉上至最 上層所必需之距離，惟在本發明係配線層設於電容器之下 部，能大幅度減低需拉上至最上層爲止的配線數。結果， 拉上部分之配線的設計規則係成爲極平緩，而即使千兆位 元級的記億體，尺寸係1 6百萬位元之規則的約 〇. 54m即可以。因此，製造配線成爲極容易。 又，因各層間膜之表面的屯坦化成爲容易，因此藉由 光刻術，可容易地形成微細之型樣，對於焦點餘裕度較小 之微細型樣之形成成爲極有利。 又，記憶格陣列領域與外圍電路領域之間的段差之產 生係大幅度地被緩和，因可形成微細地配線形成在各領域 與橫跨兩領域之部分，因此可形成軟體誤差耐性較高，髙 可靠性的髙稹體的半導體稹體電路裝置。 又，因在記億格領域與外圍電路領域之間不會產生較 大之段差，因此，在上述兩領域可分別容易形成微細配線 及連結兩領域間的微細配線。 〔產業上之利用可能性〕 如上所述|本發明係適用於積體密度極髙且大電容的 dram。 〔圓式之簡單說明〕 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-V -^- 訂 經濟部中央橾準局貝工消费合作社印褽 -49 - 經濟部中央梂準局属工消費合作社印策 32〇776 A7 _B7____ 五、發明说明（47 ) 第1圖係表示本發明之半導體記憶裝置的剖面圖β 第2圚係表示以往之半導體記憶裝置的剖面圖。 第3圖係表示本發明的半導體記憶裝置之製造方法的 圖式。 第4圖係表示本發明的半導體記憶裝置之製造方法的 圖式。 第5圖係表示本發明的半導體記憶裝置之製造方法的 圖式。 第6圓係表示本發明的半導體記億裝置之製造方法的 圖武。 第7圖係表示本發明的半導體記憶裝置之製造方法的 圖式。 第8圖係表示本發明的半導體記憶裝置之製造方法的 圖式。 第9圖係表示本發明的半導體記憶裝置之製造方法的 圖式。 第1 0圖係表示本發明的半導體記億裝置之製造方法 的圖式。 第1 1圖係表示本發明的半導體記憶裝置之製造方法 的圖式。 第1 2圖係表示本發明的半導體記億裝置之製造方法 的圖式。 第1 3圖係表示本發明的半導體記憶裝置之製造方法 的圖式》 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公瘦） (請先Μ讀背面之注意事項再填寫本頁) 訂 線 -50 - 330776 - 經濟部中央揉準局男工消費合作社印袈 五、發明説明（48 ) 第1 4圖係表示本發明的半導體記憶裝置之製造方法 的圚式。 第1 5圖係表示本發明的半導體記憶裝置之製造方法 的圓式。 第1 6圖係表示本發明的半導體記億裝置之製造方法 的圇式。 第1 7圖係表示說明本發明之實施例2所用的概念圖 〇 第1 8圖係表示本發明之實施例2的型樣配置圖。 第1 9圖係表示說明本發明之實施例3所用的概念圖 〇 第2 0圖係表示本發明之實施例3的型樣配置圖。 第2 1圖係表示說明本發明之實施例4所用的概念圖 〇 第2 2圖係表示本發明之實施例4的型樣配置圖。 第2 3圖係表示說明本發明之構成所用的剖面圖。 第2 4圖係表示本發明之實施例5的平面圖。 第2 .5圖係表示本發明之實施例5的剖面圖。 第2 6圖係表示本發明之實施例5的工程圖。 第2 7圖係表示本發明之實施例5的工程圖。 第2 8圖係表示本發明之實施例5的工程圖。 第2 9圖係表示本發明之實施例5的工程圖。 第3 0圖係表示本發明之實施例5的工程圖。 第3 1圖係表示本發明之實施例5的工程圖。 (請先閱讀背面之注意事項再填寫本頁) .-4 ,βτ 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 51 ^0776 A7 ——_ Β7_ 五 '發明説明（49 ) 第3 2圖係表示本發明之實施例5的工程圖。 第3 3圖係表示本發明之實施例5的工程圖。 圖圖 程程 Η Η 的的 5 5 例例 施施 實實 之之 發發 本本 示示 表表 係係 圖圖 4 5 3 3 第第第第第第 例 施 實 之 明 發 本 示 表 係 圖 3 3 例 施 實 之 明 發 本 示 表 係 圈 7 圖圖 程程 Η Η 3 圖圖 程程 Η Η τ 6 6 例例 施施 實實 之之 明明 發發 本本 示示 表表 係係 圖圖 8 9 表表 係係 圖圖 ο 1 的 6 例 施 實 之 明 發 本 示 的 6 例 施 實 之 明 發 本 示 圖圖 程程 Η Η 圖 程 Η 的 6 例 施 實 之 明 發 本示 表 係 圖 2 圖圖 程程 Η Η »^u 6 5 例例 施施 實實 之之 發發 本本 示 示 表表 係 係 圖圖 3 4 4 4 第第 圖圖 程程 Η 工 •ftl 6 6 例例 施施 實實 之之 月 月 發發 本本 示 示 表表 係係 圚圖 5 6 圖圖 程程 Η Η τ 6 7 例例 施施 實實 之之 發發 本本 示 示 表表 係係 圖圖 7 8 (請先鬩讀背面之注意事項再填寫本頁) -碌. 訂 r 經濟部中夬揉準局貞工消費合作社印製 -尺 I張 紙 I本 圖圖圖圖圖η圖 程程程程程程程 Η Η Η 工 Η Η Η 的的的的的的的 τ τ τ 7 7 7 7 例例例例例例例 施施施施施施施 實實實實實實實 之之之之之之之 月 月 CO? Rn ΕΠ ttP 0> 0> 發發發發發發發 本本本本本本本 示示示示示示示 表表表表表表表 係 係係係 係係係 圖圖圖圖圖圖圖 9 0 1 2 3 4 5 4 5 5 5 5 5 5 第第第第第第第 準 一標 I家 國 國 I中 用 |逋 規 經濟部中央橾準局貝工消費合作社印裝 3<2〇776 A7 B7 五、發明説明（50 ) a 第5 6圖係表示本發明之實施例7的工程圖。 第5 7圖係表示本發明之實施例8的工程圖。 第5 8圖係表示本發明之實施例8的工程圖。 第5 9圖係表示本發明之實施例8的工程圖。 第6 0圖係表示本發明之實施例8的工程圖。 第6 1圖係表示本發明之實施例8的工程圖。 第6 2圖係表示本發明之實施例8的工程圖。 第6 3圖係表示本發明之實施例8的工程圖。 第6 4圖係表示本發明之實施例8的工程圖。 第6 5圇係表示本發明之實施例8的工程圖。 第6 6圖係表示本發明之實施例9的工程圖。 第6 7圖係表示本發明之實施例9的工程圖。 第6 8圖係表示本發明之實施例9的工程圖。 第6 9圖係表示本發明之實施例9的工程圖。 第7 0圖係表示本發明之實施例9的工程圖。 第71圖係表示本發明之實施例9的工程圖。 第7 2圖係表示本發明之實施例9的工程圖。 第7 3圖係表示以往之半導體積體電路裝置的平面圖 〇 第7 4圖係表示以往之半導體積體電路裝置的平面圖 〇 第7 5圖係表示以往之半導體積體電路裝置的平面圖 〇 第7 6圖係表示本發明之操作1 0的剖面圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 線 -53 - 3^〇776 at B7 五、發明説明（51 ) 第7 7圖係表示本發明之實施例1 0的平面圖。 第7 8圖係表示本發明之實施例1 0的工程圖。 第7 9圖係表示本發明之實施例1 0的工程圖。 第8 0圖係表示本發明之實施例1 0的平面圖。 第81圖係表示本發明之實施例10的工程圖。 第82圖係表示本發明之實施例10的工程圖。 第8 3圖係表示本發明之實施例1 0的平面圖。 第8 4圖係表示本發明之實施例1 0的工程圖。 第8 5圖係表示本發明之實施例1 0的工程圖。 第86圖係表示本發明之實施例10的平面圖。 第8 7圖係表示本發明之實施例1 0的工程圖。 第8 8圖係表示本發明之實施例1 0的工程圖。 第8 9圖係表示本發明之實施例1 1的剖面圖。 第9 0圖係表示本發明之實施例1 2的剖面圖。 第9 1圖係表示本發明半導體記憶裝置的剖面圖。 第9 2圖係表示本發明實施例1 3的剖面圖。 (請先閱讀背面之注意事項再填寫本頁) 訂 線 經濟部中央梂準局貝工消費合作社印製 本紙張尺度遑用中國國家梂準（CNS ) A4規格（2丨0'〆297公釐）

Claims (1)

  1. 350776 六、申請專利範圍 第85 1 1 41 29號專利申請案 中文申請專利範圍修正本 民國86年8月修正 1 . 一種半導體記憶裝置，其特徵爲：具備半導體基 板’及稹層於該半導髏基板之主表面上所形成的多數絕緣 膜’及具有導電型與閘極，閘極絕緣膜及上述半導體基板 相反之擴散領域的場效型電晶體與電容器所形成的記憶格 領域’及外園電路領域；上述電容器係形成在除去上述多 數絕緣膜之所期望部分所形成的領域，所期望之上述絕緣 膜之上面，係從上述外圍電路領域延伸至上述記憶格領域 而接觸於上述電容器之側部。 2. 如申請專利範園第1項所述之半導體記憶裝置， 其中，上述電容器之儲存電極，電容器絕緣膜及板狀電極 ，係形成在除去上述絕緣膜之所定部分所形成之深溝的內 面上者。 3. 如申請專利範圔第2項所述之半導體記憶裝置， 其中，上述深溝係至少貫穿兩册之上述絕緣膜所形成者。 經濟部中央橾準局員工消费合作社印策
    A8 B8 C8 D8 (請先閩讀背面之注$項再填窝本頁) 4. 如申請專利範園第2項所述之半導體記憶裝置， 其中，在上述電容器與上述半導體基板之間，介設有多數 之上述絕緣膜，埋入於該絕緣膜，使第1配線層與上述電 容器分離所形成，而在形成於上述電容器上的上述絕緣膜 上形成有第2配線層者。 5. 如申請專利範圍第4項所述之半導體記憶裝置， 其中，上述第1配線屠，係用以選擇連接於場效型電晶體 本紙張尺度逋用中國國家椹準（CNS ) A4規格（210X297公釐） 經濟部中央榡準局負工消费合作社印製 A8 B8 C8 _ _ D8 六、申請專利範圍 之閘極的字線，位元線或所期望之上述該場效型電晶體所 用的配線，上述第2配線層係用以供竃至上述電容器之板 狀電極所用的配線，電源線，接地線或信號傅送線者。 6. 如申請專利範圔第4項所述之半導體記憶裝置， 其中，上述第1配線層係由含有高澳度之不純物的多結晶 矽膜，多結晶矽與矽化物之積層膜，鎢與障壁金屬及多結 晶矽之稹層膜，鎢與障壁金屬之稹層膜，鎢膜與銅膜所成 群所選擇之一種者。 7. 如申請專利範國第2項所述之半導體記憶裝置， 其中，在上述儲存《極之表面形成有凹凸者· 8. 如申請専利範团第2項所述之半導體記憶裝置， 其中，上述儲存電極係由以髙澳度含有不純物之多結晶矽 膜或髙融點金屬膜所成者· 9. 如申請專利範圍第2項所述之半導體記憶裝置， 其中，上述電容器絕緣膜係由氧化膜與氮化膜之稹層膜， 氧化膜與五氧化鉅之稹層膜，氮化膜與五氣化鉅之稹層膜 ，氧化膜與氮化膜及五氧化鉅膜之稹層膜，B S T膜與 P Z T膜所成之群選擇的膜者· 10. 如申請專利範園第2項所述之半導體記憶裝置 ，其中，上述板狀電極係含有高濃度之不純物的多結晶矽 膜或高融點金靥膜所成者· 11. 如申請專利範園第2項所述之半導體記憶裝置 ，其中，上述儲存電極係經由貫穿介設在上述電容器與上 述半導髖基板之間的多數上述厚絕緣膜所形成的導電體， 本紙張尺度適用中國國家橾準（CNS ) A4洗格（210X297公釐） (請先W讀背面之注$項再填寫本頁) 訂 T· -2 - 320776 a8 B8 C8 ____ D8 六、申請專利範圍 與形成於上述記憶格領域的上述場效型MO S電晶體之擴 散領域電氣方式地連接者· 1 2 .如申請專利範圍第2項所述之半導體記憶裝置 ’其中•上述板狀電極係與上述第2配線層電氣方式地連 接者。 13. 如申請專利範圍第2項所述之半導體記憶裝置 ’其中，在上述外園電路領域形成有場效型MO S F E T ’該MO S F E T之擴散領域係經由貫穿上述多數絕緣膜 的導電體，與上述第2配線層電氣方式地連接者· 14. 如申請專利範園第2項所述之半導髖記憶裝置 ，其中，上述第1配線層與上述第2配線屠係經由貪穿上 述多數絕緣膜的導電體膜，互相地電氣方式地連接者· 1 5 .如申請專利範圔第1項所述之半導體記億裝置 ，其中，形成K〆上述外園電路領域的配線層之下面所接觸 的上述絕緣膜之上面，延伸於上述記憶格領域並接觸於上 述電容器之側部或底部者。 經濟部中央標率局貝工消费合作社印策 (請先W讀背面之注$項再填寫本頁) 1 6 .如申請專利範圍第1 5項所述之半導«記憶裝 置，其中，上述電容器之儲存電極係在上面具有凹之剖面 形狀，上述電容器絕緣膜及板狀電極係從上述儲存電極之 內面上延伸至外面上者。 1 7 .如申請專利範圍第1 5項所述之半導體記憶裝 置，其中，上述電容器係形成在除去上述多數絕緣膜之所 期望部分所形成的深溝內者· 1 8.如申請專利範園第1 5項所述之半導«記億裝 本紙張尺度逍用中國•家橾率（CNS ) A4规格（210X297公釐） A8 B8 C8 D8 3^〇77e 夂、申請專利範圍 ® ’其中，上述電容器之儲存電極係從除去上述絕緣膜之 所期望部.分所形成的深溝之內面上向上方突出地形成，上 述電容器絕緣膜及板狀電極係從上述深溝之內部延伸至上 述儲存電極所突出之部分的外側上者· 1 9 .如申請專利範園第1 5項所述之半導體記憶裝 S ’其中，在上述電容器之下方，形成有用以選擇所期望 之上述驅動用的場效型電晶體所用之字線及用以將電荷供 應於上述電容器所用之賫料線者。 20. 如申請專利範圏第15項所述之半導髖記億裝 置，其中，在上述電容器之上方，經由上述絕緣膜形成有 第2配線層者》 21. 如申請專利範圍第20項所述之半導體記憶裝 置，其中，上述第2配線層係連接於上述資料線的信號線 者。 22. 如申請專利範函第20項所述之半導體記憶裝 置，其中，上述第2配線層係用以選擇形成於上述外圍電 路領域的Μ 0 S F E T所用之字線者。 2 3 . —種半導髖記憶裝置，其特徴爲：具備半導體 基板，及形成於該半導體基板之主表面上的多數絕緣膜* 及形成具有閘極，閘極絕緣膜及導電型與上述半導體基板 相反之低電阻的擴散領域之場效型電晶體與電容器的記憶 格領域，及形成有多數配線赝的外圍m路領域；上述m容 器係由剖面形狀在上面呈凹之儲存電瘇，形成於該儲存電 極所曝露之內面及外側面上的電容器絕緣膜及板狀電極所 本紙張尺度逍用中國國家橾率（CNS ) A4規格（210X297公釐） n^— n ban a^n m :及 n (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央梂準局身工消費合作社印策 經濟部中央橾準局貝工消費合作社印策 B8 C8 _ D8 六、申請專利範圍 構成：第1之上述配線層係形成於第1之上述絕緣膜上： 上述儲存電極係形成於除去上述第1之上述絕緣膜及積層 於該第1之上述絕緣膜上所形成的第2之上述絕緣膜之所 定部分所形成的凹部內者。 24. 如申請專利範園第23項所述之半導體記憶裝 置，其中，上述凹部內之空隙係藉由形成於上述電容器絕 緣膜上之上述板狀電極被填充者· 25. 如申請專利範圍第24項所述之半導髏記憶裝 置，其中，上述板狀電極之上面係平坦者* 26. 如申請專利範圓第25項所述之半導體記憶裝 置，其中，上述板狀電極之上面的髙度係實質上與上述第 2之絕緣膜之上面的髙度相等者· 27. 如申請專利範圏第23項所述之半導髖記憶裝 置，其中，上述板狀電極之電位係供應於'該'板狀電極之上 面者。 2 8 .如申請專利範_第2 3項所述之半導髏記憶裝 置，其中，上述儲存電極係經由貫穿形成於該儲存m極下 之絕緣膜的導電體膜而與上述場效型電晶體之髙澳度擴散 領域電氣方式地連接者· 29.如申請専利範園第23項所述之半導體記憶裝 置，其中，在上述外園電路領域形成有第2場效型《晶體 :形成於上述多數絕緣膜上的第2之上述配線層係經由貫 穿上述多數絕緣膜的連接孔，與上述第2場效電晶體之擴 散領域《氣方式地連接者》 本紙張尺度適用中國國家梂準（CNS ) A4洗格（210X297公釐J J----^----〇------tr------η (請先«讀背面之注$項再填寫本頁) -5 - 320776 A8 B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 30.如申請專利範圍第23項所述之半導體記憶裝 置，其中，在上述外圍電路領域形成有第2場效型電晶體 :形成於第1之上述絕緣膜上的第1之上述配線層係經由 貫穿形成於上述第1絕緣膜下之絕緣膜的連接孔，而與上 述第2場效型電晶體之擴散領域電氣方式地連接者· 3 1 .如申請專利範圍第2 3項所述之半導體記憶裝 置，其中，形成於上述多數絕緣膜上之第2配線層，係經 由在該第2配線層下經由絕緣膜所形成的第1配線層，及 介設在上述第1配設層與上述第2配線層之間的導電體電 氣方式地連接者· 經濟部中央標準局貝工消費合作社印裝 3 2 . —種半導體記憶裝置之製造方法，其特徵爲包 括：在半導體基板之記憶格領域及外圔電路領域，分別形 成具有閘極，閘極絕緣膜及導電型與上述半導體基板相反 之低電阻之擴散領域的第1場效型電晶體與第2場效型電 晶體的工程，及形成覆蓋上述記億格領域與外圍電路領域 之第1絕緣膜之後，貫穿該第1絕緣膜，形成連接於所期 望之上述擴散領域之位元線的工程，及將在各絕緣膜之間 分別形成具有所定形狀之配線餍的多數絕緣膜形成在上述 第1絕緣膜上的工程，及貫穿上述第1絕緣膜及上述多數 絕緣膜，形成與上述第1場效電晶體之其他上述擴散領域 電氣方式地連接之導電體膜的工程*及將第2多數絕緣膜 形成於上述多數絕緣膜上的工程，及貫穿上述多數絕緣膜 及上述第2多數絕緣膜，形成與形成在上述外圔電路領域 的上述配線層之所期望部分電氣方式地連接之連接插接的 本紙張尺度逋用中國國家標準（CNS ) A4現格（210X297公釐） -6 - 經濟部中央標準局貝工消費合作社印製 3^〇776 C8 D8六、申請專利範圍 工程，及除去形成在上述記億格領域之上述第2多數絕緣 膜之所定部分形成深溝的工程，及在上述深溝內形成儲存 電極，電容器電極及板狀電極的工程等。 3 3 .如申請專利範園第3 2項所述之半導體記憶裝 置之製造方法，其中，附加有形成上述板狀電極之後，形 成第2絕緣膜的工程，及貫通該第2絕緣膜，形成分別電 氣方式連接於上述板狀電極與上述連接插接之第2連接插 接的工程，及將與該第2連接插接電氣方式地連接的上述 配線層形成在上述第2絕緣膜上的工程等· 34.如申請專利範圔第32項所述之半導體記憶裝 置^之製造4法，其中，上述連接插接係形成上述第2多數 絕緣膜之後，形成曝露上述其他之擴散領域之表面的開口 部，藉由導電體填充該開口部所形成者。 3 5 .如申請專利範圍第3 2項所述之半導體記憶裝 置之製造方法，其中，上述連接插接係形成構成上述第2 多數絕緣膜之各絕緣膜後，藉分別實行開口部之形成，及 依該開口部之導電體的填充所形成者。 36.—種半導體記億裝置之製造方法，其特徵爲包 括：在半導體基板之記億格領域及外圍電路領域，分別形 成具有閘極，閘極絕緣膜及導電型與上述半導體基板相反 之低電阻之擴散領域的第1場效型電晶體與第2場效型電 晶體的工程，及形成覆蓋上述記憶格領域與外圍電路領域 之第1多數絕緣膜之後，貫穿該第1絕緣膜，形成電氣方 式地連接上述第1場效電晶體所期望之上述擴散領域之導 本紙張尺度逋用中國國家揉準（CNS ) Α4規格（210X297公釐） (请先閲讀背面之注意事項再填寫本頁) -59 -7 - 經濟部中央標準局貝工消費合作社印製 七、申請專利範圍 電體膜的工程’及在該第1多數絕緣膜上形成第1絕緣膜 的工程*及貫穿上述第1多數絕緣膜與上述第1絕緣膜， 將與上述第2場效型電晶體之上述擴散領域電氣方式地形 成的第1配線層形成在上述第1絕緣膜上的工程，及將第 2絕緣膜形成於上述第1絕緣膜上的工程，及除去上述記 憶格領域之上述第2絕緣膜與上述第1絕緣膜之所定部分 形成凹部，曝霣上述導電體膜之上端部的工程，及至少在 該凹部之內面上形成儲存電極，電容器絕緣膜及板狀電極 的工程等· 37. 如申請專利範圍第36項所述之半導體記憶裝 置之製造方法，其中，附加有在形成上述板狀電極之工程 後，將第3絕緣膜形成在上述第2絕緣膜上並平坦化表面 的工程，及貫穿該第3絕緣膜與上述第2絕緣膜，將與上 述第1配線層電氣方式地連接的第2配線層形成在上述第 3絕緣膜上的工程者· 38. 如申請專利範圔第37項所述之半導體記憶裝 置之製造方法，其中，將上述第3絕緣膜之表面成爲平坦 化的工程，係藉由熱處理之流動化，全面蝕刻或化學機械 研磨法所實行者· 3 9 . —種半導體記憶裝置之製造方法，其特徵爲包 括：在半導體基板之記憶格領域及外圍電路領域，分別形 成具有閘極，閘極絕緣膜及導電型與上述半導體基板相反 之低電阻之擴散領域的第1場效型電晶體與第2場效型電 晶體的工程，及形成覆蓋上述記憶格領域與外圍電路領域 本紙張尺度逍用中國國家橾準（CNS } A4洗格（210X297公釐)~~' (請先閲讀背面之注意事項再填寫本頁) -8 - β 7 7 ο y5 8888 ABCD 經濟部中央標準局工消費合作社印製 六、申請專利範圍 之第1絕緣膜之後，經由貫穿該第1絕緣膜之連接孔，將 與上述第2場效型電晶體之上述擴散領域電氣方式地連接 的第1配線層形成在上述外圍電路領域之上述第1絕緣膜 上的工程，及將第2絕緣膜形成於全面的工程，及形成將 上述記憶格領域之上述第1絕緣膜與上述第2絕緣膜之所 定部分貫穿上述第1絕緣膜與上述第2絕緣膜的開口部的 工程，及在該開口部之內面上形成導電體膜的工程，及至 少僅所定厚度選擇性地地除去形成在上述記憶格領域之上 述第1絕緣膜而剖面形狀在上方形成凹型之儲存電極的工 程，及在該儲存電極所曝露之內面及外面上依次形成電容 器絕緣膜與板狀電極的工程等。 4 0 .如申請專利範圍第3 9項所述之半導體記億裝 置之製造方法，其中，形成上述儲存電極的工程係藉將形 成於上述記憶格領域之上述絕緣膜與第1絕緣膜之所定部 分予以蝕刻並除去所實行者。 4 1 .如申請專利範圍第3 9項所述之半導體記憶裝 置之製造方法，其中，形成上述板狀電極的工程係將導電 性膜形成於全面之後，藉由除去形成在上述凹部以外之部 分上的上述導電性膜所實行者。 42.如申請專利範圍第39項所述之半導體記億裝 置之製造方法，其中，附加有在形成上述板狀電極的工程 之後，將第3絕緣膜形成於全面的工程，及將經由貫穿該 第3絕緣膜與上述第2絕緣膜之連接孔而與上述第1配線 層電氣方式地連接的第2配線層，形成於上述第3絕緣膜 ---^---:----β------1Τ------^ (請先《讀背面之注$項再填寫本頁) 本紙張尺度逋用中困國家揉準（CNS ) A4規格（210X297公釐） A8 B8 C8 D8 六、申請專利範圍 上的工程者。 4 3 . —種半導體記億裝置，其特徵爲：具有形成有 至少一開關用電晶體與電容器的記憶格領域及形成有至少 包括第1導電膜之多層配線層的上述記憶格領域以外之外 圍電路領域，上述電容器係形成於半導體基板之主表面上 方的第2導電膜，第3導電膜及第3導電膜所構成的王冠 型電容器；上述第1導電膜係形成於第1絕緣膜上，在上 述第1導電膜形成有第2絕緣膜，上述第2導電膜或第3 導電膜形成於延伸於上述記憶格領域之上述第1及第2絕 緣膜之所定部分被除去的領域者· -----—^----Λ------tr------'t (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局月工消费合作社印製 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） -10 -
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1171304C (zh) * 1995-11-20 2004-10-13 株式会社日立制作所 半导体存储器及其制造方法
JP3599548B2 (ja) * 1997-12-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
JPH11186524A (ja) 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000156480A (ja) * 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6750495B1 (en) * 1999-05-12 2004-06-15 Agere Systems Inc. Damascene capacitors for integrated circuits
JP2000332216A (ja) * 1999-05-18 2000-11-30 Sony Corp 半導体装置及びその製造方法
DE19926106C1 (de) * 1999-06-08 2001-02-01 Siemens Ag Halbleiterspeicherbauelement mit Speicherzellen, Logikbereichen und Füllstrukturen
JP2001057413A (ja) * 1999-06-11 2001-02-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
FR2802706B1 (fr) * 1999-12-15 2002-03-01 3D Plus Sa Procede et dispositif d'interconnexion en trois dimensions de composants electroniques
KR100375221B1 (ko) * 2000-07-10 2003-03-08 삼성전자주식회사 스토리지 노드 형성방법
JP2002164518A (ja) * 2000-11-28 2002-06-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6734477B2 (en) * 2001-08-08 2004-05-11 Agilent Technologies, Inc. Fabricating an embedded ferroelectric memory cell
JP4005805B2 (ja) * 2001-12-17 2007-11-14 株式会社東芝 半導体装置
US6794704B2 (en) * 2002-01-16 2004-09-21 Micron Technology, Inc. Method for enhancing electrode surface area in DRAM cell capacitors
US6620673B1 (en) * 2002-03-08 2003-09-16 Alpine Microsystems, Inc. Thin film capacitor having multi-layer dielectric film including silicon dioxide and tantalum pentoxide
CN1324671C (zh) * 2002-09-06 2007-07-04 旺宏电子股份有限公司 波浪状电容器及其制造方法
JP2004193483A (ja) * 2002-12-13 2004-07-08 Renesas Technology Corp 半導体記憶装置
US20050026452A1 (en) * 2003-07-31 2005-02-03 Won-Jun Lee Etching method for manufacturing semiconductor device
JP2005093714A (ja) * 2003-09-17 2005-04-07 Nec Electronics Corp 半導体装置およびその製造方法
US7091085B2 (en) * 2003-11-14 2006-08-15 Micron Technology, Inc. Reduced cell-to-cell shorting for memory arrays
JP4897201B2 (ja) * 2004-05-31 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
KR100562650B1 (ko) * 2004-06-25 2006-03-20 주식회사 하이닉스반도체 반도체 소자 제조 방법
JP4798979B2 (ja) * 2004-09-28 2011-10-19 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリの製造方法
US7270012B2 (en) * 2004-10-01 2007-09-18 Hitachi, Ltd. Semiconductor device embedded with pressure sensor and manufacturing method thereof
KR100648632B1 (ko) * 2005-01-25 2006-11-23 삼성전자주식회사 높은 유전율을 갖는 유전체 구조물의 제조 방법 및 이를 포함하는 반도체 소자의 제조 방법
JP2006245113A (ja) * 2005-03-01 2006-09-14 Elpida Memory Inc 半導体記憶装置の製造方法
JP4848137B2 (ja) * 2005-05-13 2011-12-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4906278B2 (ja) * 2005-06-06 2012-03-28 エルピーダメモリ株式会社 半導体装置の製造方法
US8405216B2 (en) * 2005-06-29 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for integrated circuits
KR100663370B1 (ko) * 2005-07-28 2007-01-02 삼성전자주식회사 상부전극을 갖는 반도체소자 및 그 제조방법
KR101369864B1 (ko) * 2005-08-12 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조방법
US7521705B2 (en) * 2005-08-15 2009-04-21 Micron Technology, Inc. Reproducible resistance variable insulating memory devices having a shaped bottom electrode
JP4661572B2 (ja) * 2005-12-12 2011-03-30 セイコーエプソン株式会社 強誘電体メモリ、及び強誘電体メモリの製造方法
JP2006191137A (ja) * 2006-02-23 2006-07-20 Renesas Technology Corp 半導体集積回路装置の製造方法
KR100791339B1 (ko) * 2006-08-25 2008-01-03 삼성전자주식회사 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법
US7936001B2 (en) * 2006-09-07 2011-05-03 Renesas Electronics Corporation Semiconductor device
US20080111174A1 (en) * 2006-11-14 2008-05-15 Qimonda Ag Memory device and a method of manufacturing the same
US8283724B2 (en) * 2007-02-26 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device, and method for manufacturing the same
US7642572B2 (en) * 2007-04-13 2010-01-05 Qimonda Ag Integrated circuit having a memory cell array and method of forming an integrated circuit
JP2008270277A (ja) * 2007-04-16 2008-11-06 Nec Electronics Corp 位置ずれ検出パターン、位置ずれ検出方法および半導体装置
JP2009253208A (ja) 2008-04-10 2009-10-29 Elpida Memory Inc 半導体記憶装置及びその製造方法
US8624328B2 (en) * 2008-11-19 2014-01-07 Renesas Electronics Corporation Semiconductor device
KR101067207B1 (ko) * 2009-04-16 2011-09-22 삼성전기주식회사 트렌치 기판 및 그 제조방법
KR101076888B1 (ko) * 2009-06-29 2011-10-25 주식회사 하이닉스반도체 반도체 소자의 연결 배선체 및 형성 방법
JP2011044488A (ja) * 2009-08-19 2011-03-03 Elpida Memory Inc 半導体装置およびその製造方法
JP2011044660A (ja) * 2009-08-24 2011-03-03 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8334560B2 (en) * 2009-09-02 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse disturb immune asymmetrical sidewall floating gate devices
JP2011146428A (ja) * 2010-01-12 2011-07-28 Elpida Memory Inc 半導体装置およびその製造方法
FR2955419B1 (fr) * 2010-01-21 2012-07-13 St Microelectronics Crolles 2 Dispositif integre de memoire du type dram
KR101095739B1 (ko) * 2010-12-17 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
JP5638408B2 (ja) 2011-01-28 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5703105B2 (ja) * 2011-04-15 2015-04-15 株式会社東芝 半導体装置及びその製造方法
KR20130023995A (ko) * 2011-08-30 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조방법
US8599599B2 (en) * 2011-09-01 2013-12-03 Micron Technology, Inc. Method, system, and device for phase change memory switch wall cell with approximately horizontal electrode contact
JP2013156066A (ja) * 2012-01-27 2013-08-15 Wacom Co Ltd 静電容量方式圧力センシング半導体デバイス
US10084035B2 (en) * 2015-12-30 2018-09-25 Teledyne Scientific & Imaging, Llc Vertical capacitor contact arrangement
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
KR102582423B1 (ko) 2016-11-03 2023-09-26 삼성전자주식회사 반도체 소자
CN107634057B (zh) * 2017-10-30 2018-10-16 睿力集成电路有限公司 动态随机存取存储器阵列及其版图结构、制作方法
US10665391B2 (en) * 2017-11-13 2020-05-26 Micron Technology, Inc. Capacitor having bottom electrode comprising TiN
WO2019132900A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Self-aligned capacitors in embedded dynamic random access memory (edram) one transistor-one capacitor (1t-1c) unit cells
CN110223982B (zh) * 2018-03-01 2021-07-27 联华电子股份有限公司 动态随机存取存储器及其制作方法
CN110544617B (zh) * 2018-05-28 2021-11-02 联华电子股份有限公司 周边电路区内的氧化层的制作方法
CN111326499B (zh) * 2020-02-27 2021-05-04 长江存储科技有限责任公司 半导体结构及其制备方法
CN111968980B (zh) * 2020-08-26 2021-11-23 无锡拍字节科技有限公司 一种存储器件的制造方法及其电容器
CN111968981B (zh) * 2020-08-26 2021-12-24 无锡拍字节科技有限公司 一种fcob存储器件的制造方法及其电容器
US11315928B2 (en) * 2020-09-08 2022-04-26 Nanya Technology Corporation Semiconductor structure with buried power line and buried signal line and method for manufacturing the same
US11973019B2 (en) * 2021-05-19 2024-04-30 Qualcomm Incorporated Deep trench capacitors in an inter-layer medium on an interconnect layer of an integrated circuit die and related methods
CN116133436A (zh) * 2021-11-12 2023-05-16 联华电子股份有限公司 半导体元件及其制作方法
TWI817903B (zh) * 2023-02-14 2023-10-01 南亞科技股份有限公司 半導體元件的製作方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55178894U (zh) 1979-06-07 1980-12-22
JPS5824022B2 (ja) 1979-10-17 1983-05-18 沖電気工業株式会社 Ｍｏｓ型半導体記憶装置の製造方法
JPS5658253A (en) 1979-10-17 1981-05-21 Oki Electric Ind Co Ltd Capacitor for integrated circuit
JPS5658255A (en) 1979-10-17 1981-05-21 Oki Electric Ind Co Ltd Mos type semiconductor memory device
JPS57112066A (en) 1980-12-29 1982-07-12 Fujitsu Ltd Laminated capacitive element
US4340682A (en) 1981-05-07 1982-07-20 Synthetic Surfaces, Inc. Adhesive consisting essentially of an isocyanate terminated ricinoleate prepolymer and a chlorinated polyvinyl chloride
JPS5982761A (ja) 1982-11-04 1984-05-12 Hitachi Ltd 半導体メモリ
JPS59231351A (ja) 1983-06-10 1984-12-26 Matsushita Electric Ind Co Ltd 複数の遠隔制御器を備えた給湯機
JPS59231851A (ja) 1983-06-14 1984-12-26 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリセル
JPS60132353A (ja) * 1983-12-20 1985-07-15 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0736437B2 (ja) 1985-11-29 1995-04-19 株式会社日立製作所 半導体メモリの製造方法
JPH0685428B2 (ja) 1986-03-14 1994-10-26 富士通株式会社 ダイナミツクランダムアクセスメモリ
JP2569048B2 (ja) 1987-05-27 1997-01-08 株式会社日立製作所 半導体メモリの製造方法
JP2772375B2 (ja) 1987-11-25 1998-07-02 富士通株式会社 半導体記憶装置
JP2590171B2 (ja) 1988-01-08 1997-03-12 株式会社日立製作所 半導体記憶装置
JP2974252B2 (ja) 1989-08-19 1999-11-10 富士通株式会社 半導体記憶装置
JP2932540B2 (ja) * 1989-11-28 1999-08-09 ソニー株式会社 半導体メモリ装置
JP2519569B2 (ja) * 1990-04-27 1996-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH04357861A (ja) * 1991-06-04 1992-12-10 Fujitsu Ltd 半導体装置の製造方法
JP3071278B2 (ja) * 1991-12-11 2000-07-31 株式会社東芝 半導体装置およびその製造方法
KR960003864B1 (ko) * 1992-01-06 1996-03-23 삼성전자주식회사 반도체 메모리장치 및 그 제조방법
JP3222188B2 (ja) 1992-04-14 2001-10-22 株式会社日立製作所 半導体装置及びその製造方法
US5714779A (en) * 1992-06-30 1998-02-03 Siemens Aktiengesellschaft Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor
DE4221432C2 (de) * 1992-06-30 1994-06-09 Siemens Ag Globales Planarisierungsverfahren für integrierte Halbleiterschaltungen oder mikromechanische Bauteile
JP3241106B2 (ja) * 1992-07-17 2001-12-25 株式会社東芝 ダイナミック型半導体記憶装置及びその製造方法
JPH06209085A (ja) * 1992-07-23 1994-07-26 Texas Instr Inc <Ti> スタック形ｄｒａｍコンデンサ構造体とその製造方法
JP3241139B2 (ja) * 1993-02-04 2001-12-25 三菱電機株式会社 フィルムキャリア信号伝送線路
JP2550852B2 (ja) * 1993-04-12 1996-11-06 日本電気株式会社 薄膜キャパシタの製造方法
US5278091A (en) * 1993-05-04 1994-01-11 Micron Semiconductor, Inc. Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node
JP3512225B2 (ja) * 1994-02-28 2004-03-29 株式会社日立製作所 多層配線基板の製造方法
US5629539A (en) * 1994-03-09 1997-05-13 Kabushiki Kaisha Toshiba Semiconductor memory device having cylindrical capacitors
TW278240B (zh) * 1994-08-31 1996-06-11 Nippon Steel Corp
KR0155785B1 (ko) * 1994-12-15 1998-10-15 김광호 핀형 커패시터 및 그 제조방법
JPH09107082A (ja) * 1995-08-09 1997-04-22 Hitachi Ltd 半導体集積回路装置の製造方法
CN1171304C (zh) * 1995-11-20 2004-10-13 株式会社日立制作所 半导体存储器及其制造方法
JP3563530B2 (ja) * 1996-05-31 2004-09-08 株式会社日立製作所 半導体集積回路装置
TW377495B (en) * 1996-10-04 1999-12-21 Hitachi Ltd Method of manufacturing semiconductor memory cells and the same apparatus
KR19980070914A (ko) * 1997-01-31 1998-10-26 윌리엄비.켐플러 집적 회로 구조의 제조 방법
US5895239A (en) * 1998-09-14 1999-04-20 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts

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US6798005B2 (en) 2004-09-28
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