JP2009253208A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】メモリセル部及び周辺回路部の形成不良を防止する。メモリセル部の下部電極の倒壊を防止する。また、周辺回路部のキャパシタの占有面積を小さくして微細化に対応させる。
【解決手段】メモリセル部と、周辺回路部と、を有する半導体記憶装置であって、メモリセル部は、絶縁部１の所定方向に平行な側面上に順に設けられた下部電極と誘電体膜と上部電極とプレート電極とを備えたピラー型キャパシタと下部電極に電気的に接続されたトランジスタとを有する。周辺回路部は、プレート電極と、プレート電極の所定方向に平行な側面を覆うように順に設けられた上部電極と誘電体膜と下部電極とを有するシリンダ型キャパシタと、下部電極に電気的に接続されたトランジスタと、を有する。
【選択図】図１０

Description

本発明は、半導体記憶装置及びその製造方法に関する。

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、トランジスタとキャパシタからなるメモリセルから構成されている。また、このキャパシタは下部電極、誘電体膜、上部電極から構成されている。近年、半導体微細化技術の進展に伴い、このＤＲＡＭにおいては、必要な電極の面積を確保することが難しくなっている。

そこで、特許文献１（特開２００１−２１７４０６号公報）には、電極の面積を拡大するため、王冠（クラウン）状に形成した内壁と外壁を、それぞれ上部電極と下部電極として用い、容量を増大させる技術が開示されている。特許文献１の下部電極に類似した下部電極として凹状の下部電極を形成した例を図１１に示す。図１１では、下部電極は１０５で表される。この図１１における下部電極は、以下のようにして形成される。まず、トランジスタ及びこのトランジスタのソース領域及びドレイン領域の何れか一方に電気的に接続されたコンタクトプラグを形成する。この後、全面に層間絶縁膜を形成した後、メモリセル部を形成する領域上の層間絶縁膜上にマスクパターンを形成する。この後、ウェットエッチングを行うことにより、マスクパターンの下部以外の部分の層間絶縁膜を除去して開口を形成する。次に、この開口内の内壁上に導電材料を堆積させることにより、下部電極を形成する。次に、層間絶縁膜を除去する。そして、この際、下部電極の内部表面（凹状構造の内部）が露出することとなる。

また、メモリセル部はキャパシタを有するため、周辺回路部との間に段差が生じることとなっていた。そこで、従来から、メモリセル部と周辺回路部との間に段差が生じるのを防止する方法が検討されている。特許文献１（特開２００１−２１７４０６号公報）及び２（国際公開第９７／０１９４６８号パンフレット）には、このメモリセル部と周辺回路部の境界に生じる段差を緩和する方法が開示されている。
特開２００１−２１７４０６号公報 国際公開第９７／０１９４６８号パンフレット

しかし、図１１に例示されるような従来のキャパシタの製造方法では、ウェットエッチングにより層間絶縁膜を除去した後に、下部電極のみが残留することとなる。この際、下部電極は、その幅に対して高さが高いため、図１１の１０７に示すように倒壊する場合があった。

また、層間絶縁膜のエッチング時に下部電極の表面もエッチングされる場合があり、図１１の１０６に示すようにウェット染み出しによる形成不良が生じる場合があった。すなわち、ウェットエッチング時に下部電極にピンホール状の欠陥が形成されると、周辺回路部がウェットエッチングされ形成不良となる場合があった。

更に、関連する半導体記憶装置では、周辺回路部にもキャパシタを形成した場合には、キャパシタの占有面積が大きく微細化に十分に対応させることが困難であった。

そこで、本発明は、メモリセル部に特別な構造のピラー型のキャパシタ、周辺回路部には特別な構造のシリンダ型のキャパシタを設けることにより、上記課題を解決することを目的とする。

上記課題を解決するため、本発明の一実施形態は、
メモリセル部と、周辺回路部と、を有する半導体記憶装置であって、
前記メモリセル部は、
所定方向に伸張する絶縁部１と、前記絶縁部１の所定方向に平行な側面上に順に設けられた下部電極と誘電体膜と上部電極と、前記上部電極に電気的に接続されたプレート電極と、を備えたキャパシタと、
前記下部電極に、ソース領域及びドレイン領域の何れか一方が電気的に接続されたトランジスタと、
を有し、
前記周辺回路部は、
前記所定方向と同じ方向に伸張するプレート電極と、前記プレート電極の所定方向に平行な側面上に順に設けられた上部電極と誘電体膜と下部電極と、を有するキャパシタと、
前記下部電極に、ソース領域及びドレイン領域の何れか一方が電気的に接続されたトランジスタと、
を有することを特徴とする半導体記憶装置に関する。

また、本発明の他の実施形態は、
メモリセル部形成領域及び周辺回路部形成領域に、トランジスタと、前記トランジスタのソース領域及びドレイン領域の何れか一方に電気的に接続されたコンタクトプラグを設ける工程と、
全面に層間絶縁膜を堆積させる工程と、
前記メモリセル部形成領域の層間絶縁膜内に前記コンタクトプラグが露出するように複数の開口１を形成し、前記周辺回路部形成領域の層間絶縁膜内に所定領域を囲むと共に前記コンタクトプラグが露出するように開口２を形成する開口形成工程と、
開口部分が残るように前記開口１及び２の内壁上に導電材料を堆積させて下部電極を形成する工程と、
前記下部電極を形成した開口１内に絶縁材料を充填して絶縁部１を形成すると共に、前記下部電極を形成した開口２内に絶縁材料を充填する工程と、
前記メモリセル部形成領域の層間絶縁膜を除去し、前記周辺回路部形成領域内の前記所定領域を構成する層間絶縁膜を除去して開口３を形成する工程と、
誘電体膜を堆積させて、前記メモリセル部形成領域の下部電極の表面を誘電体膜で被覆し、前記周辺回路部形成領域の開口３の内壁を誘電体膜で被覆する工程と、
前記メモリセル部形成領域において前記誘電体膜及び下部電極を設けた絶縁部１間に導電材料を充填して上部電極を形成し、前記周辺回路部形成領域において開口部分が残るように前記開口３内に導電材料を堆積させることにより上部電極を形成する工程と、
前記メモリセル部形成領域において前記上部電極に電気的に接続されるようにプレート電極を形成し、前記周辺回路部形成領域において前記開口３の開口部分に導電材料を充填させてプレート電極を形成する工程と、
を有する半導体記憶装置の製造方法に関する。

メモリセル部及び周辺回路部では、下部電極の形成後、下部電極の内側（凹状構造の内部）に絶縁材料を充填するため、後の工程で下部電極の内側が直接、エッチングにさらされるといったことがない。このため、下部電極の内側がウェットエッチングされることによる形成不良を防止することができる。

また、メモリセル部の下部電極の内側には絶縁部１が存在するため、この絶縁部１を支えとして下部電極の強度を向上させることができる。この結果、下部電極の倒壊を防止することができる。

更に、周辺回路部では、開口３の内壁上に下部電極、誘電体膜、上部電極を形成しているため、キャパシタの占有面積を小さくして微細化に対応させることができる。

以下、図面を参照して本発明の実施例を詳細に説明するが、本発明はこの例に限定されるものではない。
図１０はＤＲＡＭを備えた半導体記憶装置の一例を表す図であり、図１０（ａ）は半導体記憶装置の上面図、図１０（ｂ）は、図１０（ａ）の半導体記憶装置のＡ−Ａ’方向の断面図を表す。なお、本例の半導体記憶装置は、キャパシタに電気的に接続されたトランジスタを有するが、図１０では、このトランジスタは省略している。

図１０（ａ）に示すように、本実施例の半導体記憶装置は、図の左側がメモリセル部、右側が周辺回路部に相当する。また、メモリセル部と周辺回路部の境界にはメモリセル部を囲むように、ダミーの溝パターン７が形成されており、境界部を形成している。

このメモリセル部には、複数のピラー型キャパシタ６が形成されている。図１０（ｂ）に示されるように、このキャパシタ６は、所定方向２８に伸張する絶縁部１（図番号１０）と、絶縁部１の所定方向２８に平行な側面上に順に設けられた下部電極９、誘電体膜１５、上部電極１６、上部電極１６に電気的に接続されたプレート電極１７とから構成されている。この絶縁部１は、円筒形状をなしている。絶縁部１は、このように円筒形状を有することにより、その側面上に誘電体膜１５及び上部電極１６を形成し易くなると共に、絶縁部１と誘電体膜１５との接触面積を大きくすることができる。

この側面上に順に下部電極９、誘電体膜１５、及び上部電極１６が設けられた絶縁膜１は、特定の方向２０に一定の間隔で配置された配列を複数、有する。また、隣り合う配列は、絶縁部１が互い違いとなるように配置されている。そして、側面上に下部電極及び誘電体膜が設けられた絶縁部１間に、導電材料が充填されて上部電極１６を構成している。絶縁部１をこのように配置することによって、単位面積当り高密度でキャパシタを形成することができる。この結果、微細化を図ることができる。

また、この下部電極９には、トランジスタ（図示していない）のソース領域及びドレイン領域の何れか一方が電気的に接続されている。そして、１つのトランジスタ及び１つのキャパシタから、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の１つのメモリセルが構成されている。このＤＲＡＭは、キャパシタ６に、電荷が蓄積された状態と、蓄積されていない状態を、２値化させることにより情報を記憶することができる。

周辺回路部は、１以上のシリンダ型キャパシタを有する。図１０（ａ）では、周辺回路部が２つのキャパシタを有する例を示している。各キャパシタは、所定方向２８と同じ方向に伸張するプレート電極１７と、プレート電極１７の所定方向２８に平行な側面上に順に設けられた上部電極１６、誘電体膜１５、下部電極９と、を有する。この周辺回路部のキャパシタやトランジスタは例えば、微細化された電圧安定化のための電圧補償回路として用いることができる。

このプレート電極１７は、直方体状の形状を有している。このようにプレート電極１７が直方体状であることにより、上部電極１６及び下部電極９の面積を大きくして微細化にも十分に対応させることができる。また、下部電極９は、誘電体膜１５を覆うように形成された開口の内壁上に設けられ、凹状の構造を構成している。そして、下部電極９の一部が誘電体膜１５に接している。この下部電極を構成する凹状の構造内には絶縁材料１０が充填されている。更に、この下部電極９には、トランジスタ（図示していない）のソース領域及びドレイン領域の何れか一方が電気的に接続されている。

このメモリセル部と周辺回路部の間には、境界部７が形成されている。この境界部７は、所定方向２８と同じ方向に伸張する開口の内壁上に設けられた導電材料膜２１と、開口内に充填された絶縁部２（図番号２２）と、を有する。

なお、メモリセル部の絶縁部１、周辺回路部の絶縁材料１０及び境界部の絶縁部２の構成材料としては、絶縁性を有する材料であれば特に限定されないが、窒化シリコンを用いることが好ましい。メモリセル部並びに周辺回路部の上部電極１６及び下部電極９の構成材料としては、導電性の材料であれば特に限定されないが、ＴｉＮを用いることが好ましい。

このように本例の半導体記憶装置では、メモリセル部にはピラー型キャパシタが形成され、周辺回路部にはシリンダ型キャパシタが形成されている。また、メモリセル部及び周辺回路部では、下部電極９の形成後、下部電極９の内側（凹状構造の内部）に絶縁材料１０を充填する。このため、後の工程でウェットエッチング等を行なう際に、エッチング液が下部電極９の内側を浸透して予期せぬ領域をエッチングしてしまう等といった問題を回避することができる。この結果、メモリセル部及び周辺回路部の形成不良を防止することができる。また、メモリセル部の下部電極の内側には絶縁部１が存在するため、この絶縁部１を支えとして下部電極の強度を向上させることができる。この結果、下部電極の倒壊を防止することができる。更に、周辺回路部では、プレート電極の側面上に順に下部電極、誘電体膜、上部電極を形成しているため、下部電極及び上部電極の面積を大きくできると共に、キャパシタの占有面積を小さくして微細化に対応させることができる。

以下に、図１〜図１０を参照して本例の半導体記憶装置の製造方法の一例を説明する。
まず、メモリセル部形成領域及び周辺回路部形成領域に、トランジスタ（図示していない）を設けた後、全面に層間絶縁膜１を設けた。次に、図１に示すように、層間絶縁膜１内に、トランジスタのソース領域及びドレイン領域の何れか一方に電気的に接続されるようにコンタクトプラグ２を形成した。次に、ＬＰ−ＣＶＤ法により窒化シリコン膜３を、３０ｎｍ〜１００ｎｍ成膜した後、プラズマＣＶＤ法により層間絶縁膜として酸化シリコン膜４を０．５μｍ〜１．５μｍ、成膜した。次に、酸化シリコン膜４上にフォトレジストを設けた後、リソグラフィ法を用いてフォトレジストパターン５を形成した。

次に、図２に示すように、上記フォトレジストパターン５をマスクとしてプラズマドライエッチング技術を用いて、メモリセル部形成領域の層間絶縁膜４内にコンタクトプラグ２が露出するように、複数の円筒形状開口１（図番号２３）を形成した。この際、特定の方向に一定の間隔で配置された開口１の配列が複数、形成され、かつ隣り合う開口１の配列において開口１が互い違いとなるように、開口１を形成した。また、開口１の形成と同時に、周辺回路部形成領域の層間絶縁膜４内に、直方体状の所定領域２６を囲むと共にコンタクトプラグが露出するように、開口２（図番号２４）を形成した（開口形成工程）。なお、この開口形成工程では、開口１及び２は、所定方向２８に伸長する用に形成した。この後、フォトレジストパターン５を除去した。

次に、図３に示すように、ＴｉＣｌ₄ガスを用いた熱ＣＶＤ法により、全面にＴｉＮ膜９を５ｎｍ〜３０ｎｍ、成膜した。この際、開口１及び２内には、開口部分が残るように、ＴｉＮ膜９を成膜した。この後、ドライエッチング技術により、層間絶縁膜４上のＴｉＮ膜を除去して、開口１及び２の内壁上に下部電極９を形成した。

次に、図４に示すように、ＬＰ−ＣＶＤ法により、全面に窒化シリコン膜１０を１０〜５０ｎｍ、成膜して、開口１及び２の内側に窒化シリコン１０を埋め込んだ。この際、開口１内には、絶縁部１（図番号１０）が形成される。次に、窒化シリコン膜１０上にフォトレジストを形成した。

この後、リソグラフィ法を用いて、メモリセル部形成領域では抜きパターン１２を有し、周辺回路部形成領域では抜きパターン１３を有するように、フォトレジストパターン１１を形成した。図５（ａ）は、この状態を表わす上面図、図５（ｂ）は、図５（ａ）のＡ−Ａ’方向の断面で表わされる断面図である。なお、以下の図６〜９においても、図５（ａ）のＡ−Ａ’断面に相当する断面における図を表わす。

次に、図６に示すように、フォトレジストパターン１１をマスクに用いてプラズマドライエッチング法により窒化シリコン膜１０を除去することにより、酸化シリコン膜４を露出させた。

この後、図７に示すように、窒化シリコン膜１０に対して酸化シリコン膜４のエッチングレートが早い、希弗酸を用いたウェットエッチングを行った。すなわち、メモリセル部形成領域においては酸化シリコン膜４を除去し、周辺回路部形成領域においては所定領域２６を構成する酸化シリコン膜４を除去して開口３（図番号２７）を形成した。この結果、メモリセル部形成領域では下部電極９の外壁、周辺回路部形成領域では下部電極９によって囲まれた開口３を露出させた。

次に、図８に示すように、全面に順に誘電体膜１５を成膜した。この結果、メモリセル部形成領域の下部電極の表面を被覆し、周辺回路部形成領域の開口３の内壁を構成する下部電極９を被覆するように誘電体膜１５を形成した。この後、全面にＴｉＮ膜１６を１０ｎｍ〜３０ｎｍ、成膜した。この際、メモリセル部形成領域では誘電体膜１５及び下部電極９を設けた絶縁部１間にＴｉＮを充填させて上部電極１６を形成した。また、これと同時に周辺回路部形成領域では開口部分が残るように開口３の内壁上にＴｉＮ膜を堆積させることにより上部電極を形成した。

この後、図９に示すように、全面にタングステン膜１７を成膜した。この結果、メモリセル部形成領域では上部電極１６上にプレート電極１７が形成され、周辺回路部形成領域では所定領域２６の開口部分に充填するようにプレート電極１７を形成した。この後、タングステン膜１７上に、所定パターンのフォトレジストパターン１８を形成した。

次に、図１０に示すように、フォトレジストパターン１８をマスクに用いて、プラズマドライエッチングを行なうことにより、プレート電極１７及び上部電極１６を加工して、メモリセル部形成領域と周辺回路部形成領域との間でプレート電極１７及び上部電極１６が連通しないようにした。
以上により、本例の半導体記憶装置を形成することができた。

本発明の半導体記憶装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として使用することができる。

本発明の半導体記憶装置の製造方法の一例の一工程を表す図である。 本発明の半導体記憶装置の製造方法の一例の一工程を表す図である。 本発明の半導体記憶装置の製造方法の一例の一工程を表す図である。 本発明の半導体記憶装置の製造方法の一例の一工程を表す図である。 本発明の半導体記憶装置の製造方法の一例の一工程を表す図である。 本発明の半導体記憶装置の製造方法の一例の一工程を表す図である。 本発明の半導体記憶装置の製造方法の一例の一工程を表す図である。 本発明の半導体記憶装置の製造方法の一例の一工程を表す図である。 本発明の半導体記憶装置の製造方法の一例の一工程を表す図である。 本発明の半導体記憶装置の製造方法の一例の一工程を表す図である。 関連する半導体記憶装置を表す図である。

符号の説明

１ 層間絶縁膜
２ タングステンプラグ
３ 窒化シリコン膜
４ 層間絶縁膜
５ フォトレジスト
６ 容量パターン
７ 溝パターン
８ 容量パターン
９ 容量下部電極用ＴｉＮ膜
１０ 窒化シリコン膜
１１ フォトレジスト
１２ メモリセル部ウェット用抜きパターン
１３ 周辺回路部ウェット用抜きパターン
１４ 周辺回路部容量下部電極
１５ 容量膜
１６ 容量上部電極
１７ 容量プレート電極
１８ フォトレジスト
１９ 容量電極パターン
２３ 開口１
２４ 開口２
２６ 所定領域
２７ 開口３
１０１ 層間絶縁膜
１０２ タングステンプラグ
１０３ 窒化シリコン膜
１０４ 層間絶縁膜
１０５ 容量下部電極
１０６ ＷＥＴやられ
１０７ パターン倒れ
２００ シリコン基板

Claims (9)

1. メモリセル部と、周辺回路部と、を有する半導体記憶装置であって、
   前記メモリセル部は、
   所定方向に伸張する絶縁部１と、前記絶縁部１の所定方向に平行な側面上に順に設けられた下部電極と誘電体膜と上部電極と、前記上部電極に電気的に接続されたプレート電極と、を備えたキャパシタと、
   前記下部電極に、ソース領域及びドレイン領域の何れか一方が電気的に接続されたトランジスタと、
   を有し、
   前記周辺回路部は、
   前記所定方向と同じ方向に伸張するプレート電極と、前記プレート電極の所定方向に平行な側面上に順に設けられた上部電極と誘電体膜と下部電極と、を有するキャパシタと、
   前記下部電極に、ソース領域及びドレイン領域の何れか一方が電気的に接続されたトランジスタと、
   を有することを特徴とする半導体記憶装置。
2. 前記絶縁部１の形状が、円筒形状であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記メモリセル部は、
   前記側面上に下部電極及び誘電体膜が設けられた絶縁部１が、特定の方向に一定の間隔で配置された配列を複数、有し、
   隣り合う配列は、前記絶縁部１が互い違いとなるように配置され、
   前記下部電極及び誘電体膜が設けられた絶縁部１間に、導電材料を充填することにより前記上部電極が設けられていることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記周辺回路部は、
   前記プレート電極の形状が、直方体状であることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
5. 前記メモリセル部と周辺回路部の間に更に、
   前記所定方向と同じ方向に伸張する開口の内壁上に設けられた導電材料膜と、前記開口内に充填された絶縁部２と、を有する境界部を備えることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
6. メモリセル部形成領域及び周辺回路部形成領域に、トランジスタと、前記トランジスタのソース領域及びドレイン領域の何れか一方に電気的に接続されたコンタクトプラグを設ける工程と、
   全面に層間絶縁膜を堆積させる工程と、
   前記メモリセル部形成領域の層間絶縁膜内に前記コンタクトプラグが露出するように複数の開口１を形成し、前記周辺回路部形成領域の層間絶縁膜内に所定領域を囲むと共に前記コンタクトプラグが露出するように開口２を形成する開口形成工程と、
   開口部分が残るように前記開口１及び２の内壁上に導電材料を堆積させて下部電極を形成する工程と、
   前記下部電極を形成した開口１内に絶縁材料を充填して絶縁部１を形成すると共に、前記下部電極を形成した開口２内に絶縁材料を充填する工程と、
   前記メモリセル部形成領域の層間絶縁膜を除去し、前記周辺回路部形成領域内の前記所定領域を構成する層間絶縁膜を除去して開口３を形成する工程と、
   誘電体膜を堆積させて、前記メモリセル部形成領域の下部電極の表面を誘電体膜で被覆し、前記周辺回路部形成領域の開口３の内壁を誘電体膜で被覆する工程と、
   前記メモリセル部形成領域において前記誘電体膜及び下部電極を設けた絶縁部１間に導電材料を充填して上部電極を形成し、前記周辺回路部形成領域において開口部分が残るように前記開口３内に導電材料を堆積させることにより上部電極を形成する工程と、
   前記メモリセル部形成領域において前記上部電極に電気的に接続されるようにプレート電極を形成し、前記周辺回路部形成領域において前記開口３の開口部分に導電材料を充填させてプレート電極を形成する工程と、
   を有する半導体記憶装置の製造方法。
7. 前記開口形成工程において、
   円筒形状の前記開口１を形成することを特徴とする請求項６に記載の半導体記憶装置の製造方法。
8. 前記開口形成工程において、
   特定の方向に一定の間隔で配置された前記開口１の配列を複数、有し、
   隣り合う開口１の配列において開口１が互い違いとなるように、前記開口１を形成することを特徴とする請求項６又は７に記載の半導体記憶装置の製造方法。
9. 前記開口形成工程において、
   前記所定領域が直方体状となるように、前記開口２を形成することを特徴とする請求項６〜８の何れか１項に記載の半導体記憶装置の製造方法。

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