JP2002083880A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002083880A JP2001175616A JP2001175616A JP2002083880A JP 2002083880 A JP2002083880 A JP 2002083880A JP 2001175616 A JP2001175616 A JP 2001175616A JP 2001175616 A JP2001175616 A JP 2001175616A JP 2002083880 A JP2002083880 A JP 2002083880A
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capacitor
insulating film
interlayer insulating
lower electrode
forming
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Yoshiaki Fukuzumi
嘉晃 福住
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    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Abstract

(57)【要約】 【課題】 キャパシタ電極と層間絶縁膜との密着性を向
上させる、または堅牢なキャパシタ構造を有する半導体
装置及びその製造方法を提供すること。 【解決手段】 シリコン酸化膜16上に設けられ、該シリ
コン酸化膜16に達すると共に、底部にコンタクトプラグ
18が露出された開口部31を有する層間絶縁膜21、22、23
と、開口部31の底面及び側面上に沿って設けられ、層間
絶縁膜23上面からリセスされたライナー材19と、前記開
口部31に、一部が埋め込まれるようにして設けられ、ラ
イナー材19を介在してシリコン酸化膜16及び層間絶縁膜
21、22に接し、白金族の材料から構成されたスタック型
のキャパシタ下部電極20と、キャパシタ下部電極20上に
設けられ、高誘電体材料から構成されたキャパシタ絶縁
膜24と、キャパシタ絶縁膜24上に設けられたキャパシタ
上部電極25とを具備している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関するもので、特に、半導体記憶装置に
おけるセルキャパシタ及びフューズキャパシタの構造に
関するものである。
【０００２】
【従来の技術】近年の半導体装置における微細化技術の
進展には目覚ましいものがある。特にDRAM(Dynamic Ran
dom Access Memory)における微細化技術は、以前にも増
して加速している。そのため、（１）メモリセルの占め
る面積がますます縮小されていくに伴い、限られた面積
の中で如何にして十分なセルキャパシタ容量を確保する
か、（２）集積度の世代の進行に伴い、前世代と同じ製
造歩留まりを如何にして維持するか、が大きな課題とな
ってきている。
【０００３】上記（１）の課題に関しては、セルキャパ
シタに例えばシリンダ構造を採用することによって対応
がなされている。シリンダ構造とはスタック・キャパシ
タ(stacked capacitor)の一種であり、円筒形のキャパ
シタを３次元的に配置することで、占有面積を抑えつつ
表面積を増大させるものである。
【０００４】また、上記（２）の課題を解決するための
技術として、リダンダンシ(redundancy)技術が注目され
ている。これは、部分的に不良となった半導体素子を救
済するために、半導体装置内部にフューズ素子を設けて
おくものである。そして、半導体素子に不良が発生した
場合、その不良箇所に対応したフューズ素子を切断する
ことにより、スペアの半導体素子と置き換え、よってチ
ップ全体としての歩留まりを向上させるものである。
【０００５】上記フューズ素子としては、金属配線層を
レーザ照射により溶断（レーザブロー）することで、不
良箇所に対応した情報を書き込むレーザフューズが広く
用いられてきた。しかし、近年、フューズ素子を電気的
に切断、または短絡する電気フューズが注目されてきて
いる。この電気フューズの一種にキャパシタ構造を用い
たアンチフューズがある。これは、キャパシタ構造（フ
ューズキャパシタ）に高電圧をかけて絶縁膜を破壊し、
フューズキャパシタを電気的に短絡させることにより情
報を書き込むものである。DRAMにおいても、不良メモリ
セルを冗長メモリセルに置き換えるリダンダンシ技術に
おいて、アンチフューズが用いられはじめている。そし
て、このアンチフューズはセルキャパシタの構造を流用
して、同一の工程で製造されることが通常である。
【０００６】従来のDRAMの構造について、図３１を用い
て説明する。図３１は、両面シリンダ型のスタック・キ
ャパシタを採用したDRAMの一部断面図である。
【０００７】図示するように、シリコン基板100におけ
るメモリセルアレイ領域A3及び周辺領域A4には素子分離
領域110が設けられ、シリコン基板100上にはゲート絶縁
膜120が設けられている。なお、“メモリセルアレイ領
域”とは、DRAMのメモリセルを形成する領域であり、
“周辺領域”とは、アンチフューズを形成すべき領域の
ことである。そして、ゲート絶縁膜120上にゲート電極1
30が設けられ、シリコン基板100内に選択的に不純物拡
散層（図示せず）が設けられることにより、MOSトラン
ジスタが形成されている。なお、このMOSトランジスタ
はメモリセルアレイ領域A3において、セルトランジスタ
として機能する。更に、シリコン基板100上には、MOSト
ランジスタを被覆する層間絶縁膜150及びシリコン酸化
膜160が設けられている。そして、メモリセルアレイ領
域A3の層間絶縁膜150内には、図示せぬ領域でセルトラ
ンジスタのドレイン領域と接続するビット線170が設け
られ、周辺領域A4でも、MOSトランジスタのドレイン領
域と接続する配線170が設けられている。更に、層間絶
縁膜150及びシリコン酸化膜160内には、メモリセルアレ
イ領域A3内におけるセルトランジスタ、及び周辺領域A4
におけるMOSトランジスタのソース領域と接続するコン
タクトプラグ180が設けられている。そして、このコン
タクトプラグ180に接続するようにして、シリコン酸化
膜160上に両面シリンダ型のキャパシタ下部電極200が設
けられている。また、シリコン酸化膜160上において、
キャパシタ下部電極200を設けない領域には層間絶縁膜2
20が設けられている。そして、キャパシタ下部電極200
上にキャパシタ絶縁膜240が設けられている。更に、キ
ャパシタ絶縁膜240上にキャパシタ上部電極250が設けら
れることにより、メモリセルアレイ領域A3及び周辺領域
A4において、それぞれセルキャパシタ及びフューズキャ
パシタが形成されている。更に、これらのキャパシタ上
に層間絶縁膜270が設けられ、層間絶縁膜270上に金属配
線層290が設けられることにより、DRAMが形成されてい
る。
【０００８】図３２は、上記DRAMの備えるキャパシタの
平面パターンである。ここでは0.13μｍルールで設計し
た256MビットDRAMの場合を例に挙げている。
【０００９】図示するように、層間絶縁膜400上に形成
されたセルキャパシタ410は、ビット線方向では約0.52
μｍ間隔、ワード線方向では約0.26μｍ間隔で配置され
ている。それに対してフューズキャパシタ420は約1μｍ
間隔で配置されており、少なくともセルキャパシタ410
の間隔の２倍以上の間隔で配置されるのが通常である。
このように、メモリセルアレイ領域A3のセルキャパシタ
が大規模のアレイ状に配置されているのに対し、周辺領
域A4のフューズキャパシタは単ビット乃至数ビットの小
規模構成で配置されることが多い。これは、セルキャパ
シタ410のプレート電極（上部電極）が共通に接続され
ているのに対して、フューズキャパシタ420のプレート
電極は全て独立に接続しなければならないためである。
更に、フューズキャパシタのプレート電極に接続する配
線は、フューズキャパシタを破壊するための高電圧が印
加されるため、幅の大きな金属配線を使用する必要があ
るからである。
【００１０】上記のような両面シリンダ型のキャパシタ
であると、シリンダの底面、内周面、及び外周面を電極
面として使用出来るため、キャパシタ容量を大きくでき
る。
【００１１】ところで、従来のセルキャパシタ及びフュ
ーズキャパシタにおけるキャパシタ絶縁膜の材料にはシ
リコン酸化膜が用いられている。また、キャパシタ電極
の材料には多結晶シリコン膜が用いられており、表面積
を更に稼ぐためにHSG(Hemi-Spherical Grained)シリコ
ン等も用いられてきた。
【００１２】また近年では、シリコン酸化膜よりも誘電
率の高い、例えばタンタル酸化膜（Ta2O5）等の高誘電
体材料をキャパシタ絶縁膜に用いることによって、キャ
パシタ容量を増大させようという試みが進められてい
る。そして、高誘電体材料をキャパシタ絶縁膜に用いる
場合、キャパシタ電極の材料にはルテニウム等の白金族
の元素を使用するのが望ましいことが分かっている。
【００１３】しかし、この白金族に属する元素は、層間
絶縁膜として一般的に用いられているシリコン酸化膜と
の密着性が悪い。そのため、白金族によるキャパシタ下
部電極の堆積形成が困難であった。更に、形成した後も
キャパシタ下部電極が周辺の層間絶縁膜から剥がれる等
するため、構造的に脆くなり、シリンダが倒れる場合が
あった。また、コンタクトプラグとキャパシタ下部電極
との接合部分が断線したり高抵抗化する傾向があった。
【００１４】また、図３２を用いて説明したように、フ
ューズキャパシタはセルキャパシタに比べて大きな間隔
で設けられる。すなわち、メモリセルアレイ領域と周辺
領域とにおける各々のキャパシタの設計ルールが大幅に
異なっている。この場合、層間絶縁膜にキャパシタ形成
用の溝部を形成する際、リソグラフィの条件は設計ルー
ルの厳しいメモリセルアレイ領域に合わせ込まれる。す
ると、周辺領域のキャパシタ形成のプロセスを最適化す
ることが出来なくなる。具体的には、例えば周辺領域で
の溝部の径が、設計よりも小さくなる等、寸法制御が困
難になる。そして、アンチフューズ形成用の溝部の径が
小さくなると、CVD(Chemical Vapor Deposition)法によ
るキャパシタ下部電極の形成時に溝部内に侵入する原料
ガスが少なくなる。すると、キャパシタ下部電極の膜厚
が小さくなる為、図３３（ａ）に示すように、キャパシ
タ下部電極200が倒れやすくなる。また図３３（ｂ）に
示すように、キャパシタ下部電極200の膜厚は、シリン
ダ底部で特に小さくなるため、下部電極200にピンホー
ル等を生じる。すると、その後のウェットエッチング工
程において、コンタクトプラグ180までもエッチングさ
れてしまう場合がある。このような不良が発生すると、
アンチフューズが使用に耐えない状態になるばかりでな
く、ウェハ上にダストを発生させる原因となり、製品歩
留まりを著しく低下させるという問題が生じることにな
る。
【００１５】
【発明が解決しようとする課題】この発明は、上記事情
に鑑みてなされたもので、その第１の目的は、キャパシ
タ電極と層間絶縁膜との密着性を向上させることにより
キャパシタ構造を安定化出来る半導体装置及びその製造
方法を提供することにある。
【００１６】また、この発明の第２の目的は、フューズ
キャパシタを堅牢な構造とすることの出来る半導体装置
及びその製造方法を提供することにある。
【００１７】更にこの発明の第３の目的は、フューズキ
ャパシタを堅牢な構造としつつ、アンチフューズの書き
込み電圧を低減出来る半導体装置及びその製造方法を提
供することにある。
【００１８】
【課題を解決するための手段】この発明に係る第１の半
導体装置は、半導体基板上の第１層間絶縁膜内に設けら
れたコンタクトプラグと、前記第１層間絶縁膜上に設け
られ、前記第１層間絶縁膜に達すると共に、底部に前記
コンタクトプラグが露出された開口部を有する第２層間
絶縁膜と、前記開口部の底面及び側面上に沿って設けら
れたライナー材と、前記開口部に、少なくとも一部が埋
め込まれるようにして設けられ、前記ライナー材を介在
して前記第１、第２層間絶縁膜に接し、白金族の材料か
ら構成されたスタック型のキャパシタ下部電極と、前記
キャパシタ下部電極上に設けられ、高誘電体材料から構
成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上
に設けられたキャパシタ上部電極とを具備することを特
徴としている。
【００１９】また、この発明に係る第２の半導体装置
は、半導体基板上の第１層間絶縁膜の第１領域上に複数
設けられ、該第１層間絶縁膜上に設けられた第１キャパ
シタ下部電極、該第１キャパシタ下部電極上に設けられ
た第１キャパシタ絶縁膜、及び該第１キャパシタ絶縁膜
上に設けられた第１キャパシタ上部電極を各々有する第
１キャパシタ構造と、前記半導体基板上の前記第１層間
絶縁膜の前記第１領域とは異なる第２領域上に複数設け
られ、該第１層間絶縁膜上に設けられ、前記第１キャパ
シタ下部電極と同一の材料からなる第２キャパシタ下部
電極、該第２キャパシタ下部電極上に設けられ、前記第
１キャパシタ絶縁膜と同一の材料からなる第２キャパシ
タ絶縁膜、及び該第２キャパシタ絶縁膜上に設けられ、
前記第１キャパシタ上部電極と同一の材料からなる第２
キャパシタ上部電極を各々有する第２キャパシタ構造と
を具備し、第２キャパシタ構造同士の最近接距離は、前
記第１キャパシタ構造同士の最近接距離の倍以上であ
り、前記第２キャパシタ絶縁膜に対する前記第２キャパ
シタ下部電極及び第２キャパシタ上部電極の相対的構造
は、前記第１キャパシタ絶縁膜に対する前記第１キャパ
シタ下部電極及び第１キャパシタ上部電極の相対的構造
と異なることを特徴としている。
【００２０】更にこの発明に係る第３の半導体装置は、
半導体基体上に設けられ、上面に開口部を有する筒型形
状の下部電極と、前記下部電極の筒型形状の少なくとも
内周面及び底面上に設けられた絶縁膜と、前記絶縁膜上
に、前記筒型形状の内部に中空領域を残存させるように
して設けられた上部電極と、前記上部電極上に設けられ
た層間絶縁膜と、前記層間絶縁膜上面から前記筒型形状
内部の底部に位置する上部電極に達するコンタクトホー
ルを導電性部材で埋め込む構造を有するコンタクトプラ
グとを具備することを特徴としている。
【００２１】また、この発明に係る第１の半導体装置の
製造方法は、半導体基板上に第１層間絶縁膜を形成する
工程と、前記第１層間絶縁膜内にコンタクトプラグを形
成する工程と、前記第１層間絶縁膜上に第２層間絶縁膜
を形成する工程と、前記第２層間絶縁膜内に、前記第１
層間絶縁膜に達する深さの溝部を形成し、該溝部の底面
に前記コンタクトプラグを露出させる工程と、前記溝部
の底面及び側面上にライナー材を形成する工程と、前記
ライナー材上にキャパシタ下部電極を形成する工程と、
前記第２層間絶縁膜とキャパシタ下部電極との間に介在
する前記ライナー材を、前記第２層間絶縁膜上面からリ
セスする工程と、前記キャパシタ下部電極上に、前記ラ
イナー材が前記第２層間絶縁膜上面からリセスされた領
域内を埋め込むようにしてキャパシタ絶縁膜を形成する
工程と、前記キャパシタ絶縁膜上にキャパシタ上部電極
を形成する工程とを具備し、前記ライナー材をリセスす
る工程は、該ライナー材を、前記第２層間絶縁膜上面か
ら少なくとも前記キャパシタ絶縁膜の膜厚に等しい深さ
だけリセスすることを特徴としている。
【００２２】また、この発明に係る第２の半導体装置の
製造方法は、半導体基板上の第１層間絶縁膜の第１、第
２領域上に第２層間絶縁膜を形成する工程と、前記第１
層間絶縁膜に達する深さの複数の第１、第２溝部を、前
記第１、第２領域上の前記第２層間絶縁膜中にそれぞれ
形成する工程と、前記第１、第２溝部内おいて筒型の形
状を有するキャパシタ下部電極を形成する工程と、前記
第２領域上の第２層間絶縁膜を保護しつつ、前記第１領
域上の第２層間絶縁膜を除去する工程と、前記キャパシ
タ下部電極上にキャパシタ絶縁膜を形成する工程と、前
記キャパシタ絶縁膜上にキャパシタ上部電極を形成する
工程とを具備することを特徴としている。
【００２３】更にこの発明に係る第３の半導体装置の製
造方法は、半導体基板上の第１層間絶縁膜の第１、第２
領域上に第２層間絶縁膜を形成する工程と、前記第１層
間絶縁膜に達する深さの複数の第１、第２溝部を、前記
第１、第２領域上の前記第２層間絶縁膜中にそれぞれ形
成する工程と、前記第１溝部内を完全に埋め込むと共
に、第２溝部内において筒型の形状を有するキャパシタ
下部電極を形成する工程と、前記第２層間絶縁膜を除去
する工程と、前記キャパシタ下部電極上にキャパシタ絶
縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャ
パシタ上部電極を形成する工程とを具備することを特徴
としている、更にこの発明に係る第４の半導体装置の製
造方法は、半導体基体上に、上面に開口部を有する筒型
形状の下部電極を形成する工程と、前記下部電極の少な
くとも内周面及び底面上に絶縁膜を形成する工程と、前
記絶縁膜上に、前記筒型形状の内部に中空領域を残存さ
せるようにして上部電極を形成する工程と、前記上部電
極上に層間絶縁膜を形成する工程と、前記層間絶縁膜の
上面から、前記筒型形状の底部に位置する前記上部電極
に達するコンタクトホールを形成する工程と、前記コン
タクトホール内を導電性部材で埋め込み、コンタクトプ
ラグを形成する工程とを具備することを特徴としてい
る。
【００２４】上記第１の半導体装置及び第１の半導体装
置の製造方法によれば、キャパシタ下部電極と層間絶縁
膜とが接する領域に、ライナー材を設けている。このラ
イナー材は、キャパシタ下部電極と層間絶縁膜とを密着
させる効果を有している。そのため、キャパシタ構造を
堅牢なものとすることが出来る。また、第１の半導体装
置の製造方法によれば、ライナー材を第２層間絶縁膜の
上面からリセスしている。これにより、ライナー材、キ
ャパシタ絶縁膜、及びキャパシタ上部電極からなる寄生
キャパシタ構造におけるリーク電流を低減出来、キャパ
シタの信頼性を維持できる。
【００２５】上記第２の半導体装置によれば、同一レベ
ル上に設けられたキャパシタを、互いに異なる構造とし
ている。具体的には、例えば第２の半導体装置の製造方
法のように、一方では両面シリンダ型のキャパシタ構造
を用い、他方では内面コンケーブ型のキャパシタ構造を
用いている。内面コンケーブ型のキャパシタ構造におい
ては、キャパシタ下部電極は層間絶縁膜に支えられる形
状となるため、堅牢な構造となる。また、上記第３の半
導体装置の製造方法によれば、一方には外面ピラー型の
キャパシタ構造を用い、他方では両面シリンダ型のキャ
パシタ構造を用いている。そのため、両面シリンダ型の
キャパシタ構造においては、キャパシタ下部電極の膜厚
が大きくなり、キャパシタ構造の底面の径が大きくなる
ため、堅牢な構造となる。更に、上記第３の半導体装置
の製造方法によれば、一方には外面ピラー型のキャパシ
タ構造を用い、他方では内面コンケーブ型のキャパシタ
構造を用いることも出来る。すると、内面コンケーブ型
のキャパシタ構造においては、キャパシタ下部電極は層
間絶縁膜に支えられる形状となり、キャパシタ下部電極
の膜厚が大きくなり、且つその底面の径が大きくなる。
そのため、キャパシタ構造を堅牢な構造とすることが出
来る。従って、実質的な孤立パターンであるためにプロ
セスマージンがとれないような場合であっても、その構
造は安定であり、キャパシタ倒れ等の発生を防止でき
る。その結果、半導体装置の製造歩留まり及び信頼性を
向上できる。
【００２６】更に、上記第３の半導体装置及び第４の半
導体装置の製造方法によれば、コンタクトホールをキャ
パシタ構造におけるシリンダ内の底部にコンタクトする
ようにして設けている。すると、コンタクトホールを開
孔する際のエッチング工程や、コンタクトホールを金属
により埋め込む工程で、キャパシタ絶縁膜にはダメージ
が加わる。従って、コンタクトホール直下に位置するキ
ャパシタ絶縁膜の特性が劣化し、その絶縁破壊耐性が低
下する。そのため、このような構造をフューズキャパシ
タとして利用すれば、フューズキャパシタのみの特性を
低下させることが出来、アンチフューズへの書き込み電
圧を低減できる。また同時にアンチフューズの占有面積
を削減できる。
【００２７】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００２８】図１は、この発明の第１の実施形態に係る
半導体装置の断面図であり、セルキャパシタ及びフュー
ズキャパシタに両面シリンダ型のキャパシタ構造を採用
したDRAMの断面図である。
【００２９】図示するように、シリコン基板10中におけ
るメモリセルアレイ領域A1及び周辺領域A2には素子分離
領域11が設けられ、シリコン基板10上にはゲート絶縁膜
12が設けられている。なお、“メモリセルアレイ領域”
とは、DRAMのメモリセルを形成する領域であり、“周辺
領域”とは、アンチフューズを形成すべき領域のことで
ある。そして、ゲート絶縁膜12上にゲート電極13が設け
られている。ゲート電極13は、例えば多結晶シリコン膜
（polycrystalline Si）13a及びタングステン膜（W）13
bの２層構造である。そして、シリコン基板10内に、ソ
ース、ドレイン領域となる不純物拡散層（図示せず）が
選択的に設けられることにより、MOSトランジスタが形
成されている。なお、メモリセルアレイ領域A1における
MOSトランジスタは、セルトランジスタとして機能す
る。
【００３０】更に、このMOSトランジスタを被覆するよ
うにしてシリコン基板10上にシリコン窒化膜（SiN）14
が設けられている。また、シリコン窒化膜14上には、層
間絶縁膜15及びシリコン酸化膜（SiO2）16が設けられて
いる。そして、メモリセルアレイ領域A1の層間絶縁膜15
内には、図示せぬ領域でセルトランジスタのドレイン領
域と接続するビット線17が設けられ、周辺領域A2でも、
MOSトランジスタのドレイン領域と接続する配線17が設
けられている。更に、上記シリコン窒化膜14、層間絶縁
膜15、及びシリコン酸化膜16内には、メモリセルアレイ
領域A1及び周辺領域A2におけるMOSトランジスタのソー
ス領域と接続するコンタクトプラグ18が形成されてい
る。
【００３１】上記シリコン酸化膜16上には、シリコン窒
化膜（SiN）21、シリコン酸化膜（SiO2）22、及びシリ
コン窒化膜（SiN）23からなる層間絶縁膜が設けられて
いる。この層間絶縁膜には、シリコン酸化膜16に達する
円筒形の溝31が設けられている。そして、その溝31の底
部にはコンタクトプラグ18が露出されている。この溝31
は、個々のコンタクトプラグ18毎に設けられており、溝
31内の底面及び側面上にはライナー材19が設けられてい
る。なお、溝31内の側面上に設けられたライナー材19
は、シリコン窒化膜23の上面には達しないようにリセス
されており、その材料には、例えば窒化チタン（TiN）
等が用いられる。
【００３２】そして、上記溝31内に、筒型形状を有する
両面シリンダ型のキャパシタ下部電極20が、その底面か
ら一定の高さまでの部分が埋め込まれるようにして設け
られている。このキャパシタ下部電極20は、ライナー材
19を介在してコンタクトプラグ18に電気的に接続されて
いる。また、ライナー材19によって、キャパシタ下部電
極20と、シリコン酸化膜16、22及びシリコン窒化膜21、
23との密着性が向上されている。更に、キャパシタ下部
電極20上にはキャパシタ絶縁膜24が設けられ、キャパシ
タ絶縁膜24上にはキャパシタ上部電極25が設けられるこ
とにより、両面シリンダ型のスタック・キャパシタが形
成されている。なお、キャパシタ上部電極25は、例えば
ルテニウム膜（Ru）25a及び窒化チタン膜（TiN）25bの
２層構造である。
【００３３】そして、上記キャパシタ上に、層間絶縁膜
27が設けられている。この層間絶縁膜27内には、キャパ
シタ上部電極25に達するコンタクトホール28が設けら
れ、このコンタクトホール28を埋め込む金属配線層29が
層間絶縁膜27上に設けられている。金属配線層29は、例
えばバリアメタル層29a及び金属層29bとの２層構造を有
している。そして、層間絶縁膜27上に更に層間絶縁膜30
が設けられることにより、DRAMが形成されている。
【００３４】上記のように、本実施形態に係るDRAMによ
れば、キャパシタ下部電極20とシリコン酸化膜とが接す
る領域に、ライナー材19として例えば窒化チタン膜を設
けている。この窒化チタン膜は、白金族の材料とシリコ
ン酸化膜との密着させる効果を有する。そのため、キャ
パシタ容量を増大させるためにキャパシタ絶縁膜に高誘
電体膜を用い、更にキャパシタ下部電極に白金族を用い
た場合においても、キャパシタ下部電極とその周辺の層
間絶縁膜との密着性を向上できる。これにより、キャパ
シタ容量を増大させつつ、その構造を堅牢なものとする
ことが出来る。
【００３５】次に、上記構成のDRAMの製造方法につい
て、図２乃至図８を用いて説明する。図２乃至図８はDR
AMの製造工程の断面図を順次示している。
【００３６】まず図２に示すように、シリコン基板10中
におけるメモリセルアレイ領域A1及び周辺領域A2に、素
子分離領域11を例えばSTI(Shallow Trench Isolation)
技術により形成する。そして、周知の技術により、メモ
リセルアレイ領域A1及び周辺領域A2にMOSトランジスタ
を形成する。すなわち、シリコン基板10上にゲート絶縁
膜12として、シリコン酸化膜を例えば熱酸化法等により
形成する。次に、ゲート絶縁膜12上に、多結晶シリコン
膜13a及びタングステン膜13bを堆積する。そして、多結
晶シリコン膜13a及びタングステン膜13bをパターニング
することによりゲート電極13を形成する。その後、イオ
ン注入によりシリコン基板10中に不純物を選択的に導入
して、ソース、ドレイン領域となる不純物拡散層（図示
せず）を形成する。このようにして形成されたMOSトラ
ンジスタは、メモリセルアレイ領域A1においてはセルト
ランジスタとして機能する。次に、ゲート電極13を被覆
するようにして、シリコン窒化膜14を、例えばCVD法等
により、シリコン基板10上に形成し、引き続き、シリコ
ン窒化膜14上に層間絶縁膜15を形成する。この層間絶縁
膜15の材料には、段差被覆性の高いBPSG(Boron Phospho
rous Silicate Glass)膜やTEOS(tetraethylorthosilica
te ; Si(OC2H5)4)により形成したシリコン酸化膜が用い
られる。そして、金属配線層17を層間絶縁膜15中に形成
する。この金属配線層17は、図示せぬ領域でセルトラン
ジスタ及び周辺領域A2のMOSトランジスタのドレイン領
域と接続し、メモリセルアレイ領域内ではビット線とし
て機能する。更に、層間絶縁膜15上にシリコン酸化膜16
を形成する。そして、セルトランジスタ及び周辺領域の
MOSトランジスタのソース領域とコンタクトを取るコン
タクトプラグ18を、層間絶縁膜15及びシリコン酸化膜16
内に形成する。
【００３７】引き続き図３に示すように、シリコン酸化
膜16上に、層間絶縁膜としてのシリコン窒化膜21、シリ
コン酸化膜22、シリコン窒化膜23、及びシリコン酸化膜
26をCVD法等により順次形成する。
【００３８】そして図４に示すように、リソグラフィ技
術とRIE(Reactive Ion Etching)法等の異方性のエッチ
ング技術により、メモリセルアレイ領域A1及び周辺領域
A2のキャパシタ形成予定領域におけるシリコン窒化膜2
1、23、及びシリコン酸化膜22、26をエッチングして溝
部31を形成する。この際、溝部31の底面にはコンタクト
プラグ18の上面が露出するようにエッチングを行う。
【００３９】次に図５に示すように、シリコン酸化膜26
上及び溝部31内に沿って、窒化チタン等のライナー材19
をCVD法等により形成する。引き続き、このライナー材1
9上に、キャパシタ下部電極20をCVD法等により形成す
る。このキャパシタ下部電極20の材料には、ルテニウム
等の白金族に属する導電膜を用いる。また、メモリセル
アレイ領域A1において、このキャパシタ下部電極20はセ
ルキャパシタのストレージノード電極となる。
【００４０】そして図６に示すように、シリコン酸化膜
26の上面上に位置するライナー材19及びキャパシタ下部
電極20を、例えばCMP(Chemical Mechanical Polishing)
法等により研磨、除去する。この際、キャパシタ下部電
極20を保護するために、溝部31内をレジスト等により埋
め込んでおくことが望ましい。CMP法による研磨の後
は、このレジストをアッシング等により除去する。
【００４１】次に、ウェットエッチング法等により、ま
ずシリコン酸化膜26を除去する。引き続き、硫酸と過酸
化水素水の混合溶液によるウェットエッチング法等によ
り、ライナー材19の一部を除去して図７に示す構造を形
成する。すなわち、本工程において、メモリセルアレイ
領域A1では各ビット毎に分離した両面シリンダ型のセル
キャパシタ下部電極が完成する。また、周辺領域A2にお
いても、両面シリンダ型のフューズキャパシタ下部電極
20が完成する。なお、ライナー材19をエッチングする際
には、ライナー材19の上面が、少なくともシリコン窒化
膜23の上面よりも低くなるまでリセスするように行う。
【００４２】次に図８に示すように、キャパシタ下部電
極20上及びシリコン窒化膜23上にキャパシタ絶縁膜24を
CVD法等により形成する。この際、キャパシタ絶縁膜24
は、ライナー材19がシリコン窒化膜23の上面からリセス
された領域を埋め込むようにして形成される。また、十
分なキャパシタ容量を確保するために、キャパシタ絶縁
膜24の材料には、シリコン酸化膜よりも誘電率の高い高
誘電体膜、例えばタンタル酸化膜（Ta2O5）膜を用い
る。引き続き、ルテニウム膜25a及び窒化チタン膜25bの
積層構造からなるキャパシタ上部電極25を、CVD法等に
よりキャパシタ絶縁膜24上に形成する。そして、リソグ
ラフィ技術とエッチングにより、キャパシタ絶縁膜24及
びキャパシタ上部電極25を所望のパターンにパターニン
グして、メモリセルアレイ領域A1及び周辺領域A2のそれ
ぞれに、両面シリンダ型のセルキャパシタ及びフューズ
キャパシタを完成する。
【００４３】なお、キャパシタ上部電極25の形成は、CV
D法によって行われるのが通常である。このCVD法による
成膜の際、シリンダ内は原料ガスの流れが悪くなる。特
に0.13μｍルールで製造した256MビットDRAMの場合、シ
リンダのアスクペクト比は４以上にもなる。するとシリ
ンダ底部には原料ガスが十分に行き届かず、シリンダ上
部に比べて成膜速度が遅くなる。そのため、図示するよ
うにシリンダ内をキャパシタ上部電極25で完全に埋め込
むことが出来ず、シリンダ底部に空洞32が形成されるこ
とがある。しかし、この空洞32はDRAMを構成する各層に
かかる応力を緩和する役割を果たし、空洞32の存在はむ
しろ好ましいということが出来る。
【００４４】その後は、キャパシタ上部電極25上、及び
シリコン窒化膜23上に、TEOSを用いて形成したシリコン
酸化膜やBPSG膜による層間絶縁膜27を堆積形成する。そ
して、層間絶縁膜27内にキャパシタ上部電極25に達する
コンタクトホール28を形成する。次に、このコンタクト
ホール28をバリアメタル層29a及び金属層29bにより埋め
込み、上記キャパシタ上部電極と接続する金属配線層29
を形成する。更に、金属配線層29を被覆する層間絶縁膜
30を層間絶縁膜27上に堆積形成してDRAMを完成する。
【００４５】上記のようなキャパシタの製造方法による
効果について、図９（ａ）、（ｂ）乃至図１１（ａ）、
（ｂ）を用いて説明する。図９（ａ）、図１０（ａ）、
及び図１１（ａ）はキャパシタの断面図であり、図９
（ｂ）、図１０（ｂ）、及び図１１（ｂ）は、それぞれ
図９（ａ）、図１０（ａ）、及び図１１（ａ）における
領域A5、A6、A7の拡大図である。
【００４６】本来、セルキャパシタ及びフューズキャパ
シタは、キャパシタ下部電極20、キャパシタ絶縁膜24、
及びキャパシタ上部電極25によって構成されるべきもの
である。しかし、層間絶縁膜21、22、23とキャパシタ下
部電極20との間にはライナー材19が設けられている。そ
のため、層間絶縁膜21、22、23に形成された溝部31の開
口部では、ライナー材19、キャパシタ絶縁膜24、及びキ
ャパシタ上部電極25によって構成される寄生キャパシタ
構造が形成されてしまう。そして、ライナー材19にはキ
ャパシタ下部電極20と異なる材料が用いられるため、寄
生キャパシタ構造は、セルキャパシタ及びフューズキャ
パシタと異なる特性を有する。そのため、この寄生キャ
パシタ構造が、セルキャパシタ及びフューズキャパシタ
に不測の悪影響を与える場合がある。
【００４７】この場合について示しているのが図９
（ａ）、（ｂ）であり、ライナー材19がシリコン窒化膜
23上面まで達するようにして存在する様子を示してい
る。
【００４８】図示するように、この場合には、寄生キャ
パシタの電極間距離d2は、セルキャパシタ及びフューズ
キャパシタの電極間距離d1（＝キャパシタ絶縁膜24の膜
厚）に等しい。電極間距離が等しい状況では、特に寄生
キャパシタにおけるリーク電流が、セルキャパシタ及び
フューズキャパシタのそれよりも大きい。従って、この
寄生キャパシタの影響により、セルキャパシタ及びフュ
ーズキャパシタの信頼性が損なわれる。
【００４９】しかし、本実施形態では、図７に示す工程
で説明したように、ライナー材19をシリコン窒化膜23上
面に達しないようにリセスしている。この様子を示して
いるのが、図１０（ａ）、（ｂ）である。
【００５０】図示するように、例えばライナー材19を、
シリコン窒化膜23上面から深さd3だけリセスする。これ
により、寄生キャパシタ構造の電極間距離d4は、セルキ
ャパシタ及びフューズキャパシタの電極間距離d1よりも
大きくなる。その結果、寄生キャパシタにおけるリーク
電流を低減出来、セルキャパシタ及びフューズキャパシ
タの信頼性を維持できる。
【００５１】また、電極間距離d4では十分でない場合に
は、図１１（ａ）、（ｂ）に示すように、ライナー材19
を更にリセスして、寄生キャパシタの電極間距離を大き
くすれば良い。
【００５２】このように、本実施形態に係る製造方法で
は、ライナー材19を深さ方向にリセスすることで、寄生
キャパシタの影響を除去できる。このことは、特に微細
化の進むDRAMプロセスにおいては、非常に大きなアドバ
ンテージである。なぜなら、直径がほぼ設計ルールに等
しいシリンダ底部において、横方向へのエッチング量を
制御することは現実的では無いし、その制御量には自ず
と限界があるからである。しかし、本方法では、リセス
は深さ方向であるから、その制御は容易であり、且つ、
層間絶縁膜21、22、23の膜厚を大きくしてやれば、その
分だけ制御量の幅を大きくすることが出来る。なお、0.
13μｍルールで設計した256MビットDRAMにおいて、キャ
パシタ下部電極に白金族を、キャパシタ絶縁膜に高誘電
体膜を用いた場合におけるライナー材19のリセス量は、
少なくともキャパシタ絶縁膜24の膜厚程度、より好まし
くは、キャパシタ絶縁膜24の膜厚の２倍以上である。
【００５３】上記のように、本実施形態に係る半導体装
置及びその製造方法によれば、堅牢な構造を有すると共
に、信頼性に優れたキャパシタ構造を実現できる。
【００５４】次にこの発明の第２の実施形態に係る半導
体装置について、図１２を用いて説明する。図１２は、
セルキャパシタに両面シリンダ型、フューズキャパシタ
に内面コンケーブ型のキャパシタ構造を採用したDRAMの
断面図である。
【００５５】図示するように、シリコン酸化膜16上に、
メモリセルアレイ領域A1では両面シリンダ型のセルキャ
パシタが、周辺領域A2では内面コンケーブ型のフューズ
キャパシタが設けられている。なお、シリコン酸化膜16
以下のレベルの構造については、上記第１の実施形態と
同様であるので、説明は省略する。
【００５６】すなわち、メモリセルアレイ領域A1におい
ては、上記シリコン酸化膜16上に、シリコン窒化膜21、
シリコン酸化膜22、及びシリコン窒化膜23からなる層間
絶縁膜が設けられている。この層間絶縁膜内には、シリ
コン酸化膜16に達する円筒形の溝31が設けられている。
そして、その溝31の底部にはコンタクトプラグ18が露出
されている。この溝31は、個々のコンタクトプラグ18毎
に設けられており、溝31内の底面及び側面上にはライナ
ー材19が設けられている。なお、溝31内の側面上に設け
られたライナー材19は、シリコン窒化膜23の上面には達
しないようにリセスされており、その材料には、例えば
窒化チタン等が用いられる。
【００５７】そして、上記溝31内に、筒型の形状を有す
る両面シリンダ型のキャパシタ下部電極20が、その底面
から一定の高さまでの部分が埋め込まれるようにして設
けられている。このキャパシタ下部電極20は、ライナー
材19を介在してコンタクトプラグ18に電気的に接続され
ている。また、ライナー材19によって、キャパシタ下部
電極20とシリコン酸化膜16、22、及びシリコン窒化膜2
1、23との密着性が向上されている。更に、キャパシタ
下部電極20上にはキャパシタ絶縁膜24が設けられ、キャ
パシタ絶縁膜24上にはキャパシタ上部電極25が設けられ
ることにより、両面シリンダ型のスタック・キャパシタ
が形成されている。なお、キャパシタ上部電極25は、例
えばルテニウム膜25a及び窒化チタン膜25bの２層構造で
ある。
【００５８】また、周辺領域A2においては、上記シリコ
ン酸化膜16上に、シリコン窒化膜21、シリコン酸化膜2
2、及びシリコン窒化膜23からなる層間絶縁膜が設けら
れている。シリコン窒化膜23上には更に層間絶縁膜26が
設けられている。この層間絶縁膜26は、メモリセルアレ
イ領域A1におけるキャパシタ下部電極20の高さに略等し
い膜厚を有している。そして、層間絶縁膜26、シリコン
窒化膜21、23、及びシリコン酸化膜22からなる層間絶縁
膜内に、シリコン酸化膜16に達する円筒形の溝31が設け
られている。そして、その溝31の底部にはコンタクトプ
ラグ18が露出されている。この溝31は、個々のコンタク
トプラグ18毎に設けられており、溝31内の底面及び側面
上にはライナー材19が設けられている。なお、溝31内の
側面上に設けられたライナー材19は、層間絶縁膜26の上
面には達しないようにリセスされており、その材料に
は、例えば窒化チタン等が用いられる。
【００５９】そして、上記溝31内に、筒型の形状を有す
るシリンダ型のキャパシタ下部電極20が設けられてい
る。このキャパシタ下部電極20は、ライナー材19を介在
してコンタクトプラグ18に電気的に接続されている。ま
た、ライナー材19によって、キャパシタ下部電極20と層
間絶縁膜26、シリコン酸化膜16、22、及びシリコン窒化
膜21、23との密着性が向上されている。更に、キャパシ
タ下部電極20上にはキャパシタ絶縁膜24が設けられ、キ
ャパシタ絶縁膜24上にはキャパシタ上部電極25が設けら
れることにより、内面コンケーブ型のスタック・キャパ
シタが形成されている。なお、キャパシタ上部電極25
は、例えばルテニウム膜25a及び窒化チタン膜25bの２層
構造である。
【００６０】そして、上記セルキャパシタ及びフューズ
キャパシタ上に、層間絶縁膜27が形成されている。この
層間絶縁膜27内には、キャパシタ上部電極25に達するコ
ンタクトホール28が設けられ、このコンタクトホール28
を埋め込む金属配線層29が層間絶縁膜27上に設けられて
いる。金属配線層29は、例えばバリアメタル層29a及び
金属層29bとの２層構造を有している。そして、層間絶
縁膜27上に更に層間絶縁膜30が設けられることにより、
DRAMが形成されている。
【００６１】上記のように、本実施形態に係るDRAMによ
れば、キャパシタ下部電極20とシリコン酸化膜とが接す
る領域に、ライナー材19として例えば窒化チタン膜を設
けている。そのため、キャパシタ下部電極20と層間絶縁
膜との接着性が向上でき、第１の実施形態と同様の効果
を得ることが出来る。
【００６２】更に、セルキャパシタには両面シリンダ型
のキャパシタ構造を用いる一方で、フューズキャパシタ
には内面コンケーブ型のキャパシタ構造を用いている。
そのため、フューズキャパシタのキャパシタ下部電極は
層間絶縁膜に支えられる形状となり、フューズキャパシ
タを堅牢な構造とすることが出来る。従って、実質的な
孤立パターンであるためにプロセスマージンがとれない
ような場合であっても、フューズキャパシタの構造は安
定であり、キャパシタ倒れ等の発生を防止できる。その
結果、メモリセルアレイ領域のセルキャパシタ容量を確
保しつつ、フューズキャパシタの製造歩留まりを高める
ことが出来、よって、DRAMの歩留まり及び信頼性を向上
できる。
【００６３】次に上記構成のDRAMの製造方法について、
図１３及び図１４を用いて説明する。図１３、図１４
は、DRAMの製造工程を順次示す断面図である。
【００６４】まず、第１の実施形態で説明した工程によ
り、図６に示す構造を形成する。
【００６５】次に、メモリセルアレイ領域A1及び周辺領
域A2における層間絶縁膜26上及びキャパシタ下部電極20
上にレジストを塗布する。そして、リソグラフィ技術に
よりメモリセルアレイ領域A1のレジストを除去する。次
に、レジストによって周辺領域A2における層間絶縁膜26
を保護しつつ、メモリセルアレイ領域A1の層間絶縁膜26
を除去する。引き続き、周辺領域A2に残存するレジスト
を、例えばアッシング等により剥離する。その後、硫酸
と過酸化水素水の混合溶液によるウェットエッチング法
等により、ライナー材19の一部を除去して図１３に示す
構造を形成する。すなわち、本工程において、メモリセ
ルアレイ領域A1では各ビット毎に分離した両面シリンダ
型のセルキャパシタ下部電極20が完成する。また、周辺
領域A2においては、内面コンケーブ型のフューズキャパ
シタ下部電極20が完成する。なお、ライナー材19をエッ
チングする際には、ライナー材19の上面が、メモリセル
アレイ領域A1においては、少なくともシリコン窒化膜23
の上面よりも低くなるまでリセスされ、周辺領域A2にお
いては、少なくとも層間絶縁膜26の上面よりも低くなる
までリセスされるように行う。
【００６６】次に図１４に示すように、キャパシタ下部
電極20上、シリコン窒化膜23上、及び層間絶縁膜26上に
キャパシタ絶縁膜24をCVD法等により形成する。なお、
キャパシタ絶縁膜24は、ライナー材19が、メモリセルア
レイ領域A1においては、シリコン窒化膜23の上面からリ
セスされた領域を、周辺領域A2においては、層間絶縁膜
26の上面からリセスされた領域を埋め込むようにして形
成される。また、十分なキャパシタ容量を確保するため
に、キャパシタ絶縁膜24の材料には、シリコン酸化膜よ
りも誘電率の高い高誘電体膜、例えばタンタル酸化膜
（Ta2O5）膜を用いる。引き続き、ルテニウム膜25a及び
窒化チタン膜25bの積層構造からなるキャパシタ上部電
極25を、CVD法等によりキャパシタ絶縁膜24上に形成す
る。そして、リソグラフィ技術とエッチングにより、キ
ャパシタ絶縁膜24及びキャパシタ上部電極25を所望のパ
ターンにパターニングして、メモリセルアレイ領域A1及
び周辺領域A2のそれぞれに、両面シリンダ型のセルキャ
パシタ及び内面コンケーブ型のフューズキャパシタを完
成する。
【００６７】その後は、第１の実施形態同様に、セルキ
ャパシタ及びフューズキャパシタ上に層間絶縁膜27を形
成し、キャパシタ上部電極25に電気的に接続する金属配
線層29を形成する。そして、層間絶縁膜27上及び金属配
線層29上に更に層間絶縁膜30を形成して、DRAMを完成す
る。
【００６８】上記のような製造方法によって、両面シリ
ンダ型のセルキャパシタと、内面コンケーブ型のフュー
ズキャパシタとを備えるDRAMを製造することが出来る。
【００６９】また、第１の実施形態の製造方法におい
て、図９（ａ）、（ｂ）乃至図１１（ａ）、（ｂ）を用
いて説明した効果を同様に得ることが出来る。
【００７０】次に、この発明の第３の実施形態に係る半
導体装置について、図１５を用いて説明する。図１５
は、セルキャパシタに外面ピラー型、フューズキャパシ
タに両面シリンダ型のキャパシタ構造を採用したDRAMの
断面図である。なお、シリコン酸化膜16以下のレベルの
構造については、上記第１の実施形態と同様であるの
で、説明は省略する。
【００７１】図示するように、シリコン酸化膜16上に、
メモリセルアレイ領域A1では外面ピラー型のセルキャパ
シタが、周辺領域A2では両面シリンダ型のフューズキャ
パシタが設けられている。集積度の非常に進んだDRAMに
おいては、セルキャパシタ容量を確保するために、キャ
パシタ絶縁膜に前述のタンタル酸化膜等の高誘電体膜が
用いられているが、最近ではBSTO((Ba,Sr)TiO3)膜等の
使用も試みられている。しかし、両面シリンダ型のセル
キャパシタではアスペクト比が大きくなり、BSTO膜を成
膜する際、そのステップカバレッジを維持することが困
難となる場合がある。そのため、セルキャパシタの構造
としては、両面シリンダ型よりもむしろ外面ピラー型の
方が望ましくなる場合もある。本実施形態はそのような
場合について示すものである。
【００７２】すなわち、上記シリコン酸化膜16上には、
シリコン窒化膜21、シリコン酸化膜22、及びシリコン窒
化膜23からなる層間絶縁膜が設けられている。この層間
絶縁膜には、シリコン酸化膜16に達する円筒形の溝31、
31’が、各々メモリセルアレイ領域A1及び周辺領域A2に
設けられている。そして、その溝31、31’の底部にはコ
ンタクトプラグ18が露出されている。この溝31、31’
は、個々のコンタクトプラグ18毎に設けられており、溝
31、31’内の底面及び側面上にはライナー材19が設けら
れている。なお、溝31、31’内の側面上に設けられたラ
イナー材19は、シリコン窒化膜23の上面には達しないよ
うにリセスされており、その材料には、例えば窒化チタ
ン等が用いられる。
【００７３】そして、上記溝31内には、柱状形状を有す
る外面ピラー型、溝31’内には、筒型の形状を有する両
面シリンダ型のキャパシタ下部電極20が、その底面から
一定の高さまでの部分が埋め込まれるようにして設けら
れている。このキャパシタ下部電極20は、ライナー材19
を介在してコンタクトプラグ18に電気的に接続されてい
る。また、ライナー材19によって、キャパシタ下部電極
20とシリコン酸化膜16、22、及びシリコン窒化膜21、23
との密着性が向上されている。更に、キャパシタ下部電
極20上にはキャパシタ絶縁膜24が設けられ、キャパシタ
絶縁膜24上にはキャパシタ上部電極25が設けられること
により、外面ピラー型、及び両面シリンダ型のスタック
・キャパシタが形成されている。なお、キャパシタ上部
電極25は、例えばルテニウム膜25a及び窒化チタン膜25b
の２層構造である。
【００７４】そして、上記キャパシタ上に、層間絶縁膜
27が形成されている。この層間絶縁膜27内には、キャパ
シタ上部電極25に達するコンタクトホール28が設けら
れ、このコンタクトホール28を埋め込む金属配線層29が
層間絶縁膜27上に設けられている。金属配線層29は、例
えばバリアメタル層29a及び金属層29bとの２層構造を有
している。そして、更に層間絶縁膜27上に層間絶縁膜30
が設けられることにより、DRAMが形成されている。
【００７５】上記のように、本実施形態に係るDRAMによ
れば、キャパシタ下部電極20とシリコン酸化膜とが接す
る領域に、ライナー材19として例えば窒化チタン膜を設
けている。そのため、キャパシタ下部電極20と層間絶縁
膜との接着性が向上でき、第１の実施形態と同様の効果
を得ることが出来る。
【００７６】更に、セルキャパシタには外面ピラー型の
キャパシタ構造を用いる一方で、フューズキャパシタに
は両面シリンダ型のキャパシタ構造を用いている。その
ため、（１）メモリセルアレイ領域A1の溝31を埋め込む
ために、セルキャパシタの下部電極20の膜厚を大きくす
る必要がある。それに伴って、フューズキャパシタの下
部電極の膜厚が大きくなり、（２）周辺領域の溝31'
が、そのような大きな膜厚の下部電極によって埋め込ま
れないように、溝部31’の底面の径を大きくする必要が
ある。その結果、フューズキャパシタの底面の径が大き
くなる、ために、フューズキャパシタを堅牢な構造とす
ることが出来る。従って、実質的な孤立パターンである
ためにプロセスマージンがとれないような場合であって
も、フューズキャパシタの構造は安定であり、キャパシ
タ倒れ等の発生を防止できる。その結果、メモリセルア
レイ領域のセルキャパシタ容量を確保しつつ、フューズ
キャパシタの製造歩留まりを高めることが出来、よっ
て、DRAMの歩留まり及び信頼性を向上できる。
【００７７】なお、上記キャパシタ底面の径のサイズと
しては、メモリセルアレイ領域A1において、その短辺が
0.11μｍの楕円形の場合には、周辺領域A2では半径0.2
μｍ以上の円形とすることが望ましい。
【００７８】また、両面シリンダ型のキャパシタは、そ
の構造上外面ピラー型に比べて電界集中箇所が多い。そ
のため、セルキャパシタ及びフューズキャパシタのキャ
パシタ絶縁膜に同じ材料を用いた場合には、フューズキ
ャパシタの絶縁破壊耐圧を、セルキャパシタよりも低下
させることが出来る。従って、アンチフューズの書き込
み電圧を低減できる。
【００７９】次に上記構成のDRAMの製造方法について、
図１６乃至図２０を用いて説明する。図１６乃至図２０
は、DRAMの製造工程を順次示す断面図である。
【００８０】まず、第１の実施形態で説明した工程によ
り、図３の構造を形成する。
【００８１】次に、図１６に示すように、リソグラフィ
技術とRIE法を用いて、メモリセルアレイ領域及び周辺
領域のキャパシタ形成予定領域におけるシリコン窒化膜
21、23、シリコン酸化膜22、26をエッチングして溝部3
1、31’を形成する。この際、溝部31、31’の底面には
コンタクトプラグ18の上面が露出するようにエッチング
を行う。また、周辺領域A2の溝部31’は、メモリセルア
レイ領域A1における溝部31の径よりも十分大きな径とし
ておく。
【００８２】次に図１７に示すように、シリコン酸化膜
26上及び溝部31、31’内に沿って、窒化チタン等のライ
ナー材19をCVD法等により形成する。引き続き、このラ
イナー材19上に、キャパシタ下部電極20をCVD法等によ
り形成する。このキャパシタ下部電極20の材料には、ル
テニウム等の白金族に属する導電膜を用いる。なおメモ
リセルアレイ領域A1においては、このキャパシタ下部電
極20はセルキャパシタのストレージノード電極となる。
また、キャパシタ下部電極20は、メモリセルアレイ領域
A1の溝部31内を実質的に埋め込むことのできる膜厚とす
る。この際、周辺領域A2における溝部31’内がキャパシ
タ下部電極20によって埋め込まれないようにする。すな
わち、図１６の工程においては、本工程で溝部31’が埋
め込まれない程度の径を有するように、溝部31’を形成
する必要がある。
【００８３】そして図１８に示すように、シリコン酸化
膜26上面に位置するライナー材19及びキャパシタ下部電
極20を、例えばCMP法等により研磨、除去する。
【００８４】次に、シリコン窒化膜23をストッパーに用
いたウェットエッチング法等により、まずシリコン酸化
膜26を除去する。引き続き、硫酸と過酸化水素水の混合
溶液によるウェットエッチング法等により、ライナー材
19の一部を除去して図１９に示す構造を形成する。すな
わち、キャパシタ下部電極20により溝部31内をほぼ完全
に埋め込まれたメモリセルアレイ領域A1では、各ビット
毎に分離した外面ピラー型のセルキャパシタ下部電極が
完成する。また、溝部31’の径が大きいため、溝部31’
内をキャパシタ下部電極20により完全には埋め込まれな
かった周辺領域A2では、両面シリンダ型のフューズキャ
パシタ下部電極20が形成される。なお、ライナー材19を
エッチングする際には、ライナー材19の上面が、少なく
ともシリコン窒化膜23の上面よりも低くなるまでリセス
されるように行うことが必要である。
【００８５】次に図２０に示すように、キャパシタ下部
電極20上及びシリコン窒化膜23上にキャパシタ絶縁膜24
をCVD法等により形成する。なおキャパシタ絶縁膜24
は、ライナー材19がシリコン窒化膜23の上面からリセス
された領域を埋め込むようにして形成される。また、十
分なキャパシタ容量を確保するために、キャパシタ絶縁
膜24の材料にはBSTO膜等の高誘電体を用いる。引き続
き、ルテニウム膜25a及び窒化チタン膜25bの積層構造か
らなるキャパシタ上部電極25を、CVD法等によりキャパ
シタ絶縁膜24上に形成する。そして、リソグラフィ技術
とエッチングにより、キャパシタ絶縁膜24及びキャパシ
タ上部電極25を所望のパターンにパターニングして、メ
モリセルアレイ領域A1及び周辺領域A2のそれぞれに、外
面ピラー型のセルキャパシタ、及び両面シリンダ型のフ
ューズキャパシタを完成する。
【００８６】その後は第１の実施形態同様に、層間絶縁
膜27、30及び金属配線層29を形成して、図１５の構造を
有するDRAMを完成する。
【００８７】上記のような製造方法によって、外面ピラ
ー型のセルキャパシタと、両面シリンダ型のフューズキ
ャパシタとを備えるDRAMを製造することが出来る。
【００８８】また、第１の実施形態の製造方法におい
て、図９（ａ）、（ｂ）乃至図１１（ａ）、（ｂ）を用
いて説明した効果を同様に得ることが出来る。
【００８９】更に、特別な工程の増加を必要とせずに、
従来と同様の製造コストでセルキャパシタとフューズキ
ャパシタの形状を互いに異なるようすることが出来る。
【００９０】更に、キャパシタ絶縁膜の形成時に注目す
ると、メモリセルアレイ領域ではキャパシタ下部電極が
外面ピラー型のため原料ガスが流れ易く、CVD成膜時に
良好なステップカバレッジを得易い。それに対して周辺
領域ではキャパシタ下部電極が両面シリンダ型である。
そのため、特にシリンダ内部での原料ガスの流れが悪
く、ステップカバレッジが取り難い。よって、シリンダ
内部におけるキャパシタ絶縁膜の膜厚が、セルキャパシ
タのキャパシタ絶縁膜よりも小さくなる。その結果、フ
ューズキャパシタのみ絶縁破壊耐圧が低下し、アンチフ
ューズへの書き込み電圧を低減できる。
【００９１】なお、本実施形態ではキャパシタ絶縁膜の
材料に、CVD成膜時にステップカバレッジの悪いBSTO膜
を例に挙げたが、勿論この材料に限られることはなく、
ステップカバレッジを更に向上させるという意味ではTa
2O5膜等の材料を用いてもかまわない。
【００９２】上記のように第３の実施形態に係るDRAMに
よれば、その歩留まり及び信頼性を向上すると共に、ア
ンチフューズの書き込み電圧を低減できる。
【００９３】次にこの発明の第４の実施形態に係る半導
体装置について、図２１を用いて説明する。図２１は、
セルキャパシタに外面ピラー型、フューズキャパシタに
内面コンケーブ型のキャパシタ構造を採用したDRAMの断
面図である。
【００９４】図示するように、シリコン酸化膜16上に、
メモリセルアレイ領域A1では外面ピラー型のセルキャパ
シタが、周辺領域A2では内面コンケーブ型のフューズキ
ャパシタが設けられている。なお、シリコン酸化膜16以
下のレベルの構造については、上記第１の実施形態と同
様であるので、説明は省略する。
【００９５】すなわち、メモリセルアレイ領域A1におい
ては、上記シリコン酸化膜16上に、シリコン窒化膜21、
シリコン酸化膜22、及びシリコン窒化膜23からなる層間
絶縁膜が設けられている。この層間絶縁膜内には、シリ
コン酸化膜16に達する円筒形の溝31が設けられている。
そして、その溝31の底部にはコンタクトプラグ18が露出
されている。この溝31は、個々のコンタクトプラグ18毎
に設けられており、溝31内の底面及び側面上にはライナ
ー材19が設けられている。なお、溝31内の側面上に設け
られたライナー材19は、シリコン窒化膜23の上面には達
しないように落とし込まれており、その材料には、例え
ば窒化チタン等が用いられる。
【００９６】そして、上記溝31内に、柱状の形状を有す
る外面ピラー型のキャパシタ下部電極20が、その底面か
ら一定の高さまでの部分が埋め込まれるようにして設け
られている。このキャパシタ下部電極20は、ライナー材
19を介在してコンタクトプラグ18に電気的に接続されて
いる。また、ライナー材19によって、キャパシタ下部電
極20とシリコン酸化膜16、22、及びシリコン窒化膜21、
23との密着性が向上されている。更に、キャパシタ下部
電極20上にはキャパシタ絶縁膜24が設けられ、キャパシ
タ絶縁膜24上にはキャパシタ上部電極25が設けられるこ
とにより、外面ピラー型のスタック・キャパシタが形成
されている。なお、キャパシタ上部電極25は、例えばル
テニウム膜25a及び窒化チタン膜25bの２層構造である。
【００９７】また、周辺領域A2においては、上記シリコ
ン酸化膜16上に、シリコン窒化膜21、シリコン酸化膜2
2、及びシリコン窒化膜23からなる層間絶縁膜が設けら
れている。更にシリコン窒化膜23上に、層間絶縁膜26
が、メモリセルアレイ領域A1におけるキャパシタ下部電
極20の高さに等しい膜厚で設けられている。そして、層
間絶縁膜26、シリコン窒化膜21、23、及びシリコン酸化
膜22からなる層間絶縁膜内には、シリコン酸化膜16に達
する円筒形の溝31’が設けられている。そして、その溝
31’の底部にはコンタクトプラグ18が露出されている。
この溝31’は、個々のコンタクトプラグ18毎に設けられ
ており、溝31’内の底面及び側面上にはライナー材19が
設けられている。なお、溝31’内の側面上に設けられた
ライナー材19は、層間絶縁膜26の上面には達しないよう
にリセスされており、その材料には、例えば窒化チタン
等が用いられる。
【００９８】そして、上記溝31’内に、筒型の形状を有
するシリンダ型のキャパシタ下部電極20が設けられてい
る。このキャパシタ下部電極20は、ライナー材19を介在
してコンタクトプラグ18に電気的に接続されている。ま
た、ライナー材19によって、キャパシタ下部電極20と層
間絶縁膜26、シリコン酸化膜16、22、及びシリコン窒化
膜21、23との密着性が向上されている。更に、キャパシ
タ下部電極20上にはキャパシタ絶縁膜24が設けられ、キ
ャパシタ絶縁膜24上にはキャパシタ上部電極25が設けら
れることにより、内面コンケーブ型のスタック・キャパ
シタが形成されている。なお、キャパシタ上部電極25
は、例えばルテニウム膜25a及び窒化チタン膜25bの２層
構造である。
【００９９】そして、上記セルキャパシタ及びフューズ
キャパシタ上に層間絶縁膜27が形成されている。この層
間絶縁膜27内には、キャパシタ上部電極25に達するコン
タクトホール28が設けられ、このコンタクトホール28を
埋め込む金属配線層29が層間絶縁膜27上に設けられてい
る。金属配線層29は、例えばバリアメタル層29a及び金
属層29bとの２層構造を有している。そして、更に層間
絶縁膜27上に層間絶縁膜30が設けられることにより、DR
AMが形成されている。
【０１００】上記のように、本実施形態に係るDRAMによ
れば、キャパシタ下部電極20とシリコン酸化膜とが接す
る領域に、ライナー材19として例えば窒化チタン膜を設
けている。そのため、キャパシタ下部電極20と層間絶縁
膜との接着性が向上でき、第１の実施形態と同様の効果
を得ることが出来る。
【０１０１】更に、セルキャパシタには外面ピラー型の
キャパシタ構造を用いる一方で、フューズキャパシタに
は内面コンケーブ型のキャパシタ構造を用いている。そ
のため、（１）フューズキャパシタのキャパシタ下部電
極は層間絶縁膜26に支えられる形状となり、（２）メモ
リセルアレイ領域A1の溝31を埋め込むために、セルキャ
パシタの下部電極20の膜厚を大きくする必要がある。そ
れに伴って、フューズキャパシタの下部電極の膜厚が大
きくなり、（３）周辺領域の溝31'が、そのような大き
な膜厚の下部電極によって埋め込まれないように、溝部
31’の底面の径を大きくする必要がある。その結果、フ
ューズキャパシタの底面の径が大きくなる、ために、フ
ューズキャパシタを堅牢な構造とすることが出来る。従
って、実質的な孤立パターンであるためにプロセスマー
ジンがとれないような場合であっても、フューズキャパ
シタの構造は安定であり、キャパシタ倒れ等の発生を防
止できる。その結果、メモリセルアレイ領域のセルキャ
パシタ容量を確保しつつ、フューズキャパシタの製造歩
留まりを高めることが出来、よって、DRAMの歩留まり及
び信頼性を向上できる。
【０１０２】次に上記構成のDRAMの製造方法について、
図２２乃至図２６を用いて説明する。図２２乃至図２６
は、DRAMの製造工程の断面図である。
【０１０３】まず、第１の実施形態で説明した工程によ
り、図３の構造を形成する。
【０１０４】次に、図２２に示すように、リソグラフィ
技術とRIE法を用いて、メモリセルアレイ領域及び周辺
領域のキャパシタ形成予定領域におけるシリコン窒化膜
21、23、シリコン酸化膜22、26をエッチングして溝部3
1、31’を形成する。この際、溝部31、31’の底面には
コンタクトプラグ18の上面が露出するようにエッチング
を行う。また、周辺領域A2の溝部31’は、メモリセルア
レイ領域A1における溝部31の径よりも十分大きな径とし
ておく。
【０１０５】次に図２３に示すように、シリコン酸化膜
26上及び溝部31内に沿って、窒化チタン等のライナー材
19をCVD法等により形成する。引き続き、このライナー
材19上に、キャパシタ下部電極20をCVD法等により形成
する。このキャパシタ下部電極20の材料には、ルテニウ
ム等の白金族に属する導電膜を用いる。なお、メモリセ
ルアレイ領域A1においては、このキャパシタ下部電極20
はセルキャパシタのストレージノード電極となる。ま
た、キャパシタ下部電極20は、メモリセルアレイ領域A1
の溝部31内を実質的に埋め込むことのできる膜厚とす
る。
【０１０６】そして図２４に示すように、シリコン酸化
膜26上面に位置するライナー材19及びキャパシタ下部電
極20を、例えばCMP法等により研磨、除去する。
【０１０７】次に、メモリセルアレイ領域A1及び周辺領
域A2における層間絶縁膜26上及びキャパシタ下部電極20
上にレジストを塗布する。そして、リソグラフィ技術に
よりメモリセルアレイ領域A1のレジストを除去する。次
に、レジストによって周辺領域A2における層間絶縁膜26
を保護しつつ、メモリセルアレイ領域A1のシリコン酸化
膜26を除去する。引き続き、周辺領域A2に残存するレジ
ストを、例えばアッシング等により剥離する。その後、
硫酸と過酸化水素水の混合溶液によるウェットエッチン
グ法等により、ライナー材19の一部を除去して図２５に
示す構造を形成する。すなわち、本工程において、メモ
リセルアレイ領域A1では各ビット毎に分離した外面ピラ
ー型のセルキャパシタ下部電極が完成する。また、周辺
領域A2においては、内面コンケーブ型のフューズキャパ
シタ下部電極20が完成する。なお、ライナー材19をエッ
チングする際には、ライナー材19の上面が、メモリセル
アレイ領域A1においては、少なくともシリコン窒化膜23
の上面よりも低くなるまでリセスされ、周辺領域A2にお
いては、少なくとも層間絶縁膜26の上面よりも低くなる
までリセスされるように行う。
【０１０８】次に図２６に示すように、キャパシタ下部
電極20上、シリコン窒化膜23上、及び層間絶縁膜26上に
キャパシタ絶縁膜24をCVD法等により形成する。なおキ
ャパシタ絶縁膜24は、ライナー材19が、メモリセルアレ
イ領域A1においては、シリコン窒化膜23の上面からリセ
スされた領域を、周辺領域においては、層間絶縁膜26の
上面からリセスされた領域を埋め込むようにして形成さ
れる。また、十分なキャパシタ容量を確保するために、
キャパシタ絶縁膜24の材料には、シリコン酸化膜よりも
誘電率の高い高誘電体膜、例えばタンタル酸化膜（Ta2O
5）膜を用いる。引き続き、ルテニウム膜25a及び窒化チ
タン膜25bの積層構造からなるキャパシタ上部電極25
を、CVD法等によりキャパシタ絶縁膜24上に形成する。
そして、リソグラフィ技術とエッチングにより、キャパ
シタ絶縁膜24及びキャパシタ上部電極25を所望のパター
ンにパターニングして、メモリセルアレイ領域A1及び周
辺領域A2のそれぞれに、外面ピラー型のセルキャパシタ
及び内面コンケーブ型のフューズキャパシタを完成す
る。
【０１０９】その後は、第１の実施形態同様に、セルキ
ャパシタ及びフューズキャパシタ上に層間絶縁膜27を形
成し、キャパシタ上部電極25に電気的に接続する金属配
線層29を形成する。そして、層間絶縁膜27上及び金属配
線層29上に更に層間絶縁膜30を形成して、図２１に示す
構造のDRAMを完成する。
【０１１０】上記のような製造方法によって、外面ピラ
ー型のセルキャパシタと、内面コンケーブ型のフューズ
キャパシタとを備えるDRAMを製造することが出来る。
【０１１１】また、第１の実施形態の製造方法におい
て、図９（ａ）、（ｂ）乃至図１１（ａ）、（ｂ）を用
いて説明した効果を同様に得ることが出来る。
【０１１２】更に、上記第３の実施形態と同様に、フュ
ーズキャパシタのキャパシタ絶縁膜の膜厚をセルキャパ
シタのキャパシタ絶縁膜よりも小さく出来る。そのた
め、フューズキャパシタのみ絶縁破壊耐圧を低下させる
ことが出来る。
【０１１３】上記のように第４の実施形態に係るDRAMに
よれば、その歩留まり及び信頼性を向上すると共に、ア
ンチフューズの書き込み電圧を低減できる。
【０１１４】なお、上記第１乃至第４の実施形態では、
キャパシタ電極材料としてルテニウム（Ru）を、キャパ
シタ絶縁膜の材料として高誘電体のタンタル酸化膜（Ta
2O5）、チタン酸バリウム−ストロンチウム（BSTO）膜
を、ライナー材の材料として窒化チタン（TiN）用いた
例について説明した。しかし、電極材料には例えば白金
（Pt）、イリジウム（Ir）、パラジウム（Pd）、オスミ
ウム（Os）、ロジウム（Rh）等の白金族をはじめとする
の他の導電膜や、RuO2、IrO2等の白金族の導電性酸化物
を用いることが出来る。また、キャパシタ絶縁膜にはチ
タン酸ストロンチウム（STO）膜、ジルコン酸チタン酸
鉛（PZT）膜、SBT膜等の高誘電体膜、強誘電体膜を用い
ることができる。更にライナー材の材料には窒化チタン
（TiN）の他に、窒化タングステン（WN）、窒化タンタ
ル（TaN）、またはこれらの材料にシリコン（Si）、ア
ルミニウム（Al）が添加された、例えばTiSiN、TaSiN、
TiAlN等の化合物を用いることが出来る。これらキャパ
シタ電極、キャパシタ絶縁膜、及びライナー材の材料の
組合わせとしては、キャパシタ電極にRu、キャパシタ絶
縁膜にTa2O5、ライナー材にTiNを選択することが好まし
い。
【０１１５】また、第１、第２の実施形態の説明に用い
た図面では、セルキャパシタ及びフューズキャパシタが
ほぼ同じサイズとなっているが、実際には前述したよう
に、フューズキャパシタはセルキャパシタより大きなサ
イズにすることが望ましい。
【０１１６】なお、図３２に示したDRAMの平面図は、キ
ャパシタの配置レイアウトという点では、第１乃至第４
の実施形態に係るDRAMにも共通した構造である（本願で
は、セルキャパシタとフューズキャパシタとの間で、そ
のサイズ、形状が異なる場合もある）。このように、周
辺領域では個々のフューズキャパシタが孤立して存在し
ていることが基本であるが、プロセスマージンの確保の
ために、孤立したフューズキャパシタ周辺にダミーのキ
ャパシタを設ける場合がある。しかし、この場合でも、
フューズキャパシタとして実際に機能するキャパシタ
は、セルキャパシタに比べ疎に配置されていることに変
わりはなく、本発明が適用できることは言うまでもな
い。
【０１１７】また、この発明の主旨の一つは、メモリセ
ルアレイ領域においては微細な構造と十分なキャパシタ
容量とを両立しつつ、周辺領域におけるキャパシタを安
定な構造とすることにある。そのため、第２乃至第４の
実施形態ではそれぞれのキャパシタの構造を両面シリン
ダ型と内面コンケーブ型、外面ピラー型と両面シリンダ
型、外面ピラー型と内面コンケーブ型の組み合わせにつ
いて示したが、勿論この組み合わせに限ることなく、他
のキャパシタ型の組み合わせも可能なのは勿論である。
更に、実施形態ではDRAMを例にとって説明したが、例え
ばFerroelectric RAMやロジック／DRAM混載品などにも
適用出来る。
【０１１８】なお、アンチフューズとは情報を書き込む
際に両電極に閾値以上の電圧を印加してキャパシタ絶縁
膜を絶縁破壊させるものである。この書き込み電圧を低
減するには、フューズキャパシタの絶縁破壊耐圧を低く
することが望ましい。逆に、セルキャパシタには高い信
頼性、すなわち高い絶縁破壊耐圧が必要である。すなわ
ち、同一工程で製造されるセルキャパシタ、フューズキ
ャパシタに異なる特性が要求される。上記第３、第４の
実施形態によれば、シリンダ底部におけるフューズキャ
パシタのキャパシタ絶縁膜の膜厚を、セルキャパシタの
それよりも小さくできるため、上記要求を満たすことが
出来る。
【０１１９】また、フューズキャパシタの絶縁破壊耐性
を低減するための別の構造について、図２７乃至図３０
を用いて説明する。
【０１２０】図２７は、セルキャパシタ及びフューズキ
ャパシタに両面シリンダ型のスタック・キャパシタを採
用したDRAMの断面図、図２８は、セルキャパシタに両面
シリンダ型、フューズキャパシタに内面コンケーブ型の
スタック・キャパシタを採用したDRAMの断面図、図２９
は、セルキャパシタに外面ピラー型、フューズキャパシ
タに両面シリンダ型のスタック・キャパシタを採用した
DRAMの断面図、図２９は、セルキャパシタに外面ピラー
型、フューズキャパシタに内面コンケーブ型のスタック
・キャパシタを採用したDRAMの断面図である。
【０１２１】図２７乃至図３０に示すように、各DRAMで
は、コンタクトホール28をフューズキャパシタにおける
シリンダ内の底部にコンタクトするようにして設けてい
る。すると、コンタクトホールを開孔する際のエッチン
グ工程や、コンタクトホールを金属により埋め込む工程
で、キャパシタ絶縁膜24にはダメージが加わる。従っ
て、コンタクトホール直下に位置するキャパシタ絶縁膜
の特性が劣化し、フューズキャパシタの絶縁破壊耐性を
低下させることが出来る。その結果、セルキャパシタの
信頼性はそのままに、フューズキャパシタのみの特性を
低下させることが出来、フューズキャパシタへの書き込
み電圧を低減できる。また同時にアンチフューズの占有
面積を削減できる。
【０１２２】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。
【０１２３】
【発明の効果】以上説明したように、この発明によれ
ば、キャパシタ電極と層間絶縁膜との密着性を向上させ
ることによりキャパシタ構造を安定化出来る半導体装置
及びその製造方法を提供出来る。
【０１２４】また、フューズキャパシタを堅牢な構造と
することの出来る半導体装置及びその製造方法を提供出
来る。
【０１２５】更に、フューズキャパシタを堅牢な構造と
しつつ、アンチフューズの書き込み電圧を低減出来る半
導体装置及びその製造方法を提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るDRAMの断面
図。
【図２】この発明の第１の実施形態に係るDRAMの第１の
製造工程の断面図。
【図３】この発明の第１の実施形態に係るDRAMの第２の
製造工程の断面図。
【図４】この発明の第１の実施形態に係るDRAMの第３の
製造工程の断面図。
【図５】この発明の第１の実施形態に係るDRAMの第４の
製造工程の断面図。
【図６】この発明の第１の実施形態に係るDRAMの第５の
製造工程の断面図。
【図７】この発明の第１の実施形態に係るDRAMの第６の
製造工程の断面図。
【図８】この発明の第１の実施形態に係るDRAMの第７の
製造工程の断面図。
【図９】この発明の第１の実施形態に係るDRAMの断面図
であり、（ａ）図は特にキャパシタ構造の断面図、
（ｂ）図は（ａ）図の一部領域の拡大図。
【図１０】この発明の第１の実施形態に係るDRAMの断面
図であり、（ａ）図は特にキャパシタ構造の断面図、
（ｂ）図は（ａ）図の一部領域の拡大図。
【図１１】この発明の第１の実施形態に係るDRAMの断面
図であり、（ａ）図は特にキャパシタ構造の断面図、
（ｂ）図は（ａ）図の一部領域の拡大図。
【図１２】この発明の第２の実施形態に係るDRAMの断面
図。
【図１３】この発明の第２の実施形態に係るDRAMの第１
の製造工程の断面図。
【図１４】この発明の第２の実施形態に係るDRAMの第２
の製造工程の断面図。
【図１５】この発明の第３の実施形態に係るDRAMの断面
図。
【図１６】この発明の第３の実施形態に係るDRAMの第１
の製造工程の断面図。
【図１７】この発明の第３の実施形態に係るDRAMの第２
の製造工程の断面図。
【図１８】この発明の第３の実施形態に係るDRAMの第３
の製造工程の断面図。
【図１９】この発明の第３の実施形態に係るDRAMの第４
の製造工程の断面図。
【図２０】この発明の第３の実施形態に係るDRAMの第５
の製造工程の断面図。
【図２１】この発明の第４の実施形態に係るDRAMの断面
図。
【図２２】この発明の第４の実施形態に係るDRAMの第１
の製造工程の断面図。
【図２３】この発明の第４の実施形態に係るDRAMの第２
の製造工程の断面図。
【図２４】この発明の第４の実施形態に係るDRAMの第３
の製造工程の断面図。
【図２５】この発明の第４の実施形態に係るDRAMの第４
の製造工程の断面図。
【図２６】この発明の第４の実施形態に係るDRAMの第５
の製造工程の断面図。
【図２７】この発明の第１乃至第４の実施形態の第１の
変形例に係るDRAMの断面図。
【図２８】この発明の第１乃至第４の実施形態の第２の
変形例に係るDRAMの断面図。
【図２９】この発明の第１乃至第４の実施形態の第３の
変形例に係るDRAMの断面図。
【図３０】この発明の第１乃至第４の実施形態の第４の
変形例に係るDRAMの断面図。
【図３１】従来のDRAMの断面図。
【図３２】従来のDRAMの平面図。
【図３３】従来のDRAMの断面図であり、（ａ）図はキャ
パシタ倒れ、（ｂ）図はコンタクトプラグがエッチング
された様子を示す断面図。
【符号の説明】
10、100…シリコン基板 11、110…素子分離領域 12、120…ゲート絶縁膜 13、130…ゲート電極 13a…多結晶シリコン膜 13b…タングステン膜 14、21、23…シリコン窒化膜 15、27、30、150、220、270、400…層間絶縁膜 16、22、26、160…シリコン酸化膜 17、29、170、290…配線 18、180…コンタクトプラグ 19…ライナー材 20、200…キャパシタ下部電極 24、240…キャパシタ絶縁膜 25、250…キャパシタ上部電極 25a…ルテニウム膜 25b…窒化チタン膜 28…コンタクトホール 29a…バリアメタル層 29b…金属層 31、31’…溝 32…空洞 410…セルキャパシタ 420…フューズキャパシタ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の第１層間絶縁膜内に設け
    られたコンタクトプラグと、 前記第１層間絶縁膜上に設けられ、前記第１層間絶縁膜
    に達すると共に、底部に前記コンタクトプラグが露出さ
    れた開口部を有する第２層間絶縁膜と、 前記開口部の底面及び側面上に沿って設けられたライナ
    ー材と、 前記開口部に、少なくとも一部が埋め込まれるようにし
    て設けられ、前記ライナー材を介在して前記第１、第２
    層間絶縁膜に接し、白金族の材料から構成されたスタッ
    ク型のキャパシタ下部電極と、 前記キャパシタ下部電極上に設けられ、高誘電体材料か
    ら構成されたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜上に設けられたキャパシタ上部電
    極とを具備することを特徴とする半導体装置。
  2. 【請求項２】 前記第２層間絶縁膜の前記開口部の側面
    上に設けられたライナー材は、該開口部の開口端面か
    ら、前記キャパシタ絶縁膜の膜厚に等しい深さだけリセ
    スされており、 前記リセスされた領域内は、前記キャパシタ絶縁膜によ
    り埋め込まれていることを特徴とする請求項１記載の半
    導体装置。
  3. 【請求項３】 前記第２層間絶縁膜の前記開口部の側面
    上に設けられたライナー材は、該開口部の開口端面か
    ら、少なくとも前記キャパシタ絶縁膜の膜厚の倍に等し
    い深さだけリセスされており、 前記リセスされた領域内は、前記キャパシタ絶縁膜によ
    り埋め込まれていることを特徴とする請求項１記載の半
    導体装置。
  4. 【請求項４】 前記ライナー材は、窒化チタン、窒化タ
    ングステン、窒化タンタルからなるグループの少なくと
    もいずれかを主とする材料からなることを特徴とする請
    求項１乃至３いずれか１項記載の半導体装置。
  5. 【請求項５】 半導体基板上の第１層間絶縁膜の第１領
    域上に複数設けられ、該第１層間絶縁膜上に設けられた
    第１キャパシタ下部電極、該第１キャパシタ下部電極上
    に設けられた第１キャパシタ絶縁膜、及び該第１キャパ
    シタ絶縁膜上に設けられた第１キャパシタ上部電極を各
    々有する第１キャパシタ構造と、 前記半導体基板上の前記第１層間絶縁膜の前記第１領域
    とは異なる第２領域上に複数設けられ、該第１層間絶縁
    膜上に設けられ、前記第１キャパシタ下部電極と同一の
    材料からなる第２キャパシタ下部電極、該第２キャパシ
    タ下部電極上に設けられ、前記第１キャパシタ絶縁膜と
    同一の材料からなる第２キャパシタ絶縁膜、及び該第２
    キャパシタ絶縁膜上に設けられ、前記第１キャパシタ上
    部電極と同一の材料からなる第２キャパシタ上部電極を
    各々有する第２キャパシタ構造とを具備し、 前記第２キャパシタ構造同士の最近接距離は、前記第１
    キャパシタ構造同士の最近接距離の倍以上であり、 前記第２キャパシタ絶縁膜に対する前記第２キャパシタ
    下部電極及び第２キャパシタ上部電極の相対的構造は、
    前記第１キャパシタ絶縁膜に対する前記第１キャパシタ
    下部電極及び第１キャパシタ上部電極の相対的構造と異
    なることを特徴とする半導体装置。
  6. 【請求項６】 前記第１層間絶縁膜上の第２領域上に設
    けられ、該第１層間絶縁膜に達する開口部を有する第２
    層間絶縁膜を更に備え、 前記第１キャパシタ構造の各々は、前記第１キャパシタ
    下部電極が上面に開口部を有する筒型形状を有し、且つ
    前記第１キャパシタ絶縁膜が前記筒型形状の底面、内周
    面及び外周面上に設けられた、両面シリンダ型のスタッ
    ク・キャパシタであり、 前記第２キャパシタ構造の各々は、前記第２キャパシタ
    下部電極が前記第２層間絶縁膜の前記開口部の底面及び
    側面上に沿って設けられた筒型形状を有し、且つ前記第
    ２キャパシタ絶縁膜が前記筒型形状の底面、及び内周面
    上に設けられた、内面コンケーブ型のスタック・キャパ
    シタであることを特徴とする請求項５記載の半導体装
    置。
  7. 【請求項７】 前記第１キャパシタ構造の各々は、前記
    第１キャパシタ下部電極が柱状形状を有し、且つ前記第
    １キャパシタ絶縁膜が前記柱状形状の外面上に設けられ
    た、外面ピラー型のスタック・キャパシタであり、 前記第２キャパシタ構造の各々は、前記第２キャパシタ
    下部電極が上面に開口部を有する筒型形状を有し、且つ
    前記第２キャパシタ絶縁膜が前記筒型形状の底面、内周
    面及び外周面上に設けられた、両面シリンダ型のスタッ
    ク・キャパシタであることを特徴とする請求項５記載の
    半導体装置。
  8. 【請求項８】 前記第１領域において隣接する前記第１
    キャパシタ構造間、及び第２領域において隣接する前記
    第２キャパシタ構造間の前記第１層間絶縁膜上に設けら
    れ、前記第１、第２キャパシタ下部電極の途中の高さに
    達する膜厚を有する第２層間絶縁膜と、 前記第１、第２キャパシタ下部電極と前記第１層間絶縁
    膜との間、及び前記第１、第２キャパシタ下部電極と前
    記第２層間絶縁膜との間に介在されたライナー材とを更
    に備え、前記第１、第２キャパシタ下部電極と前記第２
    層間絶縁膜との間に介在された前記ライナー材は、該第
    ２層間絶縁膜の上面から、各々少なくとも前記第１、第
    ２キャパシタ絶縁膜の膜厚に等しい深さだけリセスされ
    ており、前記第１、第２キャパシタ絶縁膜は、各々前記
    第１、第２領域において、前記ライナー材が前記第２層
    間絶縁膜の上面からリセスされた領域を埋め込み、 前記第１、第２キャパシタ絶縁膜は高誘電体膜であり、
    前記第１、第２キャパシタ下部電極は白金族であること
    を特徴とする請求項７記載の半導体装置。
  9. 【請求項９】 前記第１層間絶縁膜上の第２領域上に設
    けられ、該第１層間絶縁膜に達する開口部を有する第２
    層間絶縁膜を更に備え、 前記第１キャパシタ構造の各々は、前記第１キャパシタ
    下部電極が柱状形状を有し、且つ前記第１キャパシタ絶
    縁膜が前記柱状形状の外面上に設けられた、外面ピラー
    型のスタック・キャパシタであり、 前記第２キャパシタ構造の各々は、前記第２キャパシタ
    下部電極が前記第２層間絶縁膜の開口部の底面及び側面
    上に沿って設けられた筒型形状を有し、且つ前記第２キ
    ャパシタ絶縁膜が前記筒型形状の底面及び内周面上に設
    けられた、内面コンケーブ型のスタック・キャパシタで
    あることを特徴とする請求項５記載の半導体装置。
  10. 【請求項１０】 前記第１領域において隣接する前記第
    １キャパシタ構造間、及び第２領域において隣接する前
    記第２キャパシタ構造間の前記第１層間絶縁膜上に設け
    られ、前記第１、第２キャパシタ下部電極の途中の高さ
    に達する膜厚を有し、且つ前記第２領域においては、前
    記第１、第２層間絶縁膜間に介在される第３層間絶縁膜
    と、 前記第１、第２キャパシタ下部電極と前記第１層間絶縁
    膜との間、及び前記第１、第２キャパシタ下部電極と前
    記第３層間絶縁膜との間に介在されたライナー材とを更
    に備え、前記第１キャパシタ下部電極と前記第３層間絶
    縁膜との間に介在された前記ライナー材は、該第３層間
    絶縁膜の上面から、少なくとも前記第１キャパシタ絶縁
    膜の膜厚に等しい深さだけリセスされており、前記第１
    キャパシタ絶縁膜は、前記ライナー材が前記第３層間絶
    縁膜の上面からリセスされた領域を埋め込み、 前記第２キャパシタ下部電極と前記第３層間絶縁膜との
    間に介在された前記ライナー材は、前記第２層間絶縁膜
    の上面から、少なくとも前記第２キャパシタ絶縁膜の膜
    厚に等しい深さだけリセスされており、前記第２キャパ
    シタ絶縁膜は、前記ライナー材が前記第２層間絶縁膜の
    上面からリセスされた領域を埋め込み、 前記第１、第２キャパシタ絶縁膜は高誘電体膜であり、
    前記第１、第２キャパシタ下部電極は白金族であること
    を特徴とする請求項６または９記載の半導体装置。
  11. 【請求項１１】 前記第２キャパシタ絶縁膜の最薄部の
    膜厚は、前記第１キャパシタ絶縁膜の最薄部の膜厚より
    も小さいことを特徴とする請求項８乃至１０いずれか１
    項記載の半導体装置。
  12. 【請求項１２】 前記第１、第２領域は、それぞれメモ
    リセルアレイ領域及びメモリセルアレイ領域以外の周辺
    回路領域であり、 前記第１、第２領域にそれぞれ設けられた第１、第２キ
    ャパシタ構造は、それぞれメモリセルのセルキャパシタ
    及びアンチフューズのフューズキャパシタであることを
    特徴とする請求項５乃至１１いずれか１項記載の半導体
    装置。
  13. 【請求項１３】 半導体基体上に設けられ、上面に開口
    部を有する筒型形状の下部電極と、 前記下部電極の筒型形状の少なくとも内周面及び底面上
    に設けられた絶縁膜と、 前記絶縁膜上に、前記筒型形状の内部に中空領域を残存
    させるようにして設けられた上部電極と、 前記上部電極上に設けられた層間絶縁膜と、 前記層間絶縁膜上面から前記筒型形状内部の底部に位置
    する上部電極に達するコンタクトホールを導電性部材で
    埋め込む構造を有するコンタクトプラグとを具備するこ
    とを特徴とする半導体装置。
  14. 【請求項１４】 半導体基板上に第１層間絶縁膜を形成
    する工程と、 前記第１層間絶縁膜内にコンタクトプラグを形成する工
    程と、 前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程
    と、 前記第２層間絶縁膜内に、前記第１層間絶縁膜に達する
    深さの溝部を形成し、該溝部の底面に前記コンタクトプ
    ラグを露出させる工程と、 前記溝部の底面及び側面上にライナー材を形成する工程
    と、 前記ライナー材上にキャパシタ下部電極を形成する工程
    と、 前記第２層間絶縁膜とキャパシタ下部電極との間に介在
    する前記ライナー材を、前記第２層間絶縁膜上面からリ
    セスする工程と、 前記キャパシタ下部電極上に、前記ライナー材が前記第
    ２層間絶縁膜上面からリセスされた領域内を埋め込むよ
    うにしてキャパシタ絶縁膜を形成する工程と、 前記キャパシタ絶縁膜上にキャパシタ上部電極を形成す
    る工程と を具備し、前記ライナー材をリセスする工程は、該ライ
    ナー材を、前記第２層間絶縁膜上面から少なくとも前記
    キャパシタ絶縁膜の膜厚に等しい深さだけリセスするこ
    とを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 前記第１層間絶縁膜内にコンタクトプ
    ラグを形成する工程の後に、前記第１層間絶縁膜上に第
    ３層間絶縁膜を形成する工程と、 前記ライナー材上にキャパシタ下部電極を形成する工程
    の後に、前記第２層間絶縁膜を除去する工程とを更に具
    備し、前記ライナー材をリセスする工程は、該ライナー
    材を、前記第３層間絶縁膜上面から少なくとも前記キャ
    パシタ絶縁膜の膜厚に等しい深さだけリセスすることを
    特徴とする請求項１４記載の半導体装置の製造方法。
  16. 【請求項１６】 半導体基板上の第１層間絶縁膜の第
    １、第２領域上に第２層間絶縁膜を形成する工程と、 前記第１層間絶縁膜に達する深さの複数の第１、第２溝
    部を、前記第１、第２領域上の前記第２層間絶縁膜中に
    それぞれ形成する工程と、 前記第１、第２溝部内おいて筒型の形状を有するキャパ
    シタ下部電極を形成する工程と、 前記第２領域上の第２層間絶縁膜を保護しつつ、前記第
    １領域上の第２層間絶縁膜を除去する工程と、 前記キャパシタ下部電極上にキャパシタ絶縁膜を形成す
    る工程と、 前記キャパシタ絶縁膜上にキャパシタ上部電極を形成す
    る工程とを具備することを特徴とする半導体装置の製造
    方法。
  17. 【請求項１７】 半導体基板上の第１層間絶縁膜の第
    １、第２領域上に第２層間絶縁膜を形成する工程と、 前記第１層間絶縁膜に達する深さの複数の第１、第２溝
    部を、前記第１、第２領域上の前記第２層間絶縁膜中に
    それぞれ形成する工程と、 前記第１溝部内を完全に埋め込むと共に、第２溝部内に
    おいて筒型の形状を有するキャパシタ下部電極を形成す
    る工程と、 前記第２層間絶縁膜を除去する工程と、 前記キャパシタ下部電極上にキャパシタ絶縁膜を形成す
    る工程と、 前記キャパシタ絶縁膜上にキャパシタ上部電極を形成す
    る工程とを具備することを特徴とする半導体装置の製造
    方法。
  18. 【請求項１８】 前記第２層間絶縁膜を除去する工程
    は、前記第２領域上の第２層間絶縁膜を保護しつつ、前
    記第１領域上の第２層間絶縁膜を除去することを特徴と
    する請求項１７記載の半導体装置の製造方法。
  19. 【請求項１９】 半導体基体上に、上面に開口部を有す
    る筒型形状の下部電極を形成する工程と、 前記下部電極の少なくとも内周面及び底面上に絶縁膜を
    形成する工程と、 前記絶縁膜上に、前記筒型形状の内部に中空領域を残存
    させるようにして上部電極を形成する工程と、 前記上部電極上に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上面から、前記筒型形状の底部に位置
    する前記上部電極に達するコンタクトホールを形成する
    工程と、 前記コンタクトホール内を導電性部材で埋め込み、コン
    タクトプラグを形成する工程とを具備することを特徴と
    する半導体装置の製造方法。
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