JP2006173558A - 半導体素子のキャパシタ製造方法 - Google Patents

半導体素子のキャパシタ製造方法 Download PDF

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Abstract

【課題】 エッチングによってストレージノードプラグ側壁のスペーサが損傷されて発生した隙間による漏洩電流を防止できる半導体素子のキャパシタ製造方法を提供すること。
【解決手段】 半導体基板３１上にストレージノードプラグ３５を有する第１絶縁膜３３を形成するステップと、その状態の半導体基板３１上にエッチング停止膜３７及び第２絶縁膜３９を形成するステップと、エッチング停止膜３７を用いて第２絶縁膜３９をエッチングしてストレージノードプラグ３５を露出させるホール４０を形成するステップと、ストレージノードプラグ３５を一部リセスさせるステップと、ストレージノードプラグ３５の表面にバリア金属膜４３を形成するステップと、バリア金属膜４３を介してストレージノードプラグ３５と接続するストレージノード電極Ｓ２を形成するステップと、ストレージノード電極Ｓ２上に誘電膜４７及びプレート電極用金属膜４９を形成するステップとを含む。
【選択図】 図３Ｇ

Description

本発明は、半導体素子におけるキャパシタの製造方法に関し、より詳細には、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタのストレージノード電極の製造方法に関する。
現在、１２８メガビット以上の集積度を有するＤＲＡＭにおいて、通常のＭＩＭスタックＴｉＮストレージノード電極を形成するためのコンタクトプラグを形成する方法では、まず、金属、または、シリサイド膜-酸化物-半導体からなるトランジスタなどの半導体回路が形成された基板上に、ビットライン、絶縁膜、及びホール状のストレージノードコンタクトを順に形成する。この際、ストレージノードコンタクトの下部は、シリコン基板、ドープシリコン、または、エピタキシャル方法により成長させたシリコンで形成される。次に、ストレージノードコンタクトの内部を化学気相蒸着法を用いて多結晶シリコンで満たした後、ＣＭＰ、または、エッチバックにより短絡させることによって、ストレージノードプラグを形成する。
図１Ａ〜図１Ｅは、従来技術に係る半導体素子におけるキャパシタ製造方法を説明する工程を示す断面図である。以下に説明するように半導体基板に対して種々の処理が行われるが、各処理後の半導体基板及びその付加物（積層膜など）を合わせて「基板」と称する（本明細書全体において同じ）。
従来技術に係る半導体素子のキャパシタ製造方法は、図１Ａに示すように、ゲート電極、ソース／ドレインなどを有するトランジスタ（図示せず）が形成された半導体基板１上に第１酸化膜３を形成した後、第１酸化膜３を選択的にエッチングして、ソースまたはドレインを露出させる第１ストレージノードコンタクト４を形成する。次に、第１ストレージノードコンタクト４が形成された基板上に、蒸着によって第１シリコン窒化膜（図示せず）を形成した後、第１シリコン窒化膜をエッチングして第１ストレージノードコンタクト４内の側壁を覆うスペーサ５を形成する。その後、スペーサ５を含めて基板の全面に、蒸着によって多結晶シリコン膜を形成した後、これをエッチバックしてスペーサ５を含んだ第１ストレージノードコンタクト４を埋設するストレージノードプラグ７を形成する。その後、ストレージノードプラグ７を含めて基板の全面に、蒸着によって第２シリコン窒化膜９を５００〜１５００Åの厚さに形成し、第２シリコン窒化膜９上に第２酸化膜１１を１５０００〜３００００Åの厚さに形成する。ここで、第２シリコン窒化膜９は、その後のストレージノード電極形成領域を限定するホールを形成するためのエッチング処理においてエッチング停止膜としての役割をし、第２酸化膜１１は、キャパシタのストレージノード電極形成のための犠牲酸化膜としての役割をする。その後、第２シリコン窒化膜９が露出するまで第２酸化膜１１をエッチングする。
次に、図１Ｂに示すように、第２シリコン窒化膜９を選択的にエッチングしてホール状の第２ストレージノードコンタクト１２を形成する。この第２シリコン窒化膜９をエッチングする過程で、スペーサ５の一部がエッチングされる。
その後、図１Ｃに示すように、エッチング後の基板を洗浄する洗浄処理１３を行なう。
その後、図１Ｄに示すように、洗浄処理１３が完了した基板に、ＣＶＤまたはＰＶＤによりＴｉ膜（図示せず）を５０Åの厚さに形成した後、アニール処理を行なってＴｉＳｉｘ膜１５を形成する。この際、ＴｉＳｉｘ膜１５は、Ｔｉ膜とストレージノードプラグ７内のシリコンとが反応して形成されたものである。その後、未反応のＴｉをウェットエッチング処理で除去して、ストレージノードプラグ７と、その後に形成されるストレージノード電極用ＴｉＮ膜（図示せず）との間の接触面の抵抗値を低下させる。
次に、図１Ｅに示すように、ＴｉＳｉｘ膜１５が形成された基板の全面に、蒸着によってストレージノード電極用ＴｉＮ膜（図示せず）を形成した後、ＴｉＮ膜をエッチバックし、ＴｉＳｉｘ膜１５を介してストレージノードプラグ７と電気的に接続するキャパシタ用ストレージノード電極Ｓ１を形成する。その後、キャパシタ用ストレージノード電極Ｓ１の上に誘電膜１７及びプレート電極用ＴｉＮ膜１９を順に形成し、キャパシタの製造を完了する。
しかし、上記した従来技術には次のような問題がある。図２は、従来技術に係る問題を説明するためのＴＥＭ写真である。
従来の技術では、ホール状の第２ストレージノードコンタクト１２を形成するためのエッチング処理の際、図２に示したように、ストレージノードプラグ７側壁のスペーサ５が損傷を受けて、隙間が発生する。この隙間の上部の幅は、３００〜４００Å程度になる。その後、隙間が発生した状態の基板全面に、５０Åの厚さのストレージノード電極用ＴｉＮ膜、５０〜１００Åの厚さの誘電膜１７を順に形成するので、プレート電極用ＴｉＮ膜を蒸着によって形成する時点で隙間が塞がったり、非常に狭くなったりして、プレート電極用ＴｉＮ膜を正しく形成することができなくなる。このために、誘電膜１７やプレート電極用ＴｉＮ膜に尖点や、構造的欠陥が生じ、それらがキャパシタの漏洩電流源として作用し、キャパシタ漏洩電流が発生する。
これは、実際には、半導体素子をデバイスレベルでテストする場合に、キャパシタ漏洩電流によるフェイル（ｆａｉｌ）として表れることになる。このような症状が発生したセルは直ちにフェイルとなり、そのチップはフェイルとされる可能性が非常に高い。ホール内のストレージノード電極用物質として多結晶シリコン膜を使用する場合、隙間が発生しても多結晶シリコン膜のステップカバレージ特性が優れているので、隙間が完全に埋設される。これに対して、ＭＩＭキャパシタの場合では、ステップカバレージ特性が良好ではない金属を、ストレージノード電極用物質として使用するので、ＡＬＤ法により蒸着しても上記の問題を回避することが困難である。
上記した問題を解決するために、本発明は、ホール（第２ストレージノードコンタクト）を形成するためのエッチング処理において、ストレージノードプラグ側壁のスペーサが損傷されて生じた隙間による漏洩電流の発生を防止できる、半導体素子のキャパシタ製造方法を提供することを目的とする。
上記の目的を達成するために、本発明に係る半導体素子のキャパシタ製造方法は、半導体基板上にストレージノードプラグを有する第１絶縁膜を形成する第１ステップと、前記第１絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第２絶縁膜を順に形成する第２ステップと、前記エッチング停止膜を用いて前記第２絶縁膜を選択的にエッチングしてストレージノードプラグの一部を露出させるホールを形成する第３ステップと、前記ホールにより露出されたストレージノードプラグを一部リセスさせる第４ステップと、前記ストレージノードプラグのリセスされた表面にバリア金属膜を形成する第５ステップと、前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第６ステップと、前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第７ステップとを含むことを特徴としている。
前記エッチング停止膜及び第２絶縁膜を合わせた総膜厚は６０００〜３００００Åであり、エッチング停止膜はシリコン窒化物を用いて１００〜２０００Åの厚さに形成され、第２絶縁膜は単一酸化膜及びＣＶＤを用いて形成された多重酸化膜のうちのいずれか１つであることができる。
リセスさせる前記第４ステップは、前記エッチング停止膜と前記ストレージノードプラグとの間、及び前記第１絶縁膜と前記ストレージノードプラグとの間のエッチング速度比が１:１０以上であるケミカルを用いてウェットエッチングし、前記ストレージノードプラグを１００〜１２００Åの厚さで除去するターゲットを用いてウェットエッチングするステップであることが好ましい。
リセスさせる前記第４ステップは、ＮＨ４ＯＨ／Ｈ２Ｏ混合ケミカル及びＨＦ／ＨＮＯ３混合ケミカルのうちのいずれか１つの混合ケミカルを使用してウェットエッチングするステップあってもよい。前記ＮＨ４ＯＨ／Ｈ２Ｏ混合ケミカルを用いる場合、ＮＨ４ＯＨとＨ２Ｏとを１０:１〜１:５００の体積比で混合して使用し、ＨＦ／ＨＮＯ３混合ケミカルを用いる場合、ＨＦとＨＮＯ３と２０:１〜１:１００の体積比で混合して使用することができる。また、リセスさせる前記第４ステップは、バス温度を４〜１００℃に維持し、５〜３６００秒間ディップ処理するステップであってもよい。
リセスさせる前記第４ステップは、酸化膜を残存させ、シリコン膜のみを除去するように、ＨＢｒとＣｌ２との混合ガスを使用してドライエッチングを行なうステップであってもよい。
前記バリア金属膜を形成する第５ステップは、リセスされた前記半導体基板の全面に、Ｔｉ、Ｃｏ及びＺｒからなる群の中から選択されるいずれか１つの金属膜を蒸着する第８ステップと、前記金属膜を含めて前記半導体基板に熱処理を行ない、前記金属膜及び前記ストレージノードプラグ間の化学反応によって前記ストレージノードプラグのリセスされた前記表面に前記バリア金属膜を形成する第９ステップとを含むことができる。この際、前記バリア金属膜を形成した後、未反応の前記金属膜をウェットエッチングする第１０ステップを更に含むことができる。
前記ストレージノード電極を形成する前記第６ステップは、前記バリア金属膜を含めて前記半導体基板の全面に、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理を用いてＴｉＮ膜を形成する第１１ステップと、前記第２絶縁膜が露出するまで前記ＴｉＮ膜をエッチングする第１２ステップとを含むことが好ましい。この際、前記Ｔｉ膜を５０〜１０００Åの厚さに形成することができる。また、前記ＴｉＮ膜をエッチングする前記第１２ステップは、エッチバック及びＣＭＰのうちのいずれか１つの処理を用いることができる。
前記誘電膜は、ＴａＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ３Ｏ３、ＨｆＯ２、ＨｆＮ、ＳｒＴｉＯ３、（Ｂａ、Ｓｒ）ＴｉＯ３及び（Ｐｂ、Ｓｒ）ＴｉＯ３からなる群の中から選択されるいずれか１つの材料からなる単一膜、または、前記群の中から選択される複数の材料からなる複合膜であり、ＭＯＣＶＤ及びＡＬＣＶＤのうちのいずれか１つの処理を用いて５０〜４００Åの厚さに形成されることが好ましい。
前記プレート電極用金属膜は、ＴｉＮ及びＲｕのうちのいずれか１つの伝導膜であり、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理を用いて５００〜３０００Åの厚さに形成されることが好ましい。
本発明によると、ホール（第２ストレージノードコンタクト）により露出したストレージノードプラグをリセスさせた後、バリア金属膜を形成することにより、ストレージノードプラグを保護して漏洩電流源を効果的に除去することができる。
即ち、本発明は、ホールの形成のためのエッチング処理時、ストレージノードプラグ側壁のスペーサが損傷を受けて発生した隙間による漏洩電流源を効果的に除去し、ＭＩＭキャパシタによるウエハ歩留まり減少の致命的な原因を効果的に減少させて安定したデバイスを製作でき、また、ウエハ歩留まりを増大させることができる。
以下、添付の図面を参考しながら本発明に係る半導体素子のキャパシタ製造方法を説明する。
図３Ａ〜図３Ｇは、本発明の実施の形態に係る半導体素子のキャパシタ製造方法の工程を示す断面図である。
本発明の実施の形態に係る半導体素子のキャパシタ製造方法は、図３Ａに示すように、ゲート電極、ソース／ドレインなどを有するトランジスタ（図示せず）が形成された半導体基板３１上に第１絶縁膜３３を形成した後、第１絶縁膜３３を選択的にエッチングし、ソース、または、ドレインを露出させる第１ストレージノードコンタクト３４を形成する。次に、第１ストレージノードコンタクト３４が形成された基板上に、蒸着によって多結晶シリコン膜（図示せず）を形成した後、これをエッチバックし、第１ストレージノードコンタクト３４を埋設するストレージノードプラグ３５を形成する。その後、ストレージノードプラグ３５を含めて基板全面にシリコン窒化膜３７及び第２絶縁膜３９を順に形成する。この際、シリコン窒化膜３７は、その後のストレージノード電極形成領域を限定するホールを形成するためのエッチング処理において、エッチング停止膜としての役割をするものであって、１００〜２０００Åの厚さに形成する。また、第２絶縁膜３９はキャパシタのストレージノード電極形成のための犠牲酸化膜としての役割をするものであって、単一酸化膜及びＣＶＤを用いた多重酸化膜のうちのいずれか１つの膜として形成する。一方、シリコン窒化膜３７及び第２絶縁膜３９を合わせた総膜厚は６０００〜３００００Åに形成する。
次に、図３Ｂに示すように、シリコン窒化膜３７をエッチング停止膜として第２絶縁膜３９を選択的にエッチングしてストレージノードプラグ３５の一部を露出させるホール状の第２ストレージノードコンタクト４０を形成する。
その後、図３Ｃに示すように、ホール状の第２ストレージノードコンタクト４０により露出されたストレージノードプラグ３５を、１００〜１２００Å程度の厚さだけリセス（図面符号４１参照）させる。このリセス処理には、所定のターゲットを用いたウェットエッチング法が利用され、バス温度を４〜１００℃に維持し、５〜３６００秒間ディップ処理する。また、リセス処理では、シリコン窒化膜３７とストレージノードプラグ３５のシリコンとの間、及び第１絶縁膜３３とストレージノードプラグ３５のシリコンとの間のエッチング速度比が１：１０以上であるケミカルを用いてウェットエッチングする。ウェットケミカルとしては、ＮＨ４ＯＨ／Ｈ２Ｏ混合ケミカル及びＨＦ／ＨＮＯ３混合ケミカルのうちのいずれか１つを用いる。ウェットケミカルとして、ＮＨ４ＯＨ／Ｈ２Ｏ混合ケミカルを用いる場合、ＮＨ４ＯＨとＨ２Ｏとを１０：１〜１:５００の体積比で混合して使用し、ウェットケミカルとしてＨＦ／ＨＮＯ３混合ケミカルを用いる場合、ＨＦとＨＮＯ３とを２０:１〜１:１００の体積比で混合して使用する。
リセス処理では、ドライエッチング法を使用することも可能である。その場合のドライエッチングでは、酸化膜をそのまま残存させ、シリコン膜のみを除去するように、ＨＢｒとＣｌ２との混合ガスを使用して行なう。
本発明では、後のバリア金属膜を形成する前の洗浄装置内での一連の処理において、即ち＜ＨＦディップ処理→ＤＩＷ（ＤｅＩｏｎｉｚｅｄ Ｗａｔｅｒ）リンス処理→乾燥処理＞の一連の処理において、１種類のケミカルのみを追加すること、及び、＜ＮＨ４ＯＨ／Ｈ２Ｏ及びＨＦ／ＨＮＯ３のうちのいずれか１つの混合ケミカル処理→ＤＩＷリンス処理→ＨＦディップ処理→ＤＩＷリンス処理→乾燥処理＞の一連の処理を適用することによって、１つのレシピ（製法）を進行可能である。従って、１つの洗浄装置における１つのレシピとして、バリア金属膜形成前の洗浄工程と共に、ストレージノードプラグのリセス処理とを行なうことができる。
その後、図３Ｄに示すように、リセスされたストレージノードプラグ３５の表面にバリア金属膜４３を形成する。このバリア金属膜４３の形成工程では、リセスされた基板の全面にＴｉ、Ｃｏ及びＺｒのうちのいずれか１つの金属膜（図示せず）を蒸着した後、熱処理し、金属膜とストレージノードプラグ３５との間の化学反応によってリセスされたストレージノードプラグ３５の表面にバリア金属膜を形成する。バリア金属膜４３を形成した後、未反応の金属膜をウェットエッチングによって除去する。
次に、図３Ｅに示すように、バリア金属膜４３を含めて基板全面に、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理によってＴｉＮ膜４５を５０〜１０００Åの厚さに形成する。
次に、図３Ｆに示すように、第２絶縁膜３９が露出するまでＴｉＮ膜４５をエッチングし、ホール状の第２ストレージノードコンタクト４０の内壁にバリア金属膜４３を介してストレージノードプラグ３５と接続するストレージノード電極Ｓ２を形成する。ここで、ＴｉＮ膜４５のエッチング処理には、エッチバック及びＣＭＰのうちのいずれか１つの方法を用いる。
その後、図３Ｇに示すように、ストレージノード電極Ｓ２が形成された基板の全面に誘電膜４７及びプレート電極用金属膜４９を順に形成してキャパシタ製造を完了する。この際、誘電膜４７は、ＭＯＣＶＤ及びＡＬＣＶＤのうちのいずれか１つの処理を用いて、５０〜４００Åの厚さに形成する。誘電膜４７の材料としては、ＴａＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ３Ｏ３、ＨｆＯ２、ＨｆＮ、ＳｒＴｉＯ３、（Ｂａ、Ｓｒ）ＴｉＯ３及び（Ｐｂ、Ｓｒ）ＴｉＯ３からなる群の中の少なくとも１つを用い、この群の中から選択された材料からなる単一膜、または、この群の中から選択された複数の材料からなる複合膜として誘電膜４７を形成する。また、プレート電極用金属膜４９は、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理を用いて、５００〜３０００Åの厚さに形成し、材料としては、ＴｉＮ及びＲｕのうちのいずれか１つの伝導膜を用いる。
従来技術に係る半導体素子のキャパシタ製造方法における工程を示す断面図である。 従来技術に係る半導体素子のキャパシタ製造方法における、図１Ａに続く工程を示す断面図である。 従来技術に係る半導体素子のキャパシタ製造方法における、図１Ｂに続く工程を示す断面図である。 従来技術に係る半導体素子のキャパシタ製造方法における、図１Ｃに続く工程を示す断面図である。 従来技術に係る半導体素子のキャパシタ製造方法における、図１Ｄに続く工程を示す断面図である。 従来技術に係る問題を説明するためのＴＥＭ写真である。 本発明に係る半導体素子のキャパシタ製造方法における工程を示す断面図である。 本発明に係る半導体素子のキャパシタ製造方法における、図３Ａに続く工程を示す断面図である。 本発明に係る半導体素子のキャパシタ製造方法における、図３Ｂに続く工程を示す断面図である。 本発明に係る半導体素子のキャパシタ製造方法における、図３Ｃに続く工程を示す断面図である。 本発明に係る半導体素子のキャパシタ製造方法における、図３Ｄに続く工程を示す断面図である。 本発明に係る半導体素子のキャパシタ製造方法における、図３Ｅに続く工程を示す断面図である。 本発明に係る半導体素子のキャパシタ製造方法における、図３Ｆに続く工程を示す断面図である。
符号の説明
１、３１ 半導体基板
３ 第１酸化膜
４、３４ 第１ストレージノードコンタクト
５ スペーサ
７、３５ ストレージノードプラグ
９ 第２シリコン窒化膜
１１ 第２酸化膜
１２、４０ 第２ストレージノードコンタクト
１３ 洗浄処理
１５ ＴｉＳｉｘ膜
１７、４７ 誘電膜
１９、４５ ＴｉＮ膜
３７ シリコン窒化膜
３９ 第２絶縁膜
４３ バリア金属膜
４９ プレート電極用金属膜
Ｓ２ ストレージノード電極

Claims (21)

  1. 半導体基板上にストレージノードプラグを有する第１絶縁膜を形成する第１ステップと、
    前記第１絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第２絶縁膜を順に形成する第２ステップと、
    前記エッチング停止膜を用いて前記第２絶縁膜を選択的にエッチングしてストレージノードプラグの一部を露出させるホールを形成する第３ステップと、
    前記ホールにより露出されたストレージノードプラグを一部リセスさせる第４ステップと、
    前記ストレージノードプラグのリセスされた表面にバリア金属膜を形成する第５ステップと、
    前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第６ステップと、
    前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第７ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法。
  2. 前記エッチング停止膜及び第２絶縁膜を合わせた総膜厚が、６０００〜３００００Åであることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  3. 前記エッチング停止膜が、シリコン窒化物を用いて１００〜２０００Åの厚さに形成されることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  4. 前記第２絶縁膜が、単一酸化膜及びＣＶＤを用いて形成された多重酸化膜のうちのいずれか１つであることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  5. リセスさせる前記第４ステップが、前記エッチング停止膜と前記ストレージノードプラグとの間、及び前記第１絶縁膜と前記ストレージノードプラグとの間のエッチング速度比が１:１０以上であるケミカルを用いてウェットエッチングするステップであることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  6. リセスさせる前記第４ステップが、前記ストレージノードプラグを１００〜１２００Åの厚さで除去するターゲットを用いてウェットエッチングするステップであることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  7. リセスさせる前記第４ステップが、ＮＨ４ＯＨ／Ｈ２Ｏ混合ケミカル及びＨＦ／ＨＮＯ３混合ケミカルのうちのいずれか１つの混合ケミカルを使用してウェットエッチングするステップであることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  8. 前記ＮＨ４ＯＨ／Ｈ２Ｏ混合ケミカルが、ＮＨ４ＯＨとＨ２Ｏとを１０:１〜１:５００の体積比で混合した混合ケミカルであることを特徴とする請求項７記載の半導体素子のキャパシタ製造方法。
  9. 前記ＨＦ／ＨＮＯ３混合ケミカルが、ＨＦとＨＮＯ３とを２０:１〜１:１００の体積比で混合した混合ケミカルであることを特徴とする請求項７記載の半導体素子のキャパシタ製造方法。
  10. リセスさせる前記第４ステップが、バス温度を４〜１００℃に維持し、５〜３６００秒間ディップ処理するステップであることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  11. リセスさせる前記第４ステップが、酸化膜を残存させ、シリコン膜のみを除去するドライエッチングにより行なうステップであることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  12. 前記ドライエッチングを、ＨＢｒとＣｌ２との混合ガスを使用して行なうことを特徴とする請求項１１記載の半導体素子のキャパシタ製造方法。
  13. バリア金属膜を形成する第５ステップは、
    リセスされた前記半導体基板の全面にＴｉ、Ｃｏ及びＺｒからなる群の中から選択されるいずれか１つの金属膜を蒸着する第８ステップと、
    前記金属膜を含めて前記半導体基板に熱処理を行ない、前記金属膜及び前記ストレージノードプラグ間の化学反応によって前記ストレージノードプラグのリセスされた前記表面に前記バリア金属膜を形成する第９ステップとを含むことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  14. 第９ステップが、前記バリア金属膜を形成した後、未反応の前記金属膜をウェットエッチングする第１０ステップを更に含むことを特徴とする請求項１３記載の半導体素子のキャパシタ製造方法。
  15. 前記ストレージノード電極を形成する前記第６ステップが、
    前記バリア金属膜を含めて前記半導体基板の全面に、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理を用いてＴｉＮ膜を形成する第１１ステップと、
    前記第２絶縁膜が露出するまで前記ＴｉＮ膜をエッチングする第１２ステップとを含むことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  16. 前記ＴｉＮ膜が、５０〜１０００Åの厚さに形成されることを特徴とする請求項１５記載の半導体素子のキャパシタ製造方法。
  17. 前記ＴｉＮ膜をエッチングする前記第１２ステップが、エッチバック及びＣＭＰのうちのいずれか１つの処理を用いることを特徴とする請求項１５記載の半導体素子のキャパシタ製造方法。
  18. 前記誘電膜が、ＴａＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ３Ｏ３、ＨｆＯ２、ＨｆＮ、ＳｒＴｉＯ３、（Ｂａ、Ｓｒ）ＴｉＯ３及び（Ｐｂ、Ｓｒ）ＴｉＯ３からなる群の中から選択されるいずれか１つの材料からなる単一膜、または、前記群の中から選択される複数の材料からなる複合膜であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  19. 前記誘電膜を、ＭＯＣＶＤ及びＡＬＣＶＤのうちのいずれか１つの処理を用いて５０〜４００Åの厚さに形成することを特徴とする請求項１８記載の半導体素子のキャパシタ製造方法。
  20. 前記プレート電極用金属膜が、ＴｉＮ及びＲｕのうちのいずれか１つの伝導膜であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  21. 前記プレート電極用金属膜を、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理を用いて５００〜３０００Åの厚さに形成することを特徴とする請求項２０記載の半導体素子のキャパシタ製造方法。
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