JP2005064119A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 キャパシタの電極となる層の剥離が抑制される半導体装置の製造方法を提供する。
【解決手段】 開口部5a内を含むシリコン酸化膜5上に半球状のRGP膜6aが形成される。シリコンの結晶が成長する温度よりも低い温度のもとでその開口部5aを埋め込むBPTEOS膜7が形成される。次に、開口部5a内に位置する半球状のRGP膜6aの部分を残して他の部分がCMP処理により除去される。これにより、半球状のRGP膜6aにおいてシリコンが結晶成長するのが抑えられて、CMP処理等が施される際に、RGP膜6aが飛散したり剥離したりするのが抑制される。その後、半球状のRGP膜6aにシリコンの結晶を成長させるためのアニールが施されて略球状のRGP膜6bが形成される。これにより、ストレージノードの表面積が増加してキャパシタの容量を増やすことができる。
【選択図】 図5
【解決手段】 開口部5a内を含むシリコン酸化膜5上に半球状のRGP膜6aが形成される。シリコンの結晶が成長する温度よりも低い温度のもとでその開口部5aを埋め込むBPTEOS膜7が形成される。次に、開口部5a内に位置する半球状のRGP膜6aの部分を残して他の部分がCMP処理により除去される。これにより、半球状のRGP膜6aにおいてシリコンが結晶成長するのが抑えられて、CMP処理等が施される際に、RGP膜6aが飛散したり剥離したりするのが抑制される。その後、半球状のRGP膜6aにシリコンの結晶を成長させるためのアニールが施されて略球状のRGP膜6bが形成される。これにより、ストレージノードの表面積が増加してキャパシタの容量を増やすことができる。
【選択図】 図5
Description
本発明は半導体装置の製造方法に関し、特に、キャパシタを備えた半導体装置の製造方法に関するものである。
情報を記憶するための半導体装置の一つとしてダイナミック・ランダム・アクセス・メモリ(以下、「DRAM」と記す。)がある。DRAMでは、デザインルールの縮小化に伴い情報としての電荷を安定して蓄積するために、キャパシタの容量を確保する対策が種々提案されている。
キャパシタの容量を確保するために、特許文献1では、キャパシタの電極(ストレージノード)の表面を凹凸にする処理を施して、ストレージノードとキャパシタ絶縁膜との接触面積を増やす手法が提案されている。
そこで、特許文献1に記載された半導体装置の製造方法について説明する。まず、半導体基板上に形成されたメモリセルトランジスタ等を覆うように、たとえばシリコン酸化膜の層間絶縁膜が形成される。その層間絶縁膜にメモリセルトランジスタを露出するコンタクトホールが形成される。
次に、そのコンタクトホールを埋めるように層間絶縁膜上にドープトポリシリコン膜が形成される。そのドープトポリシリコン膜の全面にエッチバック処理を施すことにより、コンタクトホール内に位置するドープトポリシリコン膜の部分を残して、層間絶縁膜の上面上に位置するドープトポリシリコン膜が除去される。これにより、コンタクトホール内に下部電極プラグが形成される。
次に、下部電極プラグを覆うように、層間絶縁膜上にエッチングストッパとしてシリコン窒化膜が形成される。そのシリコン窒化膜上にストレージノードを形成するためのシリコン酸化膜が形成される。
次に、そのシリコン酸化膜上に所定のレジストパターンが形成され、そのレジストパターンをマスクとしてシリコン酸化膜にエッチングを施すことにより、下部電極プラグの表面を露出する開口部が形成される。
次に、その開口部内を含むシリコン酸化膜上にドープトポリシリコン膜とアモルファスシリコン膜が形成される。次に、そのアモルファスシリコン膜に所定の粗面化処理を施すことにより、RGP膜(Rugged Grain Polysilicon)が形成される。
次に、開口部内を埋めるようにRGP膜上に埋め込み絶縁膜が形成される。その埋め込み絶縁膜に化学的機械研磨CMP(Chemical Mechanical Polishing)処理を施すことにより、シリコン酸化膜上に位置するRGP膜およびドープトポリシリコン膜が除去されて開口部内にRGP膜が残される。これにより、隣合うストレージノードとの電気的な分離がされたことになる。
次に、RGP膜上に位置する埋め込み絶縁膜が除去され、さらに、RGP膜を取り囲むように位置するシリコン酸化膜が除去される。これにより、RGP膜によるストレージノードが露出する。
次に、RGP膜を覆うようにキャパシタ絶縁膜が形成される。そのキャパシタ絶縁膜上にセルプレートとなるチタンナイトライド(TiN)膜およびポリシリコン膜が形成される。これにより、ストレージノード、キャパシタ絶縁膜およびセルプレートを含むキャパシタが形成される。
その後、キャパシタを覆うように他の層間絶縁膜が形成され、さらに、その層間絶縁膜上に所定の配線層が形成されて、DRAMの主要な部分が完成する。
特開2001−203334号公報
しかしながら、上述した従来のDRAMの製造方法では、次のような問題点があった。従来の製造方法では、ストレージノード形成する際に、隣合うストレージノード間の電気的な短絡を防止するために、ストレージノードの分離工程の前に粗面化処理が施される。すなわち、埋め込み絶縁膜のCMP処理の前に、アモルファスシリコン膜に所定の粗面化処理が施されることになる。
そのため、粗面化処理を施した後キャパシタ絶縁膜を形成するまでの間に、半導体基板に施されるCMP処理やエッチング処理等によってRGP膜が剥離するおそれがあった。その結果、キャパシタの容量を充分に確保することができないおそれがあった。
本発明は上記問題点を解決するためになされたものであり、その目的はキャパシタの電極となる層の剥離が抑制される半導体装置の製造方法を提供することである。
本発明に係る半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面上に所定の厚さの第1絶縁膜を形成する。その第1絶縁膜に半導体基板の主表面を露出する開口部を形成する。開口部の底面および側面上を含む第1絶縁膜の表面上にアモルファスシリコン膜を形成する。アモルファスシリコン膜の表面上にシリコンを成長させるための少なくともシリコンの核を形成して電極となる層を形成する。開口部を埋めるように電極となる層の上に第2絶縁膜を形成する。第1絶縁膜の上面上に位置する電極となる層の部分および第2絶縁膜の部分を除去することにより、電極となる層を電気的に分離する。第1絶縁膜および第2絶縁膜を除去することにより、電極となる層を露出する。露出した電極となる層のシリコンを結晶成長させることにより、凹凸状の電極を形成する。電極の上に第3絶縁膜を介在させて他の電極を形成する。
この製造方法によれば、電極となる層は、まず、少なくともシリコンの核が形成された状態で、電気的な分離、第2絶縁膜の除去および第1絶縁膜の除去を行うことによって、シリコンの粒が飛散したり電極となる層が剥離したりするのを抑制することができ、そして、その後、露出した電極となる層のシリコンの結晶化を促進して凹凸状の電極とすることで、電極、第3絶縁膜および他の電極からなるキャパシタの容量を増大することができる。
(実施例1)
本発明の実施例1に係る半導体装置の製造方法としてDRAMの製造方法について説明する。まず、半導体基板1上にメモリセルトランジスタ等が形成される。次に、そのメモリセルトランジスタを覆うように、たとえばシリコン酸化膜の層間絶縁膜2が形成される。その層間絶縁膜2にメモリセルトランジスタを露出するコンタクトホール2aが形成される(図1参照)。
本発明の実施例1に係る半導体装置の製造方法としてDRAMの製造方法について説明する。まず、半導体基板1上にメモリセルトランジスタ等が形成される。次に、そのメモリセルトランジスタを覆うように、たとえばシリコン酸化膜の層間絶縁膜2が形成される。その層間絶縁膜2にメモリセルトランジスタを露出するコンタクトホール2aが形成される(図1参照)。
次に、そのコンタクトホール2aを埋めるように層間絶縁膜2上にドープトポリシリコン膜が形成される。そのドープトポリシリコン膜の全面にエッチバック処理を施すことにより、コンタクトホール2a内に位置するドープトポリシリコン膜の部分を残して、層間絶縁膜2の上面上に位置するドープトポリシリコン膜が除去される。これにより、図1に示すように、コンタクトホール2a内に下部電極プラグ3が形成される。
次に、下部電極プラグ3を覆うように、層間絶縁膜2上にエッチングストッパとしてシリコン窒化膜4が形成される。そのシリコン窒化膜4上にストレージノードを形成するためのシリコン酸化膜5が形成される。
次に、そのシリコン酸化膜5上に所定のレジストパターン(図示せず)が形成され、そのレジストパターンをマスクとしてシリコン酸化膜5にエッチングを施すことにより、下部電極プラグ3の表面を露出する開口部5aが形成される。
次に、図2に示すように、その開口部5a内を含むシリコン酸化膜5上に、CVD(Chemical Vapor Deposition)法によりドープトポリシリコン膜(図示せず)を介在させて、温度約500℃のもとでアモルファスシリコン膜6が形成される。
次に、そのアモルファスシリコン膜6に、たとえば温度約750℃〜780℃、ジシラン(Si2H6)ガス雰囲気のもとで粗面化処理が施される。これにより、シリコンの核が形成されてその核が成長し、図3に示すように、半球状のRGP膜6aが形成される。
次に、図4に示すように、開口部5aを埋めるように半球状のRGP膜6a上に、CVD法によりBPTEOS(Boro Phopho Tetra Ethyl Ortho Silicate glass)膜7が形成される。
次に、図5に示すように、CMP処理を施すことにより、開口部5a内に位置するRGP膜6aの部分を残して、シリコン酸化膜5の上面上に位置するBPTEOS膜7の部分およびRGP膜6aの部分が除去される。CMP処理の後、所定の洗浄処理が施される。これにより、隣合うストレージノードとなる部分との電気的な分離がされたことになる。
次に、所定のエッチング処理を施すことにより、残されたRGP膜6aの上に位置するBPTEOS膜7の部分が除去される。さらに、エッチング処理を施すことにより、残されたRGP膜6aの周囲に位置するシリコン酸化膜5が除去されて、図6に示すように、キャパシタのストレージノードとなる半球状のRGP膜6aが露出する。なお、このとき、図7に示すように、RGP膜6aが転倒しないように、シリコン酸化膜5を一部残した状態としてもよい。
次に、図8に示すように、温度約750℃〜780℃のもとでアニール処理を施すことにより、半球状のRGP膜6aをさらに結晶成長させる。これにより、半球状のRGP膜6aがより球形状に近づいた略球状のRGP膜6bとなって、略球状のRGP膜6bによる凹凸状の表面を有するストレージノード8が形成されることになる。
次に、図9に示すように、CVD法によりストレージノード8上にキャパシタ絶縁膜9が形成される。次に、図10に示すように、CVD法によりキャパシタ絶縁膜9上にポリシリコン膜を形成することにより、セルプレート10が形成される。このようにして、ストレージノード8、キャパシタ絶縁膜9およびセルプレート10を有するキャパシタ11が形成されることになる。
次に、図11に示すように、CVD法によりキャパシタ11を覆うように層間絶縁膜12が形成される。その後、その層間絶縁膜12上に所定の金属配線(図示せず)等が形成されてDRAMの主要な部分が完成する。
上述した半導体装置の製造方法では、まず、開口部5a内を含むシリコン酸化膜5上に半球状のRGP膜6aが形成され、その開口部5aがBPTEOS膜7によって埋め込まれた後に、開口部5a内に位置する半球状のRGP膜6aの部分を残して他の部分がCMP処理により除去される。
その開口部5aを埋め込むBPTEOS膜7は、比較的低い温度、すなわち、シリコンの結晶が成長する温度よりも低い温度のもとで形成される。これにより、半球状のRGP膜6aにおいてシリコンが結晶成長するのが抑えられて、CMP処理が施される際に、RGP膜6a(シリコン粒)が飛散するのが抑制されることになる。また、CMP処理が施された後に行われる洗浄処理やエッチング処理等においても、RGP膜6aが飛散したり剥離したりするのが抑制される。
そして、その後、半球状のRGP膜6aにシリコンの結晶を成長させるためのアニールが施されて略球状のRGP膜6bが形成されることで、ストレージノード8の表面積が増加してキャパシタの容量を増やすことができる。
このように、本半導体装置の製造方法では、シリコンの結晶化が抑制された半球状のRGP膜6aの状態でCMP処理、洗浄処理およびエッチング処理等を行うことによって、RGP膜6aが飛散したり剥離したりするのを抑制することができる。そして、その後、アニールにより半球状のRGP膜6aのシリコンの結晶化を促進して略球状のRGP膜6bとすることで、キャパシタの容量を増やすことができる。
(実施例2)
本発明の実施例2に係る半導体装置の製造方法について説明する。まず、図12に示す工程までは、前述した図2に示す工程までと同様の処理が施される。その後、図13に示すように、ジシラン(Si2H6)ガス雰囲気のもとで、たとえば温度約750℃〜780℃のアニール処理をアモルファスシリコン膜6に施すことによって、シリコンの核6cが形成される。ここでは、半球状のRGP膜となるまでシリコンの結晶成長は行われない。
本発明の実施例2に係る半導体装置の製造方法について説明する。まず、図12に示す工程までは、前述した図2に示す工程までと同様の処理が施される。その後、図13に示すように、ジシラン(Si2H6)ガス雰囲気のもとで、たとえば温度約750℃〜780℃のアニール処理をアモルファスシリコン膜6に施すことによって、シリコンの核6cが形成される。ここでは、半球状のRGP膜となるまでシリコンの結晶成長は行われない。
次に、図14に示すように、開口部5aを埋めるようにシリコンの核6cが形成されたポリシリコン膜上に、CVD法によりBPTEOS膜7が形成される。次に、図15に示すように、CMP処理を施すことにより、開口部5a内に位置するシリコンの核6cの部分を残して、シリコン酸化膜5上に位置するBPTEOS膜7の部分およびシリコンの核6cの部分が除去される。CMP処理の後、所定の洗浄処理が施される。これにより、隣合うストレージノードとなる部分との電気的な分離がされたことになる。
次に、所定のエッチング処理を施すことにより、残されたシリコンの核6cが形成されたポリシリコン膜の上に位置するBPTEOS膜7の部分が除去される。さらに、エッチング処理を施すことにより、残されたシリコンの核6cが形成されたポリシリコン膜の周囲に位置するシリコン酸化膜5が除去されて、図16に示すように、キャパシタのストレージノードとなるシリコンの核6cが形成されたポリシリコン膜が露出する。
次に、図17に示すように、温度約750℃〜780℃のもとでアニール処理を施すことにより、シリコンの核6cを結晶成長させて、略球状のRGP膜6bが形成される。これにより、略球状のRGP膜6bによる凹凸状の表面を有するストレージノード8が形成されることになる。
次に、図18に示すように、CVD法によりストレージノード8上にキャパシタ絶縁膜9が形成される。次に、図19に示すように、CVD法によりキャパシタ絶縁膜9上に、たとえばチタンナイトライド膜およびポリシリコン膜を形成することにより、セルプレート10が形成される。このようにして、ストレージノード8、キャパシタ絶縁膜9およびセルプレート10を有するキャパシタ11が形成されることになる。
次に、図20に示すように、CVD法によりキャパシタ11を覆うように層間絶縁膜12が形成される。その後、その層間絶縁膜12上に所定の金属配線(図示せず)等が形成されてDRAMの主要な部分が完成する。
上述した半導体装置の製造方法では、まず、開口部5a内を含むシリコン酸化膜5上にアモルファスシリコン膜6が形成され、その表面にシリコンの核6cが形成される。その状態で開口部5aがBPTEOS膜7によって埋め込まれた後に、開口部5a内に位置するシリコンの核6cが形成された部分を残して他の部分がCMP処理により除去される。
その開口部5aを埋め込むBPTEOS膜7は、比較的低い温度、すなわち、シリコンの結晶が成長する温度よりも低い温度のもとで形成される。これにより、シリコンの核6cが結晶成長するのが抑えられて、CMP処理が施される際にシリコン粒が飛散するのが抑制されることになる。また、CMP処理が施された後に行われる洗浄処理やエッチング処理等においても、シリコン粒が飛散したり剥離したりするのが抑制される。
そして、その後、シリコンの核6cを結晶成長させるためのアニールが施されて略球状のRGP膜6bが形成されることで、ストレージノード8の表面積が増加してキャパシタの容量を増やすことができる。
このように、本半導体装置の製造方法では、シリコンの核6cが形成された状態でCMP処理、洗浄処理およびエッチング処理等を行うことによって、シリコンの粒が飛散したり剥離したりするのを抑制することができる。そして、その後、アニールによりシリコンの核6cを結晶成長させて略球状のRGP膜6bとすることで、キャパシタの容量を増やすことができる。
なお、上述した各実施例では、開口部5aを埋め込む絶縁膜としてBPTEOS膜7をれに挙げて説明したが、シリコンの結晶が成長する温度よりも低い温度のもとで形成される絶縁膜であればBPTEOS膜7に限られず、たとえば、リンだけをドープしたPSG(Phospho Silicate Glass)膜、不純物をドープさせないUSG(Undoped Silicate Glass)膜、あるいは、スピンオングラス法によって形成されるSOG(Spin On Glass)膜等を適用してもよい。また、コンタクトホール2a内に形成される下部電極プラグ3は、半導体基板上に形成されたパッド電極に電気的に接続されるような構造としてもよい。
本発明は、キャパシタ備えた半導体装置においてキャパシタの容量を確保するのに有効に適用される。
1 半導体基板、5 シリコン酸化膜、2a コンタクトホール、3 下部電極プラグ、4 シリコン窒化膜、5a 開口部、6 アモルファスシリコン膜、6a 半球状のRGP膜、6b 略球状のRGP膜、6c シリコンの核、7 BPTEOS膜、8 ストレージノード、9 キャパシタ絶縁膜、10 セルプレート、11 キャパシタ、2,12 層間絶縁膜。
Claims (5)
- 半導体基板の主表面上に所定の厚さの第1絶縁膜を形成する工程と、
前記第1絶縁膜に前記半導体基板の主表面を露出する開口部を形成する工程と、
前記開口部の底面および側面上を含む前記第1絶縁膜の表面上にアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜の表面上にシリコンを成長させるための少なくともシリコンの核を形成して電極となる層を形成する工程と、
前記開口部を埋めるように前記電極となる層の上に第2絶縁膜を形成する工程と、
前記第1絶縁膜の上面上に位置する前記電極となる層の部分および前記第2絶縁膜の部分を除去することにより、前記電極となる層を電気的に分離する工程と、
前記第1絶縁膜および前記第2絶縁膜を除去することにより、前記電極となる層を露出する工程と、
露出した前記電極となる層のシリコンを結晶成長させることにより、凹凸状の電極を形成する工程と、
前記電極の上に第3絶縁膜を介在させて他の電極を形成する工程と
を備えた、半導体装置の製造方法。 - 前記電極となる層を形成する工程は、前記電極となる層に形成された前記シリコンの核を、一連のシリコンの結晶成長過程における所定の途中の成長段階まで成長させる工程を含む、請求項1記載の半導体装置の製造方法。
- 前記第2絶縁膜を形成する工程では、前記第2絶縁膜はシリコンの結晶成長が起きる温度よりも低い温度条件のもとで形成される、請求項1または2に記載の半導体装置の製造方法。
- 前記第2絶縁膜を形成する工程では、前記第2絶縁膜としてボロンおよびリンを添加したシリコン酸化膜が形成される、請求項1〜3のいずれかに記載の半導体装置の製造方法。
- 前記電極となる層を形成する工程では、前記シリコンの核はジシラン(Si2H6)ガスを用いることにより形成される、請求項1〜4のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003290204A JP2005064119A (ja) | 2003-08-08 | 2003-08-08 | 半導体装置の製造方法 |
TW093121468A TW200509314A (en) | 2003-08-08 | 2004-07-19 | Method of fabricating semiconductor device |
US10/900,151 US6977199B2 (en) | 2003-08-08 | 2004-07-28 | Method of fabricating semiconductor device |
KR1020040061595A KR20050018746A (ko) | 2003-08-08 | 2004-08-05 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003290204A JP2005064119A (ja) | 2003-08-08 | 2003-08-08 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005064119A true JP2005064119A (ja) | 2005-03-10 |
Family
ID=34114121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003290204A Withdrawn JP2005064119A (ja) | 2003-08-08 | 2003-08-08 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6977199B2 (ja) |
JP (1) | JP2005064119A (ja) |
KR (1) | KR20050018746A (ja) |
TW (1) | TW200509314A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100668833B1 (ko) * | 2004-12-17 | 2007-01-16 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
CN100468695C (zh) * | 2006-12-04 | 2009-03-11 | 中芯国际集成电路制造(上海)有限公司 | 改善多晶硅缺陷的方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100282709B1 (ko) | 1998-08-28 | 2001-03-02 | 윤종용 | 반구형 실리콘을 이용한 캐패시터의 제조 방법 |
JP2001203334A (ja) | 1999-11-10 | 2001-07-27 | Mitsubishi Electric Corp | キャパシタを有する半導体装置およびその製造方法 |
US6399440B1 (en) * | 1999-11-22 | 2002-06-04 | Vanguard International Semiconductor Corporation | Method to reduce the node contact resistance |
JP2002190582A (ja) | 2000-12-21 | 2002-07-05 | Mitsubishi Electric Corp | 半導体メモリ及びその製造方法 |
-
2003
- 2003-08-08 JP JP2003290204A patent/JP2005064119A/ja not_active Withdrawn
-
2004
- 2004-07-19 TW TW093121468A patent/TW200509314A/zh unknown
- 2004-07-28 US US10/900,151 patent/US6977199B2/en not_active Expired - Fee Related
- 2004-08-05 KR KR1020040061595A patent/KR20050018746A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
US20050032305A1 (en) | 2005-02-10 |
TW200509314A (en) | 2005-03-01 |
KR20050018746A (ko) | 2005-02-28 |
US6977199B2 (en) | 2005-12-20 |
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