JP2002190582A - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 蓄積電極膜を確実に除去して、メモリの不良
率の低減を実現するメモリセル構造を有する半導体メモ
リ及びその製造方法を提供する。 【解決手段】 基板上に堆積された層間絶縁膜の孔部内
に形成された蓄積電極膜が粗面化されてなるストレージ
ノードが、誘電膜を介してセルプレートとともにキャパ
シタを構成しているメモリセル構造を備えた半導体メモ
リの製造方法であり、上記層間絶縁膜にその厚さ方向に
沿って孔部を形成し、孔部内及び層間絶縁膜の上面側に
蓄積電極膜を形成し、層間絶縁膜の上面側に露出した蓄
積電極膜を除去し、孔部内に形成された蓄積電極膜を粗
面化し、孔部内及び上記層間絶縁膜の上面側にセルプレ
ートを形成する製造方法において、上記層間絶縁膜の上
面側に露出した蓄積電極膜の除去を、上記孔部内に形成
された蓄積電極膜を粗面化する前に行なう。
率の低減を実現するメモリセル構造を有する半導体メモ
リ及びその製造方法を提供する。 【解決手段】 基板上に堆積された層間絶縁膜の孔部内
に形成された蓄積電極膜が粗面化されてなるストレージ
ノードが、誘電膜を介してセルプレートとともにキャパ
シタを構成しているメモリセル構造を備えた半導体メモ
リの製造方法であり、上記層間絶縁膜にその厚さ方向に
沿って孔部を形成し、孔部内及び層間絶縁膜の上面側に
蓄積電極膜を形成し、層間絶縁膜の上面側に露出した蓄
積電極膜を除去し、孔部内に形成された蓄積電極膜を粗
面化し、孔部内及び上記層間絶縁膜の上面側にセルプレ
ートを形成する製造方法において、上記層間絶縁膜の上
面側に露出した蓄積電極膜の除去を、上記孔部内に形成
された蓄積電極膜を粗面化する前に行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、そのキャパシタの
蓄積容量向上のために、セルプレートとともにキャパシ
タを構成する蓄積電極膜の表面が粗面化されてなるスト
レージノードを備えた半導体メモリ及びその製造方法に
関する。
蓄積容量向上のために、セルプレートとともにキャパシ
タを構成する蓄積電極膜の表面が粗面化されてなるスト
レージノードを備えた半導体メモリ及びその製造方法に
関する。
【０００２】
【従来の技術】近年、携帯電話やノート型パーソナルコ
ンピュータ等の携帯機器の小型軽量化が進むにつれ、機
器に組み込まれる各種半導体メモリの微細化・大規模化
が求められている。なかでも、ＤＲＡＭ（Dynamic Rand
om Access Memory）は代表的なメモリであり、その微細
化・大規模化を進めるためには、メモリセル構造を縮小
化して、１ビット当たりのメモリセルが占める面積を小
さくすることが必要となる。また、一方、各メモリセル
では、情報を記憶するために、所定以上のキャパシタの
蓄積容量を確保する必要がある。最近では、これに対処
し得る技術として、誘電膜を介してセルプレートととも
にキャパシタを構成するストレージノードの表面をその
面積の増大を図り粗面化する粗面化処理がよく用いられ
るようになってきた。
ンピュータ等の携帯機器の小型軽量化が進むにつれ、機
器に組み込まれる各種半導体メモリの微細化・大規模化
が求められている。なかでも、ＤＲＡＭ（Dynamic Rand
om Access Memory）は代表的なメモリであり、その微細
化・大規模化を進めるためには、メモリセル構造を縮小
化して、１ビット当たりのメモリセルが占める面積を小
さくすることが必要となる。また、一方、各メモリセル
では、情報を記憶するために、所定以上のキャパシタの
蓄積容量を確保する必要がある。最近では、これに対処
し得る技術として、誘電膜を介してセルプレートととも
にキャパシタを構成するストレージノードの表面をその
面積の増大を図り粗面化する粗面化処理がよく用いられ
るようになってきた。
【０００３】
【発明が解決しようとする課題】蓄積電極膜が粗面化さ
れてなるストレージノードを備えたＤＲＡＭの製造方法
としては、例えば、粗面化処理後に、エッチングにより
蓄積電極膜の一部を除去して、該蓄積電極膜を分離・絶
縁する方法が知られている。かかる方法では、粗面化処
理後の蓄積電極膜の厚さが均一でないことから、エッチ
ングに際して、除去されるべき蓄積電極膜が残ることが
ある。場合によっては、残った蓄積電極膜が例えばスト
レージノードとセルプレートとの間で発生するショート
の原因となり、メモリのビット不良を引き起こす惧れが
ある。
れてなるストレージノードを備えたＤＲＡＭの製造方法
としては、例えば、粗面化処理後に、エッチングにより
蓄積電極膜の一部を除去して、該蓄積電極膜を分離・絶
縁する方法が知られている。かかる方法では、粗面化処
理後の蓄積電極膜の厚さが均一でないことから、エッチ
ングに際して、除去されるべき蓄積電極膜が残ることが
ある。場合によっては、残った蓄積電極膜が例えばスト
レージノードとセルプレートとの間で発生するショート
の原因となり、メモリのビット不良を引き起こす惧れが
ある。
【０００４】本発明は、蓄積電極膜を確実に除去して、
メモリの不良率の低減を実現するメモリセル構造を有す
る半導体メモリ及びその製造方法を提供することを目的
とするものである。
メモリの不良率の低減を実現するメモリセル構造を有す
る半導体メモリ及びその製造方法を提供することを目的
とするものである。
【０００５】
【課題を解決するための手段】本願の第１の発明は、基
板上に堆積された層間絶縁膜の孔部内に形成された蓄積
電極膜が粗面化されてなるストレージノードが、誘電膜
を介してセルプレートとともにキャパシタを構成してい
るメモリセル構造を備えた半導体メモリの製造方法にお
いて、上記層間絶縁膜にその厚さ方向に沿って孔部を形
成するステップと、上記孔部内及び層間絶縁膜の上面側
に上記蓄積電極膜を形成するステップと、上記層間絶縁
膜の上面側に露出した蓄積電極膜を除去するステップ
と、上記孔部内に形成された蓄積電極膜を粗面化するス
テップと、上記孔部内及び上記層間絶縁膜の上面側にセ
ルプレートを形成するステップとを有しており、上記層
間絶縁膜の上面側に露出した蓄積電極膜を除去するステ
ップを、上記孔部内に形成された蓄積電極膜を粗面化す
るステップの前に行なうことを特徴としたものである。
板上に堆積された層間絶縁膜の孔部内に形成された蓄積
電極膜が粗面化されてなるストレージノードが、誘電膜
を介してセルプレートとともにキャパシタを構成してい
るメモリセル構造を備えた半導体メモリの製造方法にお
いて、上記層間絶縁膜にその厚さ方向に沿って孔部を形
成するステップと、上記孔部内及び層間絶縁膜の上面側
に上記蓄積電極膜を形成するステップと、上記層間絶縁
膜の上面側に露出した蓄積電極膜を除去するステップ
と、上記孔部内に形成された蓄積電極膜を粗面化するス
テップと、上記孔部内及び上記層間絶縁膜の上面側にセ
ルプレートを形成するステップとを有しており、上記層
間絶縁膜の上面側に露出した蓄積電極膜を除去するステ
ップを、上記孔部内に形成された蓄積電極膜を粗面化す
るステップの前に行なうことを特徴としたものである。
【０００６】また、本願の第２の発明は、上記第１の発
明において、更に、上記層間絶縁膜に孔部を形成するス
テップの前に、該層間絶縁膜の上面全体に、所定以上の
耐湿性を有する保護層を形成するステップを有している
ことを特徴としたものである。
明において、更に、上記層間絶縁膜に孔部を形成するス
テップの前に、該層間絶縁膜の上面全体に、所定以上の
耐湿性を有する保護層を形成するステップを有している
ことを特徴としたものである。
【０００７】更に、本願の第３の発明は、上記第２の発
明において、上記保護層としてＳｉＮからなる層を用い
ることを特徴としたものである。
明において、上記保護層としてＳｉＮからなる層を用い
ることを特徴としたものである。
【０００８】また、更に、本願の第４の発明は、上記第
２又は第３の発明において、更に、上記セルプレートを
形成するステップの後に、上記メモリセル構造の周辺に
おける回路の上方に形成されたセルプレート及び保護層
を同時に除去することを特徴としたものである。
２又は第３の発明において、更に、上記セルプレートを
形成するステップの後に、上記メモリセル構造の周辺に
おける回路の上方に形成されたセルプレート及び保護層
を同時に除去することを特徴としたものである。
【０００９】また、更に、本願の第５の発明は、基板上
に堆積された層間絶縁膜の孔部内に形成された蓄積電極
膜が粗面化されてなるストレージノードが、誘電膜を介
してセルプレートとともにキャパシタを構成しているメ
モリセル構造を備えた半導体メモリの製造方法におい
て、上記層間絶縁膜上に所定以上の耐湿性を有する保護
層を形成するステップと、上記層間絶縁膜にその厚さ方
向に沿って孔部を形成するステップと、上記孔部内及び
層間絶縁膜上に形成された保護層の上面側に上記蓄積電
極膜を形成するステップと、上記蓄積電極膜を粗面化す
るステップと、上記保護層の上面側に露出した粗面化後
の蓄積電極膜を除去するステップと、上記孔部内及び上
記保護層の上面側にセルプレートを形成するステップと
を有しており、上記層間絶縁膜の上面側に露出した蓄積
電極膜を除去するステップを、上記孔部内に形成された
蓄積電極膜を粗面化するステップの前に行なうことを特
徴としたものである。
に堆積された層間絶縁膜の孔部内に形成された蓄積電極
膜が粗面化されてなるストレージノードが、誘電膜を介
してセルプレートとともにキャパシタを構成しているメ
モリセル構造を備えた半導体メモリの製造方法におい
て、上記層間絶縁膜上に所定以上の耐湿性を有する保護
層を形成するステップと、上記層間絶縁膜にその厚さ方
向に沿って孔部を形成するステップと、上記孔部内及び
層間絶縁膜上に形成された保護層の上面側に上記蓄積電
極膜を形成するステップと、上記蓄積電極膜を粗面化す
るステップと、上記保護層の上面側に露出した粗面化後
の蓄積電極膜を除去するステップと、上記孔部内及び上
記保護層の上面側にセルプレートを形成するステップと
を有しており、上記層間絶縁膜の上面側に露出した蓄積
電極膜を除去するステップを、上記孔部内に形成された
蓄積電極膜を粗面化するステップの前に行なうことを特
徴としたものである。
【００１０】また、更に、本願の第６の発明は、基板上
に堆積された層間絶縁膜の孔部内に形成された蓄積電極
膜が粗面化されてなるストレージノードが、誘電膜を介
してセルプレートとともにキャパシタを構成しているメ
モリセル構造を備えた半導体メモリにおいて、上記層間
絶縁膜上に所定以上の耐湿性を有する保護層が形成され
ていることを特徴としたものである。
に堆積された層間絶縁膜の孔部内に形成された蓄積電極
膜が粗面化されてなるストレージノードが、誘電膜を介
してセルプレートとともにキャパシタを構成しているメ
モリセル構造を備えた半導体メモリにおいて、上記層間
絶縁膜上に所定以上の耐湿性を有する保護層が形成され
ていることを特徴としたものである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。 実施の形態１．図１は、本発明の実施の形態１に係るＤ
ＲＡＭメモリセル構造を概略的に示す縦断面説明図であ
る。図１において、符号１はＳｉ基板，２はワード線，
３は第１の層間絶縁膜，４はビット線，５は第２の層間
絶縁膜，６はストレージノードコンタクト，７は蓄積電
極としてのストレージノード，８は第３の層間絶縁膜，
９はセルプレートをあらわすものである。また、特に図
示しないが、第３の層間絶縁膜の上面には、キャパシタ
誘電膜が成膜されている。かかる構成を備えたＤＲＡＭ
メモリセル構造において、ストレージノード，キャパシ
タ誘電膜及びセルプレートは、記憶に携わる信号の電荷
を蓄積するキャパシタを構成する。
て、添付図面を参照しながら説明する。 実施の形態１．図１は、本発明の実施の形態１に係るＤ
ＲＡＭメモリセル構造を概略的に示す縦断面説明図であ
る。図１において、符号１はＳｉ基板，２はワード線，
３は第１の層間絶縁膜，４はビット線，５は第２の層間
絶縁膜，６はストレージノードコンタクト，７は蓄積電
極としてのストレージノード，８は第３の層間絶縁膜，
９はセルプレートをあらわすものである。また、特に図
示しないが、第３の層間絶縁膜の上面には、キャパシタ
誘電膜が成膜されている。かかる構成を備えたＤＲＡＭ
メモリセル構造において、ストレージノード，キャパシ
タ誘電膜及びセルプレートは、記憶に携わる信号の電荷
を蓄積するキャパシタを構成する。
【００１２】図２の（ａ）〜（ｇ）を参照しながら、上
記実施の形態１に係るＤＲＡＭメモリセル構造における
キャパシタの製造方法について説明する。なお、図２で
は、第２の層間絶縁膜５より下側の構造を省略して示
す。まず、図２の（ａ）に示すように、ストレージノー
ドコンタクト６（図１参照）の形成後、第２の層間絶縁
膜５上には、第３の層間絶縁膜８が堆積される。この第
３の層間絶縁膜８の材料としては、例えばＴＥＯＳ（Te
tra Etyle Ortho Silicate）やＢＰＴＥＯＳ（Boro Pho
spho Tetra Etyle Ortho Silicate：ＴＥＯＳ−Ｏ3系の
ＢＰＳＧ膜）が用いられる。
記実施の形態１に係るＤＲＡＭメモリセル構造における
キャパシタの製造方法について説明する。なお、図２で
は、第２の層間絶縁膜５より下側の構造を省略して示
す。まず、図２の（ａ）に示すように、ストレージノー
ドコンタクト６（図１参照）の形成後、第２の層間絶縁
膜５上には、第３の層間絶縁膜８が堆積される。この第
３の層間絶縁膜８の材料としては、例えばＴＥＯＳ（Te
tra Etyle Ortho Silicate）やＢＰＴＥＯＳ（Boro Pho
spho Tetra Etyle Ortho Silicate：ＴＥＯＳ−Ｏ3系の
ＢＰＳＧ膜）が用いられる。
【００１３】次に、ストレージノード形成用の写真製版
によって、エッチングが行なわれる。このエッチングに
よって、図２の（ｂ）に示すように、第３の層間絶縁膜
８には、その厚さ方向に沿って上面側及び底面側に連通
する連通孔８ａが形成される。この連通孔８ａは、図１
からよく分かるように、ストレージノードコンタクト６
の端面を含む第２の層間絶縁膜５の上面の一部を該連通
孔８ａを通じて露出させるべく形成される。
によって、エッチングが行なわれる。このエッチングに
よって、図２の（ｂ）に示すように、第３の層間絶縁膜
８には、その厚さ方向に沿って上面側及び底面側に連通
する連通孔８ａが形成される。この連通孔８ａは、図１
からよく分かるように、ストレージノードコンタクト６
の端面を含む第２の層間絶縁膜５の上面の一部を該連通
孔８ａを通じて露出させるべく形成される。
【００１４】続いて、図２の（ｃ）に示すように、第３
の層間絶縁膜８上には、例えばポリシリコン又はアモル
ファスシリコンを用いて、蓄積電極膜１０が形成され
る。この場合、第３の層間絶縁膜８に形成された連通孔
８ａを構成する内壁面および連通孔８ａを通じて露出す
る第２の層間絶縁膜５の上面の一部にも、蓄積電極膜１
０が形成される。
の層間絶縁膜８上には、例えばポリシリコン又はアモル
ファスシリコンを用いて、蓄積電極膜１０が形成され
る。この場合、第３の層間絶縁膜８に形成された連通孔
８ａを構成する内壁面および連通孔８ａを通じて露出す
る第２の層間絶縁膜５の上面の一部にも、蓄積電極膜１
０が形成される。
【００１５】更に、写真レジスト・ＳＯＧ等の処理後に
除去可能な保護材１３が、蓄積電極膜１０が形成された
連通孔８ａに埋め込まれる。これにより、図２の（ｄ）
に示すように、蓄積電極膜１０は、第３の層間絶縁膜８
の上面及びその近傍のみにおいて露出することになる。
除去可能な保護材１３が、蓄積電極膜１０が形成された
連通孔８ａに埋め込まれる。これにより、図２の（ｄ）
に示すように、蓄積電極膜１０は、第３の層間絶縁膜８
の上面及びその近傍のみにおいて露出することになる。
【００１６】また、更に、蓄積電極膜１０を分離・絶縁
するために、エッチングによって、第３の層間絶縁膜８
の上面側に形成されていた蓄積電極膜１０が除去され
る。第２の層間絶縁膜５の上面の一部を含む連通孔８ａ
の内部に形成された蓄積電極膜１０を保護する保護材１
３が除去されると、図２の（ｅ）に示すような蓄積電極
膜１０が得られる。
するために、エッチングによって、第３の層間絶縁膜８
の上面側に形成されていた蓄積電極膜１０が除去され
る。第２の層間絶縁膜５の上面の一部を含む連通孔８ａ
の内部に形成された蓄積電極膜１０を保護する保護材１
３が除去されると、図２の（ｅ）に示すような蓄積電極
膜１０が得られる。
【００１７】更に、続いて、蓄積電極膜１０に粗面化処
理が施される。そして、必要があれば、エッチング等の
処理により蓄積電極膜１０の形状が調整された上で、こ
の蓄積電極膜１０を電極とするために、注入やアニール
等の処理が施される。以上で、図２の（ｆ）に示すよう
なストレージノード７が完成する。なお、本発明の各実
施の形態に関係して参照される図１〜５では、粗面化処
理前後の変化を概念的にあらわすために、粗面化処理が
施された後の蓄積電極膜１０をストレージノード７とし
て、円の集合で描くようにした。
理が施される。そして、必要があれば、エッチング等の
処理により蓄積電極膜１０の形状が調整された上で、こ
の蓄積電極膜１０を電極とするために、注入やアニール
等の処理が施される。以上で、図２の（ｆ）に示すよう
なストレージノード７が完成する。なお、本発明の各実
施の形態に関係して参照される図１〜５では、粗面化処
理前後の変化を概念的にあらわすために、粗面化処理が
施された後の蓄積電極膜１０をストレージノード７とし
て、円の集合で描くようにした。
【００１８】そして、例えばＯＮ膜（ＳｉＯ2とＳｉ3Ｎ
4の積層膜）又はＴａ2Ｏ5膜を用いてキャパシタ誘電膜
（不図示）が第３の層間絶縁膜８上に成膜された後、ス
トレージノード７が形成された連通孔８ａ内およびキャ
パシタ誘電膜上に、ポリシリコンを用いて、セルプレー
ト９が形成される。以上で、図２の（ｇ）に示すような
ＤＲＡＭメモリセル構造におけるキャパシタが得られ
る。
4の積層膜）又はＴａ2Ｏ5膜を用いてキャパシタ誘電膜
（不図示）が第３の層間絶縁膜８上に成膜された後、ス
トレージノード７が形成された連通孔８ａ内およびキャ
パシタ誘電膜上に、ポリシリコンを用いて、セルプレー
ト９が形成される。以上で、図２の（ｇ）に示すような
ＤＲＡＭメモリセル構造におけるキャパシタが得られ
る。
【００１９】この実施の形態１では、蓄積電極膜１０の
粗面化処理（図２の（ｆ）参照）前に、蓄積電極膜１０
を分離・絶縁するためのエッチングを行なうことによ
り、その対象となる膜厚が均一であるため、ムラのない
良好なエッチングを行なうことが可能となり、ストレー
ジノード７とセルプレート９との間で生じるショートの
原因となる蓄積電極膜１０の残りの発生を抑制すること
ができる。これにより、メモリの不良率を低減し、製品
の生産性を向上させることが可能である。
粗面化処理（図２の（ｆ）参照）前に、蓄積電極膜１０
を分離・絶縁するためのエッチングを行なうことによ
り、その対象となる膜厚が均一であるため、ムラのない
良好なエッチングを行なうことが可能となり、ストレー
ジノード７とセルプレート９との間で生じるショートの
原因となる蓄積電極膜１０の残りの発生を抑制すること
ができる。これにより、メモリの不良率を低減し、製品
の生産性を向上させることが可能である。
【００２０】以下、本発明の別の実施の形態について説
明する。なお、以下の説明では、上記実施の形態１にお
ける場合と同じものについては、同一の符号を付し、そ
れ以上の説明を省略する。 実施の形態２．粗面化処理前にエッチングを行なう場合
には、従来のように粗面化処理前にエッチングを行なう
場合と比べて、第３の層間絶縁膜８がその上面側で湿気
等の外界に曝される頻度が多くなり、外界の影響による
第３の層間絶縁膜８の後退が懸念されるが、これに対処
すべく、本発明の実施の形態２では、第３の層間絶縁膜
８上に、耐湿性の比較的高い保護膜が予め形成される。
明する。なお、以下の説明では、上記実施の形態１にお
ける場合と同じものについては、同一の符号を付し、そ
れ以上の説明を省略する。 実施の形態２．粗面化処理前にエッチングを行なう場合
には、従来のように粗面化処理前にエッチングを行なう
場合と比べて、第３の層間絶縁膜８がその上面側で湿気
等の外界に曝される頻度が多くなり、外界の影響による
第３の層間絶縁膜８の後退が懸念されるが、これに対処
すべく、本発明の実施の形態２では、第３の層間絶縁膜
８上に、耐湿性の比較的高い保護膜が予め形成される。
【００２１】図３の（ａ）〜（ｇ）を参照しながら、こ
の実施の形態２に係るＤＲＡＭメモリセル構造における
キャパシタの製造方法について説明する。まず、ストレ
ージノードコンタクト６（図１参照）の形成後、第２の
層間絶縁膜５上に、例えばＴＥＯＳ又はＢＰＴＥＯＳを
用いて、第３の層間絶縁膜８が堆積される。更に、この
絶縁膜上に、図３の（ａ）に示すように、耐湿性の比較
的高い保護膜２１が形成される。この保護膜としては、
ＳｉＮ保護膜（窒化シリコン膜）が用いられる。
の実施の形態２に係るＤＲＡＭメモリセル構造における
キャパシタの製造方法について説明する。まず、ストレ
ージノードコンタクト６（図１参照）の形成後、第２の
層間絶縁膜５上に、例えばＴＥＯＳ又はＢＰＴＥＯＳを
用いて、第３の層間絶縁膜８が堆積される。更に、この
絶縁膜上に、図３の（ａ）に示すように、耐湿性の比較
的高い保護膜２１が形成される。この保護膜としては、
ＳｉＮ保護膜（窒化シリコン膜）が用いられる。
【００２２】次に、ストレージノード形成用の写真製版
により、エッチングが行なわれる。このエッチングによ
って、図３の（ｂ）に示すように、第３の層間絶縁膜８
には、その厚さ方向に沿って上面側及び底面側に連通す
る連通孔８ａが形成される。この連通孔８ａは、図１か
らよく分かるように、ストレージノードコンタクト６の
端面を含む第２の層間絶縁膜５の上面の一部を該連通孔
８ａを通じて露出させるべく形成される。
により、エッチングが行なわれる。このエッチングによ
って、図３の（ｂ）に示すように、第３の層間絶縁膜８
には、その厚さ方向に沿って上面側及び底面側に連通す
る連通孔８ａが形成される。この連通孔８ａは、図１か
らよく分かるように、ストレージノードコンタクト６の
端面を含む第２の層間絶縁膜５の上面の一部を該連通孔
８ａを通じて露出させるべく形成される。
【００２３】続いて、図３の（ｃ）に示すように、第３
の層間絶縁膜８上には、例えばポリシリコン又はアモル
ファスシリコンを用いて、蓄積電極膜１０が形成され
る。この場合、第３の層間絶縁膜８に形成された連通孔
８ａを構成する内壁面および連通孔８ａを通じて露出す
る第２の層間絶縁膜５の上面の一部にも、蓄積電極膜１
０が形成される。
の層間絶縁膜８上には、例えばポリシリコン又はアモル
ファスシリコンを用いて、蓄積電極膜１０が形成され
る。この場合、第３の層間絶縁膜８に形成された連通孔
８ａを構成する内壁面および連通孔８ａを通じて露出す
る第２の層間絶縁膜５の上面の一部にも、蓄積電極膜１
０が形成される。
【００２４】更に、写真レジスト・ＳＯＧ等の処理後に
除去可能な保護材が、蓄積電極膜１０が形成された連通
孔８ａに埋め込まれる。これにより、図３の（ｄ）に示
すように、蓄積電極膜１０は、第３の層間絶縁膜８の上
面及びその近傍のみにおいて露出することになる。
除去可能な保護材が、蓄積電極膜１０が形成された連通
孔８ａに埋め込まれる。これにより、図３の（ｄ）に示
すように、蓄積電極膜１０は、第３の層間絶縁膜８の上
面及びその近傍のみにおいて露出することになる。
【００２５】また、更に、蓄積電極膜１０を分離・絶縁
するために、エッチングによって、第３の層間絶縁膜８
の上面側に露出した蓄積電極膜１０が除去される。第２
の層間絶縁膜５の上面の一部を含む連通孔８ａの内部に
形成された蓄積電極膜１０を保護していた保護材１３が
除去されると、図３の（ｅ）に示すような蓄積電極膜１
０が得られる。
するために、エッチングによって、第３の層間絶縁膜８
の上面側に露出した蓄積電極膜１０が除去される。第２
の層間絶縁膜５の上面の一部を含む連通孔８ａの内部に
形成された蓄積電極膜１０を保護していた保護材１３が
除去されると、図３の（ｅ）に示すような蓄積電極膜１
０が得られる。
【００２６】続いて、蓄積電極膜１０に粗面化処理が施
される。そして、必要があれば、エッチングにより蓄積
電極膜１０の形状が調整された上で、この蓄積電極膜１
０を電極とするために、注入やアニール等の処理が施さ
れる。以上で、図３の（ｆ）に示すようなストレージノ
ード７が完成する。また、この実施の形態２では、第３
の層間絶縁膜８上にＳｉＮ保護膜２１が形成されている
ため、必要があれば、粗面処理後に、更にドライエッチ
ングを行なってもよい。このドライエッチングにより、
ストレージノード７の粗面における異物や第３の層間絶
縁膜８上になお残る蓄積電極膜１０を確実に除去するこ
とができる。
される。そして、必要があれば、エッチングにより蓄積
電極膜１０の形状が調整された上で、この蓄積電極膜１
０を電極とするために、注入やアニール等の処理が施さ
れる。以上で、図３の（ｆ）に示すようなストレージノ
ード７が完成する。また、この実施の形態２では、第３
の層間絶縁膜８上にＳｉＮ保護膜２１が形成されている
ため、必要があれば、粗面処理後に、更にドライエッチ
ングを行なってもよい。このドライエッチングにより、
ストレージノード７の粗面における異物や第３の層間絶
縁膜８上になお残る蓄積電極膜１０を確実に除去するこ
とができる。
【００２７】そして、例えばＯＮ膜（ＳｉＯ2とＳｉ3Ｎ
4の積層膜）若しくはＴａ2Ｏ5膜等を用いてキャパシタ
誘電膜（不図示）がＳｉＮ保護膜２１上に成膜された
後、ストレージノード７が形成された連通孔８ａ内およ
びＳｉＮ保護膜２１上に、ポリシリコンを用いて、セル
プレート９が形成される。以上で、図３の（ｇ）に示す
ようなＤＲＡＭメモリセル構造におけるキャパシタが得
られる。
4の積層膜）若しくはＴａ2Ｏ5膜等を用いてキャパシタ
誘電膜（不図示）がＳｉＮ保護膜２１上に成膜された
後、ストレージノード７が形成された連通孔８ａ内およ
びＳｉＮ保護膜２１上に、ポリシリコンを用いて、セル
プレート９が形成される。以上で、図３の（ｇ）に示す
ようなＤＲＡＭメモリセル構造におけるキャパシタが得
られる。
【００２８】この実施の形態２では、第３の層間絶縁膜
８上に、耐湿性の比較的高いＳｉＮ保護膜２１が蓄積電
極膜１０の形成前に予め形成されるため、第３の層間絶
縁膜８の上面が、それ以降の処理の間に、湿気等の外界
に曝されることはない。これにより、外界の影響から第
３の層間絶縁膜８を保護し、その後退を防止することが
できる。
８上に、耐湿性の比較的高いＳｉＮ保護膜２１が蓄積電
極膜１０の形成前に予め形成されるため、第３の層間絶
縁膜８の上面が、それ以降の処理の間に、湿気等の外界
に曝されることはない。これにより、外界の影響から第
３の層間絶縁膜８を保護し、その後退を防止することが
できる。
【００２９】次に、図３を参照して説明したメモリセル
構造の周辺回路上に形成されたセルプレート９及びＳｉ
Ｎ保護膜２１の除去方法について説明する。図４は、図
３の製造フローに継続するセルプレート９及びＳｉＮ保
護膜２１の除去フローを示す説明図である。図４の
（ａ）に示す段階で、セルプレート９及びＳｉＮ保護膜
２１は、第３の層間絶縁膜８の上面全体を覆っている。
メモリセル構造の周辺回路上に形成されたセルプレート
９及びＳｉＮ保護膜２１を除去するために、写真製版に
より、図４の（ｂ）に示すように、メモリセル構造の上
方部分に、エッチング保護膜２５が形成される。そし
て、エッチング保護膜２５に保護されていないセルプレ
ート９及びＳｉＮ保護膜２１の両方がドライエッチング
により同時に除去される。以上で、図４の（ｃ）に示す
ように、メモリセル構造の周辺回路上に形成されたセル
プレート９及びＳｉＮ保護膜２１が除去される。このよ
うにして、セルプレート９及びＳｉＮ保護膜２１が、周
辺回路のメタルとのコンタクト形成用のエッチングに影
響する惧れをなくすることができる。
構造の周辺回路上に形成されたセルプレート９及びＳｉ
Ｎ保護膜２１の除去方法について説明する。図４は、図
３の製造フローに継続するセルプレート９及びＳｉＮ保
護膜２１の除去フローを示す説明図である。図４の
（ａ）に示す段階で、セルプレート９及びＳｉＮ保護膜
２１は、第３の層間絶縁膜８の上面全体を覆っている。
メモリセル構造の周辺回路上に形成されたセルプレート
９及びＳｉＮ保護膜２１を除去するために、写真製版に
より、図４の（ｂ）に示すように、メモリセル構造の上
方部分に、エッチング保護膜２５が形成される。そし
て、エッチング保護膜２５に保護されていないセルプレ
ート９及びＳｉＮ保護膜２１の両方がドライエッチング
により同時に除去される。以上で、図４の（ｃ）に示す
ように、メモリセル構造の周辺回路上に形成されたセル
プレート９及びＳｉＮ保護膜２１が除去される。このよ
うにして、セルプレート９及びＳｉＮ保護膜２１が、周
辺回路のメタルとのコンタクト形成用のエッチングに影
響する惧れをなくすることができる。
【００３０】実施の形態３．更に、図５の（ａ）〜
（ｇ）を参照しながら、本発明の実施の形態３に係るＤ
ＲＡＭメモリセル構造のキャパシタの製造方法について
説明する。この実施の形態３では、上記実施の形態２に
おける場合と同様に、第３の層間絶縁膜８上にＳｉＮ保
護膜２１が形成されるが、ここでは、従来知られた工程
順序、すなわち、蓄積電極膜１０の粗面化処理後にエッ
チングを行なう順序で製造が実施される。
（ｇ）を参照しながら、本発明の実施の形態３に係るＤ
ＲＡＭメモリセル構造のキャパシタの製造方法について
説明する。この実施の形態３では、上記実施の形態２に
おける場合と同様に、第３の層間絶縁膜８上にＳｉＮ保
護膜２１が形成されるが、ここでは、従来知られた工程
順序、すなわち、蓄積電極膜１０の粗面化処理後にエッ
チングを行なう順序で製造が実施される。
【００３１】まず、図５の（ａ）に示すように、ストレ
ージノードコンタクト６（図１参照）の形成後、第２の
層間絶縁膜５上に、ＴＥＯＳ又はＢＰＴＥＯＳを用い
て、第３の層間絶縁膜８が堆積され、また、この絶縁膜
８上には、耐湿性が比較的高いＳｉＮ保護膜２１が形成
される。
ージノードコンタクト６（図１参照）の形成後、第２の
層間絶縁膜５上に、ＴＥＯＳ又はＢＰＴＥＯＳを用い
て、第３の層間絶縁膜８が堆積され、また、この絶縁膜
８上には、耐湿性が比較的高いＳｉＮ保護膜２１が形成
される。
【００３２】次に、ストレージノード形成用の写真製版
により、エッチングが行なわれる。このエッチングによ
って、図５の（ｂ）に示すように、第３の層間絶縁膜８
には、その厚さ方向に沿って上面側及び底面側に連通す
る連通孔８ａが形成される。この連通孔８ａは、図１か
らよく分かるように、ストレージノードコンタクト６の
端面を含む第２の層間絶縁膜５の上面の一部を該連通孔
８ａを通じて露出させるべく形成される。
により、エッチングが行なわれる。このエッチングによ
って、図５の（ｂ）に示すように、第３の層間絶縁膜８
には、その厚さ方向に沿って上面側及び底面側に連通す
る連通孔８ａが形成される。この連通孔８ａは、図１か
らよく分かるように、ストレージノードコンタクト６の
端面を含む第２の層間絶縁膜５の上面の一部を該連通孔
８ａを通じて露出させるべく形成される。
【００３３】続いて、図５の（ｃ）に示すように、第３
の層間絶縁膜８の上面側には、例えばポリシリコン又は
アモルファスシリコンを用いて、蓄積電極膜１０が形成
される。この場合、第３の層間絶縁膜８に形成された連
通孔８ａを構成する内壁面および連通孔８ａを通じて露
出する第２の層間絶縁膜５の上面の一部にも、蓄積電極
膜１０が形成される。
の層間絶縁膜８の上面側には、例えばポリシリコン又は
アモルファスシリコンを用いて、蓄積電極膜１０が形成
される。この場合、第３の層間絶縁膜８に形成された連
通孔８ａを構成する内壁面および連通孔８ａを通じて露
出する第２の層間絶縁膜５の上面の一部にも、蓄積電極
膜１０が形成される。
【００３４】更に、キャパシタ蓄積容量を増大すべく、
蓄積電極膜１０に粗面化処理が施され、図５の（ｄ）に
示すようなストレージノード７が得られる。その後、写
真レジスト・ＳＯＧ等の処理後に除去可能な保護材１３
が、ストレージノード７が形成された連通孔８ａに埋め
込まれる。これにより、図５の（ｅ）に示すように、ス
トレージノード７は、第３の層間絶縁膜８の上面及びそ
の近傍のみにおいて露出することになる。
蓄積電極膜１０に粗面化処理が施され、図５の（ｄ）に
示すようなストレージノード７が得られる。その後、写
真レジスト・ＳＯＧ等の処理後に除去可能な保護材１３
が、ストレージノード７が形成された連通孔８ａに埋め
込まれる。これにより、図５の（ｅ）に示すように、ス
トレージノード７は、第３の層間絶縁膜８の上面及びそ
の近傍のみにおいて露出することになる。
【００３５】更に、ストレージノード７を分離・絶縁す
るために、エッチングによって、第３の層間絶縁膜８の
上面側に露出したストレージノード７が除去される。こ
の実施の形態３では、第３の層間絶縁膜８の上面にＳｉ
Ｎ保護膜２１が予め形成されているため、エッチングに
際して、ストレージノード７が残らないレベルまで、エ
ッチング量を大きく設定することができ、これにより、
第３の層間絶縁膜８の上面側に露出したストレージノー
ド７を確実に除去することができる。第２の層間絶縁膜
５の上面の一部を含む連通孔８ａの内部に形成されたス
トレージノード７を保護していた保護材１３が除去され
ると、図５の（ｆ）に示すようなストレージノード７が
得られる。その後、必要があれば、エッチング等の処理
によりストレージノード７の形状が調整された上で、こ
のストレージノード７を電極とするために、注入やアニ
ール等の処理が施される。
るために、エッチングによって、第３の層間絶縁膜８の
上面側に露出したストレージノード７が除去される。こ
の実施の形態３では、第３の層間絶縁膜８の上面にＳｉ
Ｎ保護膜２１が予め形成されているため、エッチングに
際して、ストレージノード７が残らないレベルまで、エ
ッチング量を大きく設定することができ、これにより、
第３の層間絶縁膜８の上面側に露出したストレージノー
ド７を確実に除去することができる。第２の層間絶縁膜
５の上面の一部を含む連通孔８ａの内部に形成されたス
トレージノード７を保護していた保護材１３が除去され
ると、図５の（ｆ）に示すようなストレージノード７が
得られる。その後、必要があれば、エッチング等の処理
によりストレージノード７の形状が調整された上で、こ
のストレージノード７を電極とするために、注入やアニ
ール等の処理が施される。
【００３６】そして、例えばＯＮ膜（ＳｉＯ2とＳｉ3Ｎ
4の積層膜）又はＴａ2Ｏ5膜を用いてキャパシタ誘電膜
（不図示）がＳｉＮ保護膜２１上に成膜された後、ポリ
シリコンを用いて、セルプレート９が形成される。以上
で、図５の（ｇ）に示すようなＤＲＡＭメモリセル構造
のキャパシタが得られる。
4の積層膜）又はＴａ2Ｏ5膜を用いてキャパシタ誘電膜
（不図示）がＳｉＮ保護膜２１上に成膜された後、ポリ
シリコンを用いて、セルプレート９が形成される。以上
で、図５の（ｇ）に示すようなＤＲＡＭメモリセル構造
のキャパシタが得られる。
【００３７】この実施の形態３では、従来知られるよう
に粗面化処理後にエッチングを行なうものの、第３の層
間絶縁膜８の上面にＳｉＮ保護膜２１が予め形成されて
いることから、第３の層間絶縁膜８の上面側に露出した
ストレージノード７を除去するためのエッチングに際し
て、膜厚の均一でないストレージノード７が残らないレ
ベルまで、エッチング量を大きく設定することができ、
これにより、第３の層間絶縁膜８の上面側に露出したス
トレージノード７を確実に除去することができる。その
結果、メモリの不良率を低減し、製品の生産性を向上さ
せることが可能である。
に粗面化処理後にエッチングを行なうものの、第３の層
間絶縁膜８の上面にＳｉＮ保護膜２１が予め形成されて
いることから、第３の層間絶縁膜８の上面側に露出した
ストレージノード７を除去するためのエッチングに際し
て、膜厚の均一でないストレージノード７が残らないレ
ベルまで、エッチング量を大きく設定することができ、
これにより、第３の層間絶縁膜８の上面側に露出したス
トレージノード７を確実に除去することができる。その
結果、メモリの不良率を低減し、製品の生産性を向上さ
せることが可能である。
【００３８】なお、本発明は、例示された実施の形態に
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。
【００３９】
【発明の効果】本願の請求項１の発明によれば、基板上
に堆積された層間絶縁膜の孔部内に形成された蓄積電極
膜が粗面化されてなるストレージノードが、誘電膜を介
してセルプレートとともにキャパシタを構成しているメ
モリセル構造を備えた半導体メモリの製造方法におい
て、上記層間絶縁膜にその厚さ方向に沿って孔部を形成
するステップと、上記孔部内及び層間絶縁膜の上面側に
上記蓄積電極膜を形成するステップと、上記層間絶縁膜
の上面側に露出した蓄積電極膜を除去するステップと、
上記孔部内に形成された蓄積電極膜を粗面化するステッ
プと、上記孔部内及び上記層間絶縁膜の上面側にセルプ
レートを形成するステップとを有しており、上記層間絶
縁膜の上面側に露出した蓄積電極膜を除去するステップ
を、上記孔部内に形成された蓄積電極膜を粗面化するス
テップの前に行なうので、除去すべき蓄積電極膜の厚さ
が均一であるため、例えば、蓄積電極膜を確実に除去す
ることができる。その結果、メモリの不良率を低減し、
製品の生産性を向上させることが可能である。
に堆積された層間絶縁膜の孔部内に形成された蓄積電極
膜が粗面化されてなるストレージノードが、誘電膜を介
してセルプレートとともにキャパシタを構成しているメ
モリセル構造を備えた半導体メモリの製造方法におい
て、上記層間絶縁膜にその厚さ方向に沿って孔部を形成
するステップと、上記孔部内及び層間絶縁膜の上面側に
上記蓄積電極膜を形成するステップと、上記層間絶縁膜
の上面側に露出した蓄積電極膜を除去するステップと、
上記孔部内に形成された蓄積電極膜を粗面化するステッ
プと、上記孔部内及び上記層間絶縁膜の上面側にセルプ
レートを形成するステップとを有しており、上記層間絶
縁膜の上面側に露出した蓄積電極膜を除去するステップ
を、上記孔部内に形成された蓄積電極膜を粗面化するス
テップの前に行なうので、除去すべき蓄積電極膜の厚さ
が均一であるため、例えば、蓄積電極膜を確実に除去す
ることができる。その結果、メモリの不良率を低減し、
製品の生産性を向上させることが可能である。
【００４０】また、本願の請求項２の発明によれば、上
記層間絶縁膜に孔部を形成する前に、該層間絶縁膜の上
面全体に、所定以上の耐湿性を有する保護層を形成する
ので、湿気等の外界の影響から層間絶縁膜を保護し、そ
の後退を防止することができる。また、この発明によれ
ば、必要に応じて、粗面化処理後に、更にドライエッチ
ングを行ない、孔部内のストレージノードの粗面におけ
る異物を除去するとともに、基板上に堆積された層間絶
縁膜上の蓄積電極膜を一層確実に除去することができ
る。
記層間絶縁膜に孔部を形成する前に、該層間絶縁膜の上
面全体に、所定以上の耐湿性を有する保護層を形成する
ので、湿気等の外界の影響から層間絶縁膜を保護し、そ
の後退を防止することができる。また、この発明によれ
ば、必要に応じて、粗面化処理後に、更にドライエッチ
ングを行ない、孔部内のストレージノードの粗面におけ
る異物を除去するとともに、基板上に堆積された層間絶
縁膜上の蓄積電極膜を一層確実に除去することができ
る。
【００４１】更に、本願の請求項３の発明によれば、保
護層として耐湿性が比較的高いＳｉＮからなる層を用い
るので、湿気等の外界の影響から層間絶縁膜を確実に保
護し、その後退を防止することができる。
護層として耐湿性が比較的高いＳｉＮからなる層を用い
るので、湿気等の外界の影響から層間絶縁膜を確実に保
護し、その後退を防止することができる。
【００４２】また、更に、本願の請求項４の発明によれ
ば、上記セルプレートを形成した後に、メモリセル構造
の周辺における回路の上方に形成されたセルプレート及
び保護層を同時に除去するので、上記セルプレート及び
保護膜が、メモリセル構造の周辺における回路のメタル
とのコンタクト形成用のエッチングに影響する惧れをな
くすることができる。
ば、上記セルプレートを形成した後に、メモリセル構造
の周辺における回路の上方に形成されたセルプレート及
び保護層を同時に除去するので、上記セルプレート及び
保護膜が、メモリセル構造の周辺における回路のメタル
とのコンタクト形成用のエッチングに影響する惧れをな
くすることができる。
【００４３】また、更に、本願の請求項５の発明によれ
ば、基板上に堆積された層間絶縁膜の孔部内に形成され
た蓄積電極膜が粗面化されてなるストレージノードが、
誘電膜を介してセルプレートとともにキャパシタを構成
しているメモリセル構造を備えた半導体メモリの製造方
法において、上記層間絶縁膜上に所定以上の耐湿性を有
する保護層を形成するステップと、上記層間絶縁膜にそ
の厚さ方向に沿って孔部を形成するステップと、上記孔
部内及び層間絶縁膜上に形成された保護層の上面側に上
記蓄積電極膜を形成するステップと、上記蓄積電極膜を
粗面化するステップと、上記保護層の上面側に露出した
粗面化後の蓄積電極膜を除去するステップと、上記孔部
内及び上記保護層の上面側にセルプレートを形成するス
テップとを有しており、上記層間絶縁膜の上面側に露出
した蓄積電極膜を除去するステップを、上記孔部内に形
成された蓄積電極膜を粗面化するステップの前に行なう
ので、従来知られる製造方法の工程順序で、例えばエッ
チングを用いて蓄積電極膜を除去する場合に、そのエッ
チング量を大きくすることが可能となり、その結果、蓄
積電極膜を確実に除去することができる。
ば、基板上に堆積された層間絶縁膜の孔部内に形成され
た蓄積電極膜が粗面化されてなるストレージノードが、
誘電膜を介してセルプレートとともにキャパシタを構成
しているメモリセル構造を備えた半導体メモリの製造方
法において、上記層間絶縁膜上に所定以上の耐湿性を有
する保護層を形成するステップと、上記層間絶縁膜にそ
の厚さ方向に沿って孔部を形成するステップと、上記孔
部内及び層間絶縁膜上に形成された保護層の上面側に上
記蓄積電極膜を形成するステップと、上記蓄積電極膜を
粗面化するステップと、上記保護層の上面側に露出した
粗面化後の蓄積電極膜を除去するステップと、上記孔部
内及び上記保護層の上面側にセルプレートを形成するス
テップとを有しており、上記層間絶縁膜の上面側に露出
した蓄積電極膜を除去するステップを、上記孔部内に形
成された蓄積電極膜を粗面化するステップの前に行なう
ので、従来知られる製造方法の工程順序で、例えばエッ
チングを用いて蓄積電極膜を除去する場合に、そのエッ
チング量を大きくすることが可能となり、その結果、蓄
積電極膜を確実に除去することができる。
【００４４】また、更に、本願の請求項６の発明によれ
ば、基板上に堆積された層間絶縁膜の孔部内に形成され
た蓄積電極膜が粗面化されてなるストレージノードが、
誘電膜を介してセルプレートとともにキャパシタを構成
しているメモリセル構造を備えた半導体メモリにおい
て、上記層間絶縁膜上に所定以上の耐湿性を有する保護
層が形成されているので、湿気等の外界の影響から層間
絶縁膜を保護し、その後退を防止することができる。
ば、基板上に堆積された層間絶縁膜の孔部内に形成され
た蓄積電極膜が粗面化されてなるストレージノードが、
誘電膜を介してセルプレートとともにキャパシタを構成
しているメモリセル構造を備えた半導体メモリにおい
て、上記層間絶縁膜上に所定以上の耐湿性を有する保護
層が形成されているので、湿気等の外界の影響から層間
絶縁膜を保護し、その後退を防止することができる。
【図１】 一般的な半導体メモリのメモリセル構造を概
略的に示す縦断面説明図である。
略的に示す縦断面説明図である。
【図２】 本発明の実施の形態１に係る半導体メモリの
キャパシタの製造フローを示す説明図である。
キャパシタの製造フローを示す説明図である。
【図３】 本発明の実施の形態２に係る半導体メモリの
キャパシタの製造フローを示す説明図である。
キャパシタの製造フローを示す説明図である。
【図４】 図３の製造フローに継続するセルプレート及
びＳｉＮ保護膜の除去フローを示す説明図である。
びＳｉＮ保護膜の除去フローを示す説明図である。
【図５】 本発明の実施の形態３に係る半導体メモリの
キャパシタの製造フローを示す説明図である。
キャパシタの製造フローを示す説明図である。
１ Ｓｉ基板，２ ワード線，３ 第１の層間絶縁膜，
４ ビット線，５ 第２の層間絶縁膜，６ ストレージ
ノードコンタクト，７ ストレージノード，８第３の層
間絶縁膜，９ セルプレート，１０ 蓄積電極膜，２１
ＳｉＮ保護膜，２５ エッチング保護膜
４ ビット線，５ 第２の層間絶縁膜，６ ストレージ
ノードコンタクト，７ ストレージノード，８第３の層
間絶縁膜，９ セルプレート，１０ 蓄積電極膜，２１
ＳｉＮ保護膜，２５ エッチング保護膜
Claims (6)
- 【請求項１】 基板上に堆積された層間絶縁膜の孔部内
に形成された蓄積電極膜が粗面化されてなるストレージ
ノードが、誘電膜を介してセルプレートとともにキャパ
シタを構成しているメモリセル構造を備えた半導体メモ
リの製造方法において、 上記層間絶縁膜にその厚さ方向に沿って孔部を形成する
ステップと、 上記孔部内及び層間絶縁膜の上面側に上記蓄積電極膜を
形成するステップと、 上記層間絶縁膜の上面側に露出した蓄積電極膜を除去す
るステップと、 上記孔部内に形成された蓄積電極膜を粗面化するステッ
プと、 上記孔部内及び上記層間絶縁膜の上面側にセルプレート
を形成するステップとを有しており、 上記層間絶縁膜の上面側に露出した蓄積電極膜を除去す
るステップを、上記孔部内に形成された蓄積電極膜を粗
面化するステップの前に行なうことを特徴とする半導体
メモリの製造方法。 - 【請求項２】 更に、上記層間絶縁膜に孔部を形成する
ステップの前に、該層間絶縁膜の上面全体に、所定以上
の耐湿性を有する保護層を形成するステップを有してい
ることを特徴とする請求項１記載の半導体メモリの製造
方法。 - 【請求項３】 上記保護層としてＳｉＮからなる層を用
いることを特徴とする請求項２記載の半導体メモリの製
造方法。 - 【請求項４】 更に、上記セルプレートを形成するステ
ップの後に、上記メモリセル構造の周辺における回路の
上方に形成されたセルプレート及び保護層を同時に除去
することを特徴とする請求項２又は３に記載の半導体メ
モリの製造方法。 - 【請求項５】 基板上に堆積された層間絶縁膜の孔部内
に形成された蓄積電極膜が粗面化されてなるストレージ
ノードが、誘電膜を介してセルプレートとともにキャパ
シタを構成しているメモリセル構造を備えた半導体メモ
リの製造方法において、 上記層間絶縁膜上に所定以上の耐湿性を有する保護層を
形成するステップと、 上記層間絶縁膜にその厚さ方向に沿って孔部を形成する
ステップと、 上記孔部内及び層間絶縁膜上に形成された保護層の上面
側に上記蓄積電極膜を形成するステップと、 上記蓄積電極膜を粗面化するステップと、 上記保護層の上面側に露出した粗面化後の蓄積電極膜を
除去するステップと、 上記孔部内及び上記保護層の上面側にセルプレートを形
成するステップとを有しており、 上記層間絶縁膜の上面側に露出した蓄積電極膜を除去す
るステップを、上記孔部内に形成された蓄積電極膜を粗
面化するステップの前に行なうことを特徴とする半導体
メモリの製造方法。 - 【請求項６】 基板上に堆積された層間絶縁膜の孔部内
に形成された蓄積電極膜が粗面化されてなるストレージ
ノードが、誘電膜を介してセルプレートとともにキャパ
シタを構成しているメモリセル構造を備えた半導体メモ
リにおいて、 上記層間絶縁膜上に所定以上の耐湿性を有する保護層が
形成されていることを特徴とする半導体メモリ。
Priority Applications (3)
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|---|---|---|---|
| JP2000388791A JP2002190582A (ja) | 2000-12-21 | 2000-12-21 | 半導体メモリ及びその製造方法 |
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|---|---|---|---|
| JP2000388791A JP2002190582A (ja) | 2000-12-21 | 2000-12-21 | 半導体メモリ及びその製造方法 |
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|---|---|---|---|
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