KR20120007711A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 39
- 150000004767 nitrides Chemical class 0.000 claims abstract description 52
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000005368 silicate glass Substances 0.000 claims abstract description 7
- 239000003990 capacitor Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 12
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005452 bending Methods 0.000 abstract description 11
- 238000009413 insulation Methods 0.000 abstract 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 53
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000003017 phosphorus Chemical class 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- -1 nitride nitride Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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Abstract
본 발명은 하부 전극을 지지하는 지지층(NFC용 질화막)을 복수 개로 형성함으로써 하부 전극의 구부러짐(bending) 현상을 방지할 수 있으며, 이러한 구부러짐 현상이 개선되면서 하부 전극의 캐패시턴스(정전용량)를 증가시킬 수 있도록 하부 전극의 도전층의 두께를 감소시켜 하부 전극의 내부 홀(Hole) CD(Critical Dimension)를 증가시킬 수 있고 셀 영역의 끝단(더미 셀 영역)에 더미(Dummy) 하부 전극 패턴을 형성하여 지지층(특히, 하나의 매트(Mat)의 NFC용 질화막의 분할선)을 지지함으로써 하부 전극의 기울어짐(Leaning)을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고집적 반도체 소자 중 캐패시터의 기울어짐(Leaning) 불량 또는 구부러짐(Bending) 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법 및 하부 전극의 유효 면적을 증가시키는 방법 등이 있다.
이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서 하부 전극의 유효 면적을 증가시키는 방법이 실제 공정에서 많이 이용되고 있다.
하부 전극의 유효 면적을 증가시키는 방법으로는 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법 및 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데 그 중 널리 알려진 방법이 실린더(cylinder)형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.
특히, 종래의 실린더형 하부 전극을 형성하는 방법은 필수적으로 하부 전극 주변의 희생 절연막을 제거한 후, 하부 전극 상부에 유전막을 증착한다. 이때, 유전막을 구성하는 유전물질은 하부 전극에만 증착되는 것이 아니라 인접한 하부 전극 사이에 증착되어 유전 물질과 그 상부에 형성되는 상부 전극까지 모든 셀 들이 공유하여 사용하게 된다. 이러한 유전 물질을 공유하여 사용하면 모든 하부 전극 간의 캐패시턴스(저장 용량)가 간섭 또는 왜곡되는 문제를 방지하고 캐패시턴스를 극대화할 수 있다.
전술한 바와 같이, 종래 기술에 따른 반도체 소자의 제조 방법은 반도체 제조 공정이 고집적화됨에 따라서 캐패시터의 캐패시턴스(저장용량)를 극대화하는 것이 중요한 이슈 중 하나이다.
여기서, 반도체 소자의 고집적화에 따른 캐패시턴스(저장용량)를 극대화시키기 위해서는 하부 전극의 내부 홀(Hole) CD(Critical Dimension)을 최대화하는 방법이 이용된다. 이때, 하부 전극의 내부 홀(Hole) CD(Critical Dimension)을 최대화하기 위해서는 하부 전극의 도전층(TiN 또는 TiN/W)의 두께를 최소화해야 가능하다. 그러나, 하부 전극의 도전층의 두께가 감소하게 되면 후속 공정에서 딥 아웃(Dip Out) 공정 시 하부 전극의 구부러짐(Bending) 현상과 기울어짐(Leaning) 현상이 발생하는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 전극을 지지하는 지지층(NFC용 질화막)을 복수 개로 형성함으로써 하부 전극의 구부러짐(bending) 현상을 방지할 수 있으며, 이러한 구부러짐 현상이 개선되면서 하부 전극의 캐패시턴스(정전용량)를 증가시킬 수 있도록 하부 전극의 도전층의 두께를 감소시켜 하부 전극의 내부 홀(Hole) CD(Critical Dimension)를 증가시킬 수 있고 셀 영역의 끝단(더미 셀 영역)에 더미(Dummy) 하부 전극 패턴을 형성하여 지지층(특히, 하나의 매트(Mat)의 NFC용 질화막의 분할선)을 지지함으로써 하부 전극의 기울어짐(Leaning)을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 셀 영역 및 더미 셀 영역이 구비되고 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 형성된 희생 절연막, 상기 더미 셀 영역의 상기 하부 전극 콘택 플러그와 연결된 더미 하부 전극 및 지지막, 상기 셀 영역의 상기 하부 전극 콘택 플러그와 연결된 하부 전극을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 하부 전극 콘택 플러그와 상기 희생 절연막 사이에 증착된 식각 정지막(Etch Stop layer)을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 희생 절연막은 PSG(Phosphorus Silicate Glass)막 및 TEOS(Tetra Ethyl Ortho Silicate)막의 적층 구조로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 PSG(Phosphorus Silicate Glass)막 및 TEOS(Tetra Ethyl Ortho Silicate)막의 적층 구조 사이에 NFC용 질화막을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 지지막 상에 형성된 제 3 희생 절연막을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 더미 하부 전극은 NFC용 질화막의 끝단을 지지하는 것을 특징으로 한다.
아울러, 본 발명은 셀 영역 및 더미 셀 영역이 구비되고 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 희생 절연막을 형성하는 단계, 상기 더미 셀 영역의 하부 전극 콘택 플러그를 노출할 때까지 상기 희생 절연막을 식각하여 더미 하부 전극 영역을 형성하는 단계, 상기 더미 하부 전극 영역을 포함한 전면에 NFC용 질화막을 증착하여 더미 하부 전극 및 지지막을 형성하는 단계, 상기 셀 영역의 상기 하부 전극 콘택 플러그를 노출할 때까지 상기 희생 절연막을 식각하여 하부 전극 영역을 형성하는 단계 및 상기 하부 전극 영역에 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 하부 전극 콘택 플러그와 상기 희생 절연막 사이에 식각 정지막(Etch Stop layer)을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 희생 절연막을 형성하는 단계는 PSG(Phosphorus Silicate Glass)막 및 TEOS(Tetra Ethyl Ortho Silicate)막의 적층 구조로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 PSG(Phosphorus Silicate Glass)막 및 TEOS(Tetra Ethyl Ortho Silicate)막의 적층 구조 사이에 NFC(Nitride Floating Capacitor)용 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 지지막을 형성하는 단계 후, 상기 TEOS(Tetra Ethyl Ortho Silicate)막 상에 제 3 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 하부 전극을 형성하는 단계는 상기 하부 전극 영역에 도전층을 형성하는 단계 및 상기 제 3 희생 절연막이 노출될 때까지 상기 도전층을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 더미 하부 전극은 상기 NFC용 질화막의 끝단을 지지하는 것을 특징으로 한다.
본 발명은 하부 전극을 지지하는 지지층(NFC용 질화막)을 복수 개로 형성함으로써 하부 전극의 구부러짐(bending) 현상을 방지할 수 있으며, 이러한 구부러짐 현상이 개선되면서 하부 전극의 캐패시턴스(정전용량)를 증가시킬 수 있도록 하부 전극의 도전층의 두께를 감소시켜 하부 전극의 내부 홀(Hole) CD(Critical Dimension)를 증가시킬 수 있고 셀 영역의 끝단(더미 셀 영역)에 더미(Dummy) 하부 전극 패턴을 형성하여 지지층(특히, 하나의 매트(Mat)의 NFC용 질화막의 분할선)을 지지함으로써 하부 전극의 기울어짐(Leaning)을 방지할 수 있는 장점을 가진다.
도 1은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 하나의 매트(300, Mat)의 반도체 소자의 모습을 도시한 것으로써, NFC(Nitride Floating Capacitor)용 질화막(180)이 헥사(Hexa) 구조로 형성된 모습이다. 여기서, 헥사(Hexa) 구조의 NFC(Nitride Floating Capacitor)용 질화막(180)의 끝단에서 구부러짐(Bending) 또는 기울어짐(Leaning) 현상이 빈번하게 발생하기 때문에 더미 하부 전극(185)을 이용하여 NFC(Nitride Floating Capacitor)용 질화막(180)의 끝단을 지지한다.
여기서, 도 1의 'A'는 헥사(Hexa) 구조의 NFC(Nitride Floating Capacitor)용 질화막(180)의 끝단 영역을 확대한 모습이다. 하부에는 워드라인(220), 비트라인(230), 하부 전극 콘택 플러그(240), 하부 전극(210), 하부 전극(210)을 지지하기 위한 NFC(Nitride Floating Capacitor)용 질화막(180) 및 NFC(Nitride Floating Capacitor)용 질화막(180)의 끝단을 지지하는 더미 하부 전극(185)을 나타낸다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 셀 영역과 더미 셀 영역이 구비된 반도체 기판(100)상에 층간 절연막(110)을 형성한다. 하부 전극 콘택 마스크를 이용하여 반도체 기판(100)이 노출될 때까지 층간 절연막(110)을 식각하여 하부 전극 콘택 영역(미도시)을 형성한 후, 상기 하부 전극 콘택 영역에 도전 물질을 매립하여 하부 전극 콘택(120)을 형성한다.
다음에는, 하부 전극 콘택(120)을 포함한 전면에 식각 정지막(130)을 증착한다. 이때, 식각 정지막(130)은 질화막(Nitride)으로 형성하며, 100Å ~ 300Å 두께로 증착하는 것이 바람직하다.
도 2b를 참조하면, 식각 정지막(130)을 포함한 전면에 제 1 희생 절연막(140)을 형성한다. 이때, 제 1 희생 절연막(140)은 PSG(Phosphorus Silicate Glass)막으로 형성하며, 1000Å ~ 1100Å 두께로 형성하는 것이 바람직하다.
도 2c를 참조하면, 제 1 희생 절연막(140)을 포함한 전면에 제 1 NFC(Nitride Floating Capacitor)용 질화막(150)을 형성한다. 이때, 제 1 NFC(Nitride Floating Capacitor)용 질화막(150)은 100Å ~ 300Å 두께로 증착하는 것이 바람직하며, 후속 공정에서 하부 전극 간의 쓰러짐 현상 등을 방지하고 지지하는 역할을 한다.
도 2d를 참조하면, 제 1 NFC(Nitride Floating Capacitor)용 질화막(150) 상에 제 2 희생 절연막(160)을 형성한다. 이때, 제 2 희생 절연막(160)은 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성하며, 500Å ~ 800Å 두께로 형성하는 것이 바람직하다.
도 2e를 참조하면, (ⅰ)은 셀(Cell) 영역을 도시한 것이며, (ⅱ)는 더미 셀(Dummy Cell) 영역을 도시한 것이다.
도 2e의 (ⅱ)를 참조하면, 제 2 희생 절연막(160) 상에 감광막(미도시)을 형성한 후, 더미 셀 영역의 하부 전극 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
다음에는, 감광막 패턴을 식각 마스크로 제 2 희생 절연막(160), 제 1 NFC(Nitride Floating Capacitor)용 질화막(150), 제 1 희생 절연막(140) 및 식각 정지막(130)을 식각하여 더미(Dummy) 하부 전극 영역(170)을 형성한다. 이때, 더미 하부 전극 영역(170)은 하나의 매트(MAT)에서의 NFC용 질화막 분할선 끝단에 형성되며, 인접한 더미 하부 전극을 서로 연결하는 구조이다.(도 1의 A 참조)
도 2f의 (ⅰ)을 참조하면, 셀 영역 및 더미 셀 영역의 제 2 희생 절연막(160)을 포함한 전면에 제 2 NFC(Nitride Floating Capacitor)용 질화막(180)을 형성한다. 이때, 제 2 NFC(Nitride Floating Capacitor)용 질화막은 500Å ~ 700Å 두께로 형성하며, 후속 공정 시 형성되는 하부 전극 간의 쓰러짐 현상 등을 방지하고 지지하는 역할을 한다.
도 2f의 (ⅱ)를 참조하면, 더미 하부 전극 영역(170)에 제 2 NFC(Nitride Floating Capacitor)용 질화막(180)을 매립하여 더미 하부 전극(185)을 형성한다. 이때, 더미 하부 전극(185)은 더미 셀 영역에 필라(Pillar) 형태로 형성되는 것이 바람직하며, 하나의 매트(MAT)의 NFC용 분할선의 끝단에 형성되어 셀 영역의 하부 전극을 모두 연결하는 구조이다.
도 2g를 참조하면, 제 2 NFC(Nitride Floating Capacitor)용 질화막(180)을 포함한 전면에 제 3 희생 절연막(190) 및 감광막(미도시)을 형성한 후, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 이때, 제 3 희생 절연막(190)은 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성하며, 500Å ~ 800Å 두께로 형성하는 것이 바람직하다.
다음에는, 감광막 패턴을 식각 마스크로 하부 전극 콘택(120)이 노출될 때까지 제 3 희생 절연막(190), 제 2 NFC(Nitride Floating Capacitor)용 질화막(180), 제 2 희생 절연막(160), 제 1 NFC(Nitride Floating Capacitor)용 질화막(150), 제 1 희생 절연막(140) 및 식각 정지막(130)을 식각하여 셀 영역에 하부 전극 영역(200)을 형성한다.
이후, 하부 전극 영역(200)에 도전층을 증착한 다음에 제 3 희생 절연막(190)을 노출할 때까지 도전층을 에치백(etchback)하여 서로 분리된 하부 전극(210)을 형성한다. 이때, 도전층은 티타늄(Ti) 및 티타늄질화막(TiN)이 적층된 구조로 형성하는 것이 바람직하다.
전술한 바와 같이, 본 발명은 하부 전극을 지지하는 지지층(NFC용 질화막)을 복수 개로 형성함으로써 하부 전극의 구부러짐(bending) 현상을 방지할 수 있으며, 이러한 구부러짐 현상이 개선되면서 하부 전극의 캐패시턴스(정전용량)를 증가시킬 수 있도록 하부 전극의 도전층의 두께를 감소시켜 하부 전극의 내부 홀(Hole) CD(Critical Dimension)를 증가시킬 수 있고 셀 영역의 끝단(더미 셀 영역)에 더미(Dummy) 하부 전극 패턴을 형성하여 지지층(특히, 하나의 매트(Mat)의 NFC용 질화막의 분할선)을 지지함으로써 하부 전극의 기울어짐(Leaning)을 방지할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (13)
- 셀 영역 및 더미 셀 영역이 구비되고 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 형성된 희생 절연막;
상기 더미 셀 영역의 상기 하부 전극 콘택 플러그와 연결된 더미 하부 전극 및 지지막;
상기 셀 영역의 상기 하부 전극 콘택 플러그와 연결된 하부 전극
을 포함하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 하부 전극 콘택 플러그와 상기 희생 절연막 사이에 증착된 식각 정지막(Etch Stop layer)을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 희생 절연막은 PSG(Phosphorus Silicate Glass)막 및 TEOS(Tetra Ethyl Ortho Silicate)막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자. - 제 3 항에 있어서,
상기 PSG(Phosphorus Silicate Glass)막 및 TEOS(Tetra Ethyl Ortho Silicate)막의 적층 구조 사이에 NFC용 질화막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 지지막 상에 형성된 제 3 희생 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 더미 하부 전극은 NFC용 질화막의 끝단을 지지하는 것을 특징으로 하는 반도체 소자. - 셀 영역 및 더미 셀 영역이 구비되고 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 희생 절연막을 형성하는 단계;
상기 더미 셀 영역의 하부 전극 콘택 플러그를 노출할 때까지 상기 희생 절연막을 식각하여 더미 하부 전극 영역을 형성하는 단계;
상기 더미 하부 전극 영역을 포함한 전면에 NFC용 질화막을 증착하여 더미 하부 전극 및 지지막을 형성하는 단계;
상기 셀 영역의 상기 하부 전극 콘택 플러그를 노출할 때까지 상기 희생 절연막을 식각하여 하부 전극 영역을 형성하는 단계; 및
상기 하부 전극 영역에 하부 전극을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 하부 전극 콘택 플러그와 상기 희생 절연막 사이에 식각 정지막(Etch Stop layer)을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 희생 절연막을 형성하는 단계는 PSG(Phosphorus Silicate Glass)막 및 TEOS(Tetra Ethyl Ortho Silicate)막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 PSG(Phosphorus Silicate Glass)막 및 TEOS(Tetra Ethyl Ortho Silicate)막의 적층 구조 사이에 NFC(Nitride Floating Capacitor)용 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 지지막을 형성하는 단계 후, 상기 TEOS(Tetra Ethyl Ortho Silicate)막 상에 제 3 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 하부 전극을 형성하는 단계는
상기 하부 전극 영역에 도전층을 형성하는 단계; 및
상기 제 3 희생 절연막이 노출될 때까지 상기 도전층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 더미 하부 전극은 상기 NFC용 질화막의 끝단을 지지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020100068374A KR20120007711A (ko) | 2010-07-15 | 2010-07-15 | 반도체 소자 및 그 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170030966A (ko) * | 2015-09-10 | 2017-03-20 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
-
2010
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