KR20170030966A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자 제조 방법은 제1 셀 영역 및 제1 주변 영역을 가지는 칩 영역과, 제2 셀 영역 및 제2 주변 영역을 가지는 에지 영역이 정의된 웨이퍼를 준비하는 단계와, 제1 셀 영역에 위치하는 하부 전극 구조물 및 제2 셀 영역에 위치하는 더미 구조물을 형성하는 단계와, 하부 전극 구조물 및 더미 구조물 상에 유전막과 상부 전극을 순차적으로 형성하는 단계를 포함하고, 하부 전극 구조물은 웨이퍼의 제1 셀 영역 상에서 웨이퍼 상면과 수직하는 제1 방향에 따라 각각 연장되는 복수의 하부 전극들 및 웨이퍼 상면과 평행하도록 각각 연장되어 복수의 하부 전극들을 지지하는 제1 및 제2 서포터들을 포함하고, 더미 구조물은 웨이퍼의 제2 셀 영역을 덮도록 순차적으로 형성된 제1 몰드막, 제1 서포터막, 제2 몰드막 및 제2 서포터막을 포함하고, 제2 서포터 및 상기 제2 서포터막은 동일 레벨에 위치한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 캐패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 정전용량을 증가시키기 위해, 캐패시터의 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있다. 이 경우, 웨이퍼의 에지(edge) 영역에서 발생할 수 있는 커패시터 쓰러짐 또는 뜯김 현상을 방지함과 동시에 공정 산포를 개선할 수 있는 기술이 요구된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 웨이퍼의 에지 영역에서 발생할 수 있는 커패시터 쓰러짐 또는 뜯김 현상을 방지하고 공정 산포를 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자 제조 방법은 제1 셀 영역 및 제1 주변 영역을 가지는 칩 영역과, 제2 셀 영역 및 제2 주변 영역을 가지는 에지 영역이 정의된 웨이퍼를 준비하는 단계와, 상기 제1 셀 영역에 위치하는 하부 전극 구조물 및 상기 제2 셀 영역에 위치하는 더미 구조물을 형성하는 단계와, 상기 하부 전극 구조물 및 상기 더미 구조물 상에 유전막과 상부 전극을 순차적으로 형성하는 단계를 포함하고, 상기 하부 전극 구조물은 상기 웨이퍼의 제1 셀 영역 상에서 상기 웨이퍼 상면과 수직하는 제1 방향에 따라 각각 연장되는 복수의 하부 전극들 및 상기 웨이퍼 상면과 평행하도록 각각 연장되어 상기 복수의 하부 전극들을 지지하는 제1 및 제2 서포터들을 포함하고, 상기 더미 구조물은 상기 웨이퍼의 제2 셀 영역을 덮도록 순차적으로 형성된 제1 몰드막, 제1 서포터막, 제2 몰드막 및 제2 서포터막을 포함하고, 상기 제2 서포터 및 상기 제2 서포터막은 동일 레벨에 위치한다. 상기 하부 전극 구조물의 제1 방향에 따른 길이는 상기 더미 구조물의 상기 제1 방향에 따른 길이와 동일할 수 있다.
일부 실시예들에서, 상기 하부 전극 구조물 및 상기 더미 구조물을 형성하는 단계는 상기 칩 영역 및 상기 에지 영역 상에 제1 몰드층, 제1 서포터층, 제2 몰드층 및 제2 서포터층을 순차적으로 형성하는 단계와, 상기 제1 몰드층, 제1 서포터층, 제2 몰드층 및 제2 서포터층을 식각하여 상기 제1 셀 영역에 홀 패턴을 형성하는 단계와, 상기 홀 패턴 내에 하부 전극을 형성하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 제1 셀 영역에 상기 홀 패턴을 형성하는 단계는 상기 칩 영역 및 상기 에지 영역에서의 상기 제2 서포터층 상에 적어도 하나의 마스크층을 형성하는 단계와, 상기 칩 영역 및 상기 에지 영역에서의 상기 적어도 하나의 마스크층 상에 제1 예비 패턴층을 형성하는 단계와, 상기 제1 및 제2 셀 영역에 위치하는 상기 제1 예비 패턴층을 패터닝하여, 상기 웨이퍼 상면과 평행하는 제2 방향을 따라 연장되는 제1 라인 패턴을 형성하는 단계와, 상기 칩 영역 및 상기 에지 영역에서의 상기 제1 라인 패턴 상에 제2 예비 패턴층을 형성하는 단계와, 상기 제1 주변 영역, 제2 셀 영역 및 제2 주변 영역을 덮는 식각 저지층을 형성하는 단계와, 상기 제1 셀 영역에 위치하는 상기 제2 예비 패턴층을 패터닝하여, 상기 제2 방향과 교차하는 제3 방향을 따라 연장되는 제2 라인 패턴을 형성하는 단계와, 상기 제1 셀 영역에 위치하는 상기 제1 및 제2 라인 패턴들 및 상기 제1 주변 영역, 제2 셀 영역 및 제2 주변 영역에 위치하는 식각 저지층을 식각 마스크로 이용해 상기 제1 셀 영역에 위치하는 상기 적어도 하나의 마스크층을 식각하여 홀 패턴 마스크층을 형성하는 단계를 포함할 수 있다.
상기 제1 셀 영역에 위치하는 상기 제2 서포터 및 상기 제2 셀 영역에 위치하는 제2 서포터막은 상기 홀 패턴 마스크층을 식각 마스크로 하여 상기 제2 서포터층을 식각함으로써 형성될 수 있다.
상기 식각 저지층은 상기 제1 주변 영역을 덮는 제1 식각 저지층 및 상기 제2 셀 영역 및 제2 주변 영역을 덮는 제2 식각 저지층을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자 제조 방법은 제1 셀 영역 및 제1 주변 영역을 가지는 칩 영역과, 제2 셀 영역 및 제2 주변 영역을 가지는 에지 영역이 정의된 웨이퍼를 준비하는 단계와, 상기 칩 영역 및 상기 에지 영역 상에 제1 몰드층, 제1 서포터층, 제2 몰드층 및 제2 서포터층을 순차적으로 형성하는 단계와, 상기 제1 셀 영역에 위치하는 상기 제1 몰드층, 제1 서포터층, 제2 몰드층 및 제2 서포터층을 관통하는 복수의 하부 전극들을 형성하는 단계와, 상기 제2 서포터층을 패터닝하여 상기 제1 셀 영역에 위치하는 제2 서포터 및 상기 제2 셀 영역에 위치하는 제2 서포터막을 형성하는 단계와, 상기 제1 셀 영역, 제1 주변 영역 및 제2 주변 영역에 위치하는 상기 제2 몰드층을 제거하는 단계와, 상기 제1 서포터층을 패터닝하여 상기 제1 셀 영역에 위치하는 제1 서포터 및 상기 제2 셀 영역에 위치하는 제1 서포터막을 형성하는 단계와, 상기 제1 셀 영역, 제1 주변 영역 및 제2 주변 영역에 위치하는 상기 제1 몰드층을 제거하는 단계를 포함할 수 있다.
상기 반도체 소자 제조 방법은 상기 복수의 하부 전극들을 형성하는 단계와 상기 제2 서포터 및 상기 제2 서포터막을 형성하는 단계 사이에, 상기 제1 및 제2 주변 영역들에 위치하는 상기 제2 서포터층을 제거하여 상기 제2 몰드층을 노출시키는 단계와, 상기 제1 및 제2 주변 영역들에 위치하는 제2 몰드층을 덮는 제3 몰드층을 형성하는 단계와, 상기 제1 및 제2 셀 영역들에 위치하는 상기 제2 서포터층 및 상기 제1 및 제2 주변 영역들에 위치하는 상기 제3 몰드층 상에 순차적으로 형성되는 탄소함유층 및 리워크층을 형성하는 단계와, 상기 에지 영역에서의 상기 리워크층을 덮는 식각 저지층을 형성하는 단계와, 상기 제1 셀 영역에서의 상기 리워크층 상에 서포터 마스크 패턴을 형성하는 단계를 더 포함하고, 상기 제2 서포터를 형성하는 단계는 상기 서포터 마스크 패턴 및 상기 식각 저지층을 식각 마스크로 이용하여 상기 리워크층, 상기 탄소함유층 및 상기 제2 서포터층을 식각함으로써 수행될 수 있다. 상기 제2 서포터막의 상면은 리세스부를 가질 수 있다.
상기 반도체 소자 제조 방법은 복수의 하부 전극들을 형성하는 단계 이후에, 상기 칩 영역에서의 상기 제2 서포터층 상에 순차적으로 형성되는 제1 탄소함유층 및 제1 리워크층과, 상기 에지 영역에서의 상기 제2 서포터층 상에 순차적으로 형성되는 제2 탄소함유층 및 제2 리워크층을 형성하는 단계와, 상기 제1 셀 영역에서의 상기 제1 리워크층 및 상기 제2 셀 영역에서의 상기 제2 리워크층 상에 서포터 마스크 패턴을 형성하는 단계를 더 포함하고, 상기 제1 탄소함유층의 상면은 상기 제2 탄소함유층의 상면보다 높은 레벨에 위치하며, 상기 제2 서포터 및 상기 제2 서포터막을 형성하는 단계는 상기 서포터 마스크 패턴을 식각 마스크로 이용하여 상기 제2 서포터층을 식각함으로써 수행될 수 있다.
일부 실시예들에서, 상기 제1 탄소함유층 및 제2 탄소함유층을 형성하는 단계는 상기 칩 영역 및 상기 에지 영역에서의 상기 제2 서포터층 상에 탄소함유층을 형성하는 단계와, 상기 에지 영역에서의 상기 탄소함유층의 상측 일부를 제거하는 단계를 포함할 수 있다. 상기 제1 셀 영역에서의 상기 서포터 마스크 패턴은 복수의 개구부들을 포함하고, 상기 제2 셀 영역에서의 상기 서포터 마스크 패턴은 개구 없이 상기 제2 셀 영역 전체를 덮을 수 있다.
상기 서포터 마스크 패턴을 형성하는 단계는 상기 칩 영역에서의 제1 리워크층 및 상기 에지 영역에서의 제2 리워크층 상에 서포터 마스크층을 형성하는 단계와, 상기 칩 영역에서의 상기 서포터 마스크층을 덮는 블랭크 마스크층을 형성하는 단계와, 상기 제1 셀 영역에서의 상기 블랭크 마스크층 및 상기 제2 셀 영역에서의 서포터 마스크층 각각을 덮는 셀 클로즈 마스크층을 형성하는 단계와, 상기 블랭크 마스크층 및 상기 셀 클로즈 마스크층을 식각 마스크로 상기 제2 주변 영역에서의 상기 서포터 마스크층을 제거하여 예비 서포터 마스크 패턴을 형성하는 단계와, 상기 예비 서포터 마스크 패턴을 패터닝하여 상기 서포터 마스크 패턴을 형성하는 단계를 포함할 수 있다.
상기 서포터 마스크 패턴을 형성하는 단계는 상기 예비 서포터 마스크 패턴 및 상기 제2 주변 영역에서의 상기 제2 리워크층을 덮는 네가티브 톤 현상(NTD) 레지스트를 형성하는 단계와, 상기 제1 셀 영역에서의 상기 NTD 레지스트의 일부 영역을 노광하는 제1 노광 단계와, 상기 에지 영역에서의 상기 NTD 레지스트를 전체적으로 노광하는 제2 노광 단계와, 상기 NTD 레지스트를 현상하여 NTD 마스크 패턴을 형성하는 단계와, 상기 NTD 마스크 패턴을 식각 마스크로 상기 예비 서포터 마스크 패턴을 식각하여 상기 서포터 마스크 패턴을 형성하는 단계를 포함할 수 있다.
상기 반도체 소자 제조 방법은 상기 서포터 마스크 패턴을 형성하는 단계 이전에 상기 제2 셀 영역에서의 상기 제2 리워크층을 덮는 식각 저지층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자 및 그 제조 방법은 웨이퍼의 에지 영역에 더미 구조물을 형성하여, 상기 에지 영역에서 발생할 수 있는 캐패시터 쓰러짐 또는 뜯김 현상을 방지할 수 있다.
나아가, 상기 더미 구조물을 형성함으로써 칩 영역 및 에지 영역에서의 층간 절연막 형성을 위한 평탄화 공정에서의 산포 개선을 용이하게 할 수 있게 된다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 웨이퍼의 일부 영역을 예시적으로 나타낸 평면도이다.
도 1b는 도 1a의 A 영역 부분 확대도로서, 칩 영역 및 에지 영역의 레이아웃을 예시적으로 나타낸 평면도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 영역을 예시적으로 나타낸 단면도이다.
도 3a 내지 도 30b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들 및 단면도들이다.
도 31a 내지 도 31n은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 32a 내지 도 32l은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 33a 내지 도 33d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 웨이퍼(1)의 일부 영역을 예시적으로 나타낸 평면도이다. 도 1b는 도 1a의 A 영역 부분 확대도로서, 칩 영역(10) 및 에지(edge) 영역(20)의 레이아웃을 예시적으로 나타낸 평면도이다.
도 1a 및 도 1b를 참조하면, 웨이퍼(1)는 복수의 칩 영역들(10) 및 웨이퍼(1)의 가장자리 영역에서 상기 복수의 칩 영역들(10)을 둘러싸도록 위치하는 복수의 에지 영역들(20)을 포함할 수 있다.
상기 복수의 칩 영역들(10) 각각은 제1 셀 영역(CA1) 및 제1 주변 영역(PA1)을 포함하고, 상기 제1 주변 영역(PA1)은 제1 코어(core) 영역(PA1_1) 및 제1 페리(peri) 영역(PA1_2)을 포함할 수 있다.
상기 복수의 에지 영역들(20) 각각은 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)을 포함하고, 상기 제2 주변 영역(PA2)은 제2 코어 영역(PA2_1) 및 제2 페리 영역(PA2_2)을 포함할 수 있다.
도 1b에 도시된 셀 영역들(CA1, CA2) 및 주변 영역들(PA1, PA2)의 구체적인 형상 및 레이아웃은 단지 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100)의 일부 영역을 예시적으로 나타낸 단면도이다. 도 2는 도 1b의 제1 셀 영역(CA1), 제1 주변 영역(PA1), 제2 셀 영역(CA2) 및 제2 주변 영역(PA2) 각각에서의 단면도를 나타낼 수 있다.
도 2를 참조하면, 반도체 소자(100)는 셀 영역들(CA1, CA2) 및 주변 영역들(PA1, PA2)에 형성되는 하부 구조물(101)을 포함할 수 있다.
도시되지 않았으나, 상기 하부 구조물(101)은 베이스 기판, 상기 베이스 기판 상에 형성된 활성 영역, 상기 활성 영역을 정의하는 소자 분리막, 소스/드레인 영역, 워드 라인, 비트 라인 및 콘택 영역 등을 포함할 수 있다.
또한, 상기 하부 구조물(101)에는 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 소자 형성에 필요한 단위 소자들(미도시) 및 상기 단위 소자들을 덮는 층간 절연막(미도시)이 형성되어 있을 수 있다. 상기 단위 소자들은 예컨대, DRAM (Dynamic Random Access Memory), 플래시 메모리 등의 셀 트랜지스터들일 수 있다. 상기 셀 트랜지스터들은 예를 들면 6F2 또는 4F2 단위 셀 사이즈를 가지는 DRAM 메모리 셀 트랜지스터일 수 있으나, 이에 제한되지 않는다.
상기 베이스 기판은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 다른 일부 실시예에서, 상기 베이스 기판은 Ge (germanium)과 같은 반도체, 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
상기 콘택 영역은 상기 베이스 기판에 형성되는 상기 소스/드레인 영역과 캐패시터(160)를 연결시킬 수 있다. 상기 콘택 영역은 예를 들면 폴리실리콘으로 형성될 수 있다.
복수의 칩 영역(10, 도 1b 참조) 각각에서의 셀 영역들, 즉 제1 셀 영역(CA1)에서, 상기 하부 구조물(101) 상에는 하부 전극들(162) 및 서포터들(122a, 124a)로 구성될 수 있는 하부 전극 구조물(ES1), 상기 하부 전극 구조물(ES1)을 덮는 게이트 유전막(164a) 및 상부 전극(166a)이 형성될 수 있다. 상기 하부 전극들(162), 유전막(164a) 및 상부 전극(166a)은 캐패시터(160)를 구성할 수 있다.
일부 실시예들에서, 상기 하부 전극들(162) 각각은 상기 하부 구조물(101)에 형성된 콘택 영역(미도시)과 연결될 수 있다. 본 실시예에서의 하부 전극들(162)은 필라(pillar) 형상을 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 상기 하부 전극들(162)은 실린더(cylinder) 형상을 가질 수도 있다.
상기 유전막(164a)은 상기 하부 전극들(162) 및 서포터들(122a, 124a)을 덮도록 형성될 수 있다. 일부 실시예들에서, 상기 유전막(164a)은 실리콘 옥사이드 또는 고유전율(high-k) 유전물 등을 포함할 수 있다. 다른 일부 실시예들에서, 상기 유전막(164a)은 예를 들면 실리콘 옥사이드층과 실리콘 나이트라이드층의 이중 구조를 가지는 복합층, 또는 표면이 질화 처리된 실리콘 옥사이드층을 포함할 수도 있다. 상기 고유전율 유전물은 예를 들면 알루미늄 옥사이드(AlOx), 탄탈륨 옥사이드(TaxOy), 티타늄 옥사이드(TiOx), 이트륨 옥사이드(YxOy), 지르코늄 옥사이드(ZrOx), 지르코늄 실리콘 옥사이드(ZrSixOy), 하프늄 옥사이드(HfOx), 하프늄 실리콘 옥사이드(HfSixOy), 란탄 옥사이드(LaxOy), 란탄 알루미늄 옥사이드(LaAlxOy), 란탄 하프늄 옥사이드(LaHfxOy), 하프늄 알루미늄 옥사이드(HfAlxOy), 및 프라세오디뮴 옥사이드(PrxOy) 중 적어도 어느 하나를 포함할 수 있다.
상부 전극(166a)은 상기 하부 전극들(162a) 및 서포터들(122a, 124a)로 구성되는 하부 전극 구조물(ES1)과 게이트 유전막(164a)을 덮도록 형성될 수 있다. 상기 상부 전극(166a)은 예를 들면 티타늄, 티타늄 나이트라이드, 탄탈륨 나이트라이드, 백금, 텅스텐, 도핑된 폴리실리콘, 도핑된 실리콘 게르마늄 등의 물질을 포함할 수 있다. 일부 실시예들에서, 상기 상부 전극(166a)은 상기 하부 전극들(162)과 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
서포터들(122a, 124a)은 하부 구조물(101) 상에 형성된 하부 전극들(162)이 쓰러지지 않도록, 상기 하부 전극들(162)을 지지하는 역할을 수행할 수 있다. 일부 실시예들에서, 상기 서포터들(122a, 124a)은 예를 들면 실리콘 나이트라이드, 탄탈륨 옥사이드 및 티타늄 옥사이드 등의 물질을 포함할 수 있다.
복수의 에지 영역(20, 도 1b 참조) 각각에서의 셀 영역들, 즉 제2 셀 영역(CA2)에서, 상기 하부 구조물(101) 상에는 제1 몰드막(112b), 제1 서포터막(122b), 제2 몰드막(114b) 및 제2 서포터막(124b)이 순차적으로 적층된 더미 구조물(DS1)이 형성될 수 있다. 상기 더미 구조물(DS1)의 제2 서포터막(124b) 상에는 유전막(164b) 및 상부 전극(166b)이 순차적으로 형성될 수 있다. 상기 유전막(164b) 및 상부 전극(166b) 각각은 제1 셀 영역(CA1)에 형성된 상기 유전막(164a) 및 상부 전극(166a) 각각과 동일한 물질로 이루어질 수 있다.
제1 셀 영역(CA1)의 제1 서포터(122a) 및 제2 셀 영역(CA2)의 제1 서포터막(122b)은, 도 3b를 참조하여 후술할 제1 서포터층(122)을 패터닝하여 형성될 수 있다. 또한, 1 셀 영역(CA1)의 제2 서포터(124a) 및 제2 셀 영역(CA2)의 제2 서포터막(124b)은, 도 3b를 참조하여 후술할 제2 서포터층(124)을 패터닝하여 형성될 수 있다.
이에 따라 제1 서포터막(122b) 및 제2 서포터막(124b) 각각은, 제1 셀 영역(CA1)에 형성된 제1 서포터(122a) 및 제2 서포터(124a) 각각과 실질적으로 동일한 레벨에 위치할 수 있다. 또한, 제1 서포터막(122b) 및 제2 서포터막(124b) 각각은, 제1 셀 영역(CA1)에 형성된 제1 서포터(122a) 및 제2 서포터(124a) 각각과 동일한 물질로 이루어질 수 있다.
제1 몰드막(112b) 및 제2 몰드막(114b)은, 상기 서포터막들(122b, 124b)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들어, 상기 서포터막들(122b, 124b)이 실리콘 나이트라이드로 이루어질 경우, 상기 몰드막들(112b, 114b)은 실리콘 옥사이드로 이루어질 수 있다.
복수의 칩 영역(10, 도 1b 참조) 및 복수의 에지 영역(20, 도 1b 참조) 각각에서의 주변 영역들, 즉 제1 주변 영역(PA1) 및 제2 주변 영역(PA2) 각각에서의 하부 구조물(101) 상에는 층간 절연막(170)이 형성될 수 있다. 상기 층간 절연막(170)은 예를 들면 실리콘 옥사이드를 포함할 수 있으나, 이에 제한되지 않는다.
도 3a 내지 도 30b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들 및 단면도들이다. 도 3a 내지 도 30b에서, a 도들 각각은 제1 셀 영역(CA1), 제1 주변 영역(PA1), 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에서의 평면도를 나타내며, b 도들 각각은 상기 a 도들 각각에서의 B - B 선 단면도를 나타낸다.
도 3a 내지 도 30b에서, 도 1a 내지 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 3a 및 도 3b를 참조하면, 제1 및 제2 셀 영역(CA1, CA2)과 제1 및 제2 주변 영역(PA1, PA2)에서의 하부 구조물(101) 상에 제1 몰드층(112), 제1 서포터층(122), 제2 몰드층(114), 제2 서포터층(124), 제1 마스크층(132), 제2 마스크층(134), 제1 예비 패턴층(140) 및 제1 라인 마스크층(140M)을 순차적으로 형성할 수 있다.
상기 제1 몰드층(112), 제1 서포터층(122), 제2 몰드층(114), 제2 서포터층(124), 제1 마스크층(132), 제2 마스크층(134), 제1 예비 패턴층(140) 및 제1 라인 마스크층(140M) 각각은 예를 들면 물리 기상 증착 공정(PVD: Physical Vapor Deposition Process), 화학 기상 증착 공정(CVD: Chemical Vapor Deposition Process), 원자층 증착 공정(ALD: Atomic Layer Deposition) 또는 스핀 코팅(spin coating) 공정 등에 의해 형성될 수 있다.
제1 몰드층(112) 및 제2 몰드층(114)은, 후속 공정에 의해 하부 전극들(162, 도 2 참조)을 형성하기 위한 희생막으로서의 역할을 수행할 수 있다. 일부 실시예들에서, 상기 제1 몰드층(112) 및 제2 몰드층(114)은 예를 들면 실리콘 옥사이드를 포함할 수 있다.
제1 서포터층(122) 및 제2 서포터층(124) 각각은 상기 하부 전극들(162, 도 2 참조)을 지지하는 제1 서포터(122a, 도 2 참조) 및 제2 서포터(124a, 도 2 참조)를 형성하기 위한 물질층일 수 있다. 일부 실시예들에서, 상기 제1 서포터층(122) 및 제2 서포터층(124)은 상기 제1 몰드층(112) 및 제2 몰드층(114)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 몰드층(112) 및 제2 몰드층(114)이 실리콘 옥사이드로 이루어진 경우, 상기 제1 서포터층(122) 및 제2 서포터층(124)은 실리콘 나이트라이드로 이루어질 수 있다.
제1 마스크층(132) 및 제2 마스크층(134) 각각은 제1 홀 패턴 마스크층(132M, 도 16a 및 도 16b 참조) 및 제2 홀 패턴 마스크층(134M, 도 15a 및 도 15b 참조)을 형성하기 위한 물질층일 수 있다. 일부 실시예들에서, 상기 제1 마스크층(132)은 폴리실리콘을 포함할 수 있고, 상기 제2 마스크층(134)은 실리콘 옥사이드를 포함할 수 있다.
제1 예비 패턴층(140)은 제1 라인 패턴(140L, 도 8a 및 도 8b 참조)을 형성하기 위한 복수의 물질층들을 포함할 수 있다. 구체적으로, 상기 제1 예비 패턴층(140)은 순차적으로 적층된 제1 하부 물질층(142), 제1 상부 물질층(144), 제2 하부 물질층(146) 및 제2 상부 물질층(148)을 포함할 수 있다.
일부 실시예들에서, 제1 상부 물질층(144), 제2 상부 물질층(148)은 실리콘 옥시나이트라이드(SiON)를 포함할 수 있다.
상기 제1 하부 물질층(142) 및 제2 하부 물질층(146)은 상기 제1 상부 물질층(144), 제2 상부 물질층(148) 및 제2 마스크층(134)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 상부 물질층(144), 제2 상부 물질층(148)이 실리콘 옥시나이트라이드로 이루어지고, 상기 제2 마스크층(134)이 실리콘 옥사이드로 이루어진 경우, 상기 제1 하부 물질층(142) 및 제2 하부 물질층(146)은 예를 들면 SOH (Spin On Hardmask)로 이루어질 수 있다.
상기 제2 상부 물질층(148) 상에는 제1 라인 마스크층(140M)이 형성될 수 있다. 제1 및 제2 셀 영역(CA1, CA2)에서, 상기 제1 라인 마스크층(140M)은 제1 방향(X 방향)으로 이격되어 배치되며 상기 제1 방향(X 방향)에 수직하는 제2 방향(Y 방향)으로 연장될 수 있다. 제1 및 제2 주변 영역(PA1, PA2)에서, 상기 제1 라인 마스크층(140M)은 개구 없이 상기 제2 상부 물질층(148)을 덮도록 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제1 라인 마스크층(140M, 도 3a 및 도 3b 참조)을 식각 마스크로 제2 하부 물질층(146, 도 3a 및 도 3b 참조) 및 제2 상부 물질층(148, 도 3a 및 도 3b 참조)을 식각함으로써 제2 하부 희생막 패턴(146S) 및 제2 상부 희생막 패턴(148S)을 형성할 수 있다.
제1 및 제2 셀 영역(CA1, CA2)에서, 상기 제2 하부 희생막 패턴(146S) 및 제2 상부 희생막 패턴(148S)은 상기 제1 방향(X 방향)으로 이격되어 배치되며 상기 제2 방향(Y 방향)으로 연장될 수 있다.
제1 및 제2 주변 영역(PA1, PA2)에서, 상기 제2 하부 희생막 패턴(146S) 및 제2 상부 희생막 패턴(148S)은 개구 없이 상기 제1 상부 물질층(144)을 덮도록 형성될 수 있다.
상기 제2 하부 희생막 패턴(146S) 및 제2 상부 희생막 패턴(148S)의 형성 공정은 이방성 식각 공정에 의해 수행될 수 있다. 일부 실시예들에서, 상기 이방성 식각 공정은 예를 들면 스퍼터 식각(Sputter etching) 등의 물리적 식각, 반응성 라디칼 식각(Reactive Radical Etching) 등의 화학적 식각, 및 반응성 이온 식각(RIE: Reactive Ion Etching), 자기 강화 반응성 이온 식각(MERIE: Magnetically Enhanced RIE), TCP (Transformer Coupled Plasma) 식각, ICP (Inductively Coupled Plasma) 식각 등의 물리화학적 식각 중 어느 하나일 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1 상부 물질층(144) 상에서 상기 제2 하부 희생막 패턴(146S) 및 제2 상부 희생막 패턴(148S)을 덮는 스페이서층(149)을 형성할 수 있다.
상기 스페이서층(149)은 상기 제1 상부 물질층(144)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 상부 물질층(144)이 실리콘 옥시나이트라이드로 이루어진 경우, 상기 스페이서층(149)은 실리콘 옥사이드로 이루어질 수 있다.
일부 실시예들에서, 상기 스페이서층(149)을 형성하기 위해 ALD 공정을 수행할 수 있으나, 이에 제한되지 않는다.
도 6a 및 도 6b를 참조하면, 상기 스페이서층(149, 도 5a 및 도 5b 참조)을 식각하여 복수의 스페이서들(149S)을 형성할 수 있다. 상기 식각 공정 동안, 제2 상부 희생막 패턴(148S, 도 5a 및 도 5b 참조)은 제거될 수 있다.
일부 실시예들에서, 상기 복수의 스페이서들(149S)을 형성하기 위해 이방성 식각 공정을 수행할 수 있다.
상기 이방성 식각 공정에 의해, 제1 및 제2 셀 영역(CA1, CA2)에는 제1 방향(X 방향)으로 이격되며 각각이 제2 방향(Y 방향)으로 연장되는 상기 복수의 스페이서들(149S)이 남게 되고, 제1 및 제2 주변 영역(PA1, PA2)에서의 상기 스페이서층(149, 도 5a 및 도 5b 참조)은 제거될 수 있다.
도 7a 및 도 7b를 참조하면, 제1 및 제2 셀 영역(CA1, CA2)과 제1 및 제2 주변 영역(PA1, PA2)에서의 상기 제2 하부 희생막 패턴(146S, 도 6a 및 도 6b 참조)을 제거할 수 있다. 일부 실시예들에서, 상기 제2 하부 희생막 패턴(146S)을 제거를 위해 건식 식각 공정, 습식 식각 공정 또는 애싱(ashing) 및 스트립(strip) 공정 등을 수행할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 복수의 스페이서들(149S, 도 7a 및 도 7b 참조)을 식각 마스크로 제1 하부 물질층(142, 도 7a 및 도 7b 참조) 및 제1 상부 물질층(144, 도 7a 및 도 7b 참조)을 식각함으로써 제1 라인 패턴(140L)을 형성할 수 있다.
일부 실시예들에서, 상기 제1 라인 패턴(140L)은 도 8b에 도시된 바와 같이 상기 식각 공정 이후 잔존하는 제1 하부 물질 패턴(142S) 및 제1 상부 물질 패턴(144S)으로 구성될 수 있다. 다른 일부 실시예들에서, 도 8b에 도시된 것과 다르게 상기 제1 라인 패턴(140L)은 상기 식각 공정 이후 잔존하는 상기 복수의 스페이서들(149S, 도 7a 및 도 7b 참조), 제1 하부 물질 패턴(142S) 및 제1 상부 물질 패턴(144S)으로 구성될 수도 있다.
도 9a 및 도 9b를 참조하면, 제1 및 제2 셀 영역(CA1, CA2)과 제1 및 제2 주변 영역(PA1, PA2)에서의 상기 제1 라인 패턴(140L)을 덮는 제2 예비 패턴층(180) 및 제2 라인 마스크층(180M)을 형성할 수 있다. 일부 실시예들에서, 상기 제2 예비 패턴층(180) 및 제2 라인 마스크층(180M) 각각은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD), 원자층 증착 공정(ALD) 또는 스핀 코팅 공정 등에 의해 형성될 수 있다.
상기 제2 예비 패턴층(180)은 제2 라인 패턴(180L, 도 14a 및 도 14b 참조)을 형성하기 위한 복수의 물질층들을 포함할 수 있다. 구체적으로, 상기 제2 예비 패턴층(180)은 순차적으로 적층된 제1 하부 물질층(182), 제1 상부 물질층(184), 제2 하부 물질층(186) 및 제2 상부 물질층(188)을 포함할 수 있다.
일부 실시예들에서, 제1 상부 물질층(184), 제2 상부 물질층(188)은 실리콘 옥시나이트라이드를 포함할 수 있다.
상기 제1 하부 물질층(182) 및 제2 하부 물질층(186)은 상기 제1 상부 물질층(184) 및 제2 상부 물질층(188)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 상부 물질층(184), 제2 상부 물질층(188)이 실리콘 옥시나이트라이드로 이루어진 경우, 상기 제1 하부 물질층(182) 및 제2 하부 물질층(186)은 예를 들면 SOH로 이루어질 수 있다.
상기 제2 상부 물질층(188) 상에는 제2 라인 마스크층(180M)이 형성될 수 있다.
제1 및 제2 셀 영역(CA1, CA2)에서, 상기 제2 라인 마스크층(180M)은 제2 방향(Y 방향)에 교차하는 제4 방향(도 9a의 W 방향)으로 연장될 수 있다.
제1 및 제2 주변 영역(PA1, PA2)에서, 상기 제2 라인 마스크층(180M)은 개구 없이 상기 제2 상부 물질층(188)을 덮도록 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제2 라인 마스크층(180M, 도 9a 및 도 9b 참조)을 식각 마스크로 제2 하부 물질층(186, 도 9a 및 도 9b 참조) 및 제2 상부 물질층(188, 도 9a 및 도 9b 참조)을 식각함으로써 제2 하부 희생막 패턴(186S) 및 제2 상부 희생막 패턴(188S)을 형성할 수 있다.
제1 및 제2 셀 영역(CA1, CA2)에서, 상기 제2 하부 희생막 패턴(186S) 및 제2 상부 희생막 패턴(188S)은 상기 제3 방향(W 방향)으로 연장될 수 있다.
제1 및 제2 주변 영역(PA1, PA2)에서, 상기 제2 하부 희생막 패턴(186S) 및 제2 상부 희생막 패턴(188S)은 개구 없이 상기 제1 상부 물질층(184)을 덮도록 형성될 수 있다.
상기 제2 하부 희생막 패턴(186S) 및 제2 상부 희생막 패턴(188S)의 형성 공정은 이방성 식각 공정에 의해 수행될 수 있다.
도 11a 및 도 11b를 참조하면, 제1 및 제2 셀 영역(CA1, CA2)에 위치하는 상기 제2 하부 희생막 패턴(186S)의 측벽들에 배치되는 복수의 스페이서들(189S)을 형성할 수 있다. 일부 실시예들에서, 상기 복수의 스페이서들(189S)은 실리콘 옥사이드로 이루어질 수 있다.
상기 복수의 스페이서들(189S)은 상기 제1 상부 물질층(184) 상에서 제2 하부 희생막 패턴(186S) 및 제2 상부 희생막 패턴(188S, 도 10a 및 도 10b 참조)을 덮는 스페이서층(미도시)을 형성한 후, 상기 스페이서층을 이방성 식각함으로써 형성될 수 있다.
상기 스페이서층의 식각 공정 동안, 상기 제2 상부 희생막 패턴(188S, 도 10a 및 도 10b 참조)은 제거될 수 있다.
도 12a 및 도 12b를 참조하면, 제1 주변 영역(PA1), 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)을 덮는 식각 저지층(150)을 형성할 수 있다.
일부 실시예들에서, 상기 식각 저지층(150)은 도 12b에 도시된 바와 같이 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)을 덮는 PSES(photo sensitive etch stopping) 마스크층(152) 및 제1 및 제2 주변 영역들(PA1, PA2)을 덮는 트림(Trim) 마스크층(154)을 포함할 수 있다.
다른 일부 실시예들에서, 상기 트림 마스크층(154)은 제1 및 제2 주변 영역들(PA1, PA2)을 덮되, 상기 PSES 마스크층(152)은 도 12b에 도시된 것과 다르게 제2 주변 영역(PA2)을 덮지 않고 제2 셀 영역(CA2) 만을 덮을 수도 있다.
또 다른 일부 실시예들에서, 상기 PSES 마스크층(152)은 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)을 덮되, 상기 트림 마스크층(154)은 도 12b에 도시된 것과 다르게 제2 주변 영역(PA2)을 덮지 않고 제1 주변 영역(PA1) 만을 덮을 수도 있다.
상기 PSES 마스크층(152) 및 상기 트림 마스크층(154)은, 제2 하부 희생막 패턴(186S), 제1 상부 물질층(184), 제1 하부 물질층(182), 제1 상부 물질 패턴(144S), 제1 하부 물질 패턴(142S) 및 제2 마스크층(134)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다.
상기 PSES 마스크층(152) 및 상기 트림 마스크층(154) 각각은 예를 들면 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 금속막, 포토레지스트(Photoresist), SOG (Spin On Glass) 및 SOH (Spin On Hardmask) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 상기 PSES 마스크층(152) 및 트림 마스크층(154)은 동일한 재료로 형성될 수 있으나, 이에 제한되지 않는다.
도 13a 및 도 13b를 참조하면, 제1 셀 영영(CA1)에서의 상기 제2 하부 희생막 패턴(186S, 도 12a 및 도 12b 참조)을 제거할 수 있다. 일부 실시예들에서, 상기 제2 하부 희생막 패턴(186S, 도 12a 및 도 12b 참조)을 제거를 위해 건식 식각 공정, 습식 식각 공정 또는 애싱 및 스트립 공정 등을 수행할 수 있다.
제1 셀 영역(CA1)에서의 상기 제2 하부 희생막 패턴(186S, 도 12a 및 도 12b 참조)의 제거 공정 동안, 상기 식각 저지층(150)의 존재로 인해 제1 주변 영역(PA1), 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에서의 상기 제2 하부 희생막 패턴(186S)은 제거되지 않는다.
도 14a 및 도 14b를 참조하면, 제1 셀 영역(CA1)에 위치하는 상기 복수의 스페이서들(189S, 도 13a 및 도 13b 참조)을 식각 마스크로, 제1 셀 영역(CA1)에 위치하는 제1 하부 물질층(182) 및 제1 상부 물질층(184)을 식각함으로써 제2 라인 패턴(180L)을 형성할 수 있다.
일부 실시예들에서, 상기 제2 라인 패턴(180L)은 도 14b에 도시된 바와 같이 상기 식각 공정 이후 잔존하는 제1 하부 물질 패턴(182S) 및 제1 상부 물질 패턴(184S)으로 구성될 수 있다. 다른 일부 실시예들에서, 도 14b에 도시된 것과 다르게 상기 제2 라인 패턴(180L)은 상기 식각 공정 이후 잔존하는 상기 복수의 스페이서들(189S, 도 13a 및 도 13b 참조), 제1 하부 물질 패턴(182S) 및 제1 상부 물질 패턴(184S)으로 구성될 수도 있다.
상기 제2 라인 패턴(180L)의 형성 공정 동안, 상기 식각 저지층(150)의 존재로 인해 제1 주변 영역(PA1), 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에서의 상기 제1 하부 물질층(182) 및 제1 상부 물질층(184)은 패터닝되지 않는다.
상기 제2 라인 패턴(180L)의 형성 공정 동안, 상기 식각 저지층(150)의 상측 일부는 제거될 수 있다.
도 15a 및 도 15b를 참조하면, 제1 셀 영역(CA1)에 위치하는 제1 및 제2 라인 패턴들(140L, 180L, 도 14a 및 도 14b 참조)을 식각 마스크로, 제1 셀 영역(CA1)에 위치하는 제2 마스크층(134, 도 14b)을 식각함으로써 제2 홀 패턴 마스크층(134M)을 형성할 수 있다.
상기 제2 홀 패턴 마스크층(134M)의 형성 공정 동안, 상기 식각 저지층(150, 도 14a 및 도 14b 참조)은 제거될 수 있으나, 상기 식각 저지층(150, 도 14a 및 도 14b 참조)의 존재로 인해 제1 주변 영역(PA1), 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에서의 상기 제2 마스크층(134, 도 14b)은 패터닝되지 않게 된다.
도 15b에 도시된 바와 같이, 상기 제2 홀 패턴 마스크층(134M)을 형성한 후 상기 제2 홀 패턴 마스크층(134M) 상에는 제1 하부 물질층(142R)이 잔존할 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제2 홀 패턴 마스크층(134M, 도 15a 및 도 15b)을 식각 마스크로, 제1 마스크층(132, 도 15b 참조)을 식각함으로써 제1 홀 패턴 마스크층(132M)을 형성할 수 있다. 상기 제1 홀 패턴 마스크층(132M)을 형성한 후, 상기 제1 홀 패턴 마스크층(132M) 및 잔존할 수 있는 상기 제2 홀 패턴 마스크층(134M, 도 15a 및 도 15b 참조)을 식각 마스크로, 제1 및 제2 서포터층(122, 124, 도 15a 및 도 15b 참조) 및 제1 및 제2 몰드층(112, 114, 도 15a 및 도 15b 참조)을 식각함으로써 제1 셀 영역(CA1)에 홀 패턴(162H)을 가지는 제1 및 제2 서포터층(122x, 124x) 및 제1 및 제2 몰드층(112x, 114x)을 형성할 수 있다.
상기 홀 패턴(162H)은 하부 구조물(101)에 구비된 콘택 영역(미도시)에 대응하는 위치에 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 에치 백(etch back) 공정 등을 수행하여 상기 제1 홀 패턴 마스크층(132M, 도 16a 및 도 16b 참조)을 제거할 수 있다.
도 18a 및 도 18b를 참조하면, 상기 홀 패턴(162H)을 덮는 도전 물질층(미도시)을 형성한 후, 상기 제2 서포터층(124x)이 노출될 때까지 상기 도전 물질층에 대하여 에치 백 및/또는 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 수행하여, 복수의 하부 전극들(162)을 형성할 수 있다.
일부 실시예들에서, 상기 복수의 하부 전극들(162)은 예를 들면 PVD 공정, CVD 공정, MOCVD (metal organic CVD) 공정, ALD 공정, 또는 MOALD (metal organic ALD) 공정 등으로 형성할 수 있다.
일부 실시예들에서, 상기 하부 전극들(162)은 예를 들면, 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 백금(Pt), 텅스텐(W), 도핑된 폴리실리콘(Poly-Si), 도핑된 실리콘 게르마늄(SiGe) 등의 물질을 포함할 수 있다. 본 실시예에서의 하부 전극들(162)은 필라 형상을 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 상기 하부 전극들(162)은 실린더 형상을 가질 수도 있다.
도 19a 및 도 19b를 참조하면, 제1 및 제2 셀 영역들(CA1, CA2) 및 제1 및 제2 주변 영역들(PA1, PA2)에서 상기 제2 서포터층(124x) 및 하부 전극들(162)의 상면을 순차적으로 덮는 탄소함유층(192) 및 리워크(rework)층(194)을 형성하고, 제1 셀 영역(CA1) 및 제1 주변 영역(PA1)에 위치하는 상기 리워크층(194)의 상면을 덮는 블랭크(blank) 마스크층(196)을 형성할 수 있다.
일부 실시예들에서, 상기 탄소함유층(192)은 예를 들면 ACL(amorphous carbon layer)이고, 상기 리워크층(194)은 예를 들면 실리콘 옥시나이트라이드층일 수 있다.
상기 블랭크 마스크층(196)은 상기 탄소함유층(192) 및 리워크층(194)에 대하여 식각 선택비가 다른 물질을 포함할 수 있다. 상기 블랭크 마스크층(196)은 예를 들면 실리콘 옥사이드, 실리콘 나이트라이드, 금속막, 포토레지스트, SOG 및 SOH 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 상기 탄소함유층(192), 리워크층(194) 및 블랭크 마스크층(196) 각각은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD), 원자층 증착 공정(ALD) 또는 스핀 코팅 공정 등에 의해 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 상기 블랭크 마스크층(196)을 식각 마스크로, 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에서의 상기 탄소함유층(192, 도 19a 및 도 19b 참조)의 상측 일부 및 상기 리워크층(194)을 제거하여, 제1 셀 영역(CA1) 및 제1 주변 영역(PA1)에 위치하는 제1 탄소함유층(192a) 및 제1 리워크층(194a)과, 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에 위치하는 제2 탄소함유층(192b)을 형성할 수 있다.
상기 제1 탄소함유층(192a) 및 제2 탄소함유층(192b)은, 도 22a 및 도 22b를 참조하여 후술할 서포터 마스크 패턴(198)을 형성하기 위한 노광 공정에서 디포커싱(defocusing)을 유발할 수 있을 만큼의 단차를 가지도록 식각될 수 있다. 예를 들어, 제1 탄소함유층(192a)의 상면(192aT) 및 제2 탄소함유층(192b)의 상면(192bT)의 높이 차이(192D)는 대략 2000 내지 3000 Å일 수 있다. 다만, 상기 디포커싱을 유발할 수 있는 높이 차이(192D)는 노광 설비의 종류 등에 따라 다양해질 수 있는 바, 이에 제한되지 않는다.
도 21a 및 도 21b를 참조하면, 제2 탄소함유층(192b)을 덮는 제2 리워크층(194b)을 형성할 수 있다. 경우에 따라서, 상기 제2 리워크층(194b)의 형성 공정은 생략될 수도 있다.
도 22a 및 도 22b를 참조하면, 제1 셀 영역(CA1)에서의 상기 제1 리워크층(194a) 및 제2 셀 영역(CA2)에서의 상기 제2 리워크층(194b) 상에 서포터 마스크 패턴(198)을 형성할 수 있다.
상기 서포터 마스크 패턴(198)은 제1 셀 영역(CA1)에 위치하는 제1 서포터 마스크 패턴(198a) 및 제2 셀 영역(CA2)에 위치하는 제2 서포터 마스크 패턴(198b)을 포함할 수 있다. 상기 제1 및 제2 리워크층(194a, 194b)이 단차를 가지므로, 상기 제1 및 제2 서포터 마스크 패턴(198a, 198b) 또한 단차를 가지며 배치될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 서포터 마스크 패턴(198a, 198b)은 상기 제1 및 제2 셀 영역(CA1, CA2)을 덮는 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층의 일부 영역에 노광 공정을 수행한 후, 이를 현상(development)함으로써 형성할 수 있다.
상기 제1 및 제2 서포터 마스크 패턴(198a, 198b)은 단차를 가지도록 배치되므로, 상기 노광 공정은 제1 셀 영역(CA1)에 형성된 상기 포토레지스트층에서 포커싱되고, 제2 셀 영역(CA2)에 형성된 상기 포토레지스트층에서는 디포커싱 되도록 수행될 수 있다. 이에 따라, 제1 셀 영역(CA1)에 형성된 상기 제1 서포터 마스크 패턴(198a)은 복수의 개구부들(198aG)을 포함하도록 형성되나, 제2 셀 영역(CA2)에 위치하는 제2 서포터 마스크 패턴(198b)은 개구 없이 제2 셀 영역(CA2) 전체를 덮도록 형성되게 된다.
도 23a 및 도 23b를 참조하면, 상기 서포터 마스크 패턴(198, 도 22a 및 도 22b 참조)을 식각 마스크로, 상기 제1 및 제2 리워크층(194a, 194b, 도 22a 및 도 22b 참조), 제1 및 제2 탄소함유층(192a, 192b, 도 22a 및 도 22b 참조) 및 제2 서포터층(124x, 도 22a 및 도 22b 참조)을 식각할 수 있다.
상기 식각 공정에 의해, 제1 셀 영역(CA1)에 위치하는 제2 서포터(124a) 및 제3 서포터 마스크 패턴(192ax)과, 제2 셀 영역(CA2)에 위치하는 제2 서포터막(124b) 및 제4 서포터 마스크 패턴(192bx)이 형성되고, 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제1 및 제2 리워크층(194a, 194b, 도 22a 및 도 22b 참조), 제1 및 제2 탄소함유층(192a, 192b, 도 22a 및 도 22b 참조) 및 제2 서포터층(124x, 도 22a 및 도 22b 참조)은 제거될 수 있다.
여기서, 제1 셀 영역(CA1)에 위치하는 상기 제2 서포터(124a)는 복수의 서포터 개구부들(SG1)을 포함하며, 제2 셀 영역(CA2)에 위치하는 제2 서포터막(124b)은 개구 없이 상기 제2 셀 영역(CA2) 전체를 덮을 수 있다.
도 24a 및 도 24b를 참조하면, 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114x, 도 23a 및 도 23b 참조)을 제거하여 제1 서포터층(122x)을 노출시킬 수 있다. 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114x, 도 23a 및 도 23b 참조)의 제거 공정은 LAL(Limulus amoebocyte lysate)을 이용한 리프트-오프(lift-off) 공정, 습식 식각 공정 또는 애싱 및 스트립 공정 등을 통해 수행될 수 있다.
한편, 상기 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114x, 도 23a 및 도 23b 참조)의 제거 공정 동안, 제2 셀 영역(CA2)에 위치하는 제2 몰드막(114b)은 상기 제2 서포터막(124b)에 의해 덮힘으로써 제2 셀 영역(CA2)에 위치하는 제2 몰드막(114b)은 제거되지 않게 된다.
도 25a 및 도 25b를 참조하면, 제3 서포터 마스크 패턴(192ax) 및 제4 서포터 마스크 패턴(192bx)을 식각 마스크로 하여, 제1 서포터층(122x)을 식각함으로써 제1 셀 영역(CA1)에 위치하는 제1 서포터(122a) 및 제2 셀 영역(CA2)에 위치하는 제1 서포터막(122b)을 형성할 수 있다.
도 26a 및 도 26b를 참조하면, 상기 제3 및 제4 서포터 마스크 패턴(192ax, 192bx, 도 25a 및 도 25b 참조)과 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제1 몰드층(112x, 도 25a 및 도 25b 참조)을 제거하여 제1 셀 영역(CA1)에 위치하는 하부 전극 구조물(ES1) 및 제2 셀 영역(CA2)에 위치하는 더미 구조물(DS1)을 형성할 수 있다.
상기 제3 및 제4 서포터 마스크 패턴(192ax, 192bx, 도 25a 및 도 25b 참조)과 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제1 몰드층(112x, 도 25a 및 도 25b 참조)은 LAL을 이용한 리프트-오프 공정, 습식 식각 공정 또는 애싱 및 스트립 공정 등을 통해 제거될 수 있다.
일부 실시예들에서, 상기 제3 및 제4 서포터 마스크 패턴(192ax, 192bx, 도 25a 및 도 25b 참조)과 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제1 몰드층(112x, 도 25a 및 도 25b 참조)은 동시에 제거될 수 있으나, 이에 제한되지 않는다.
일부 실시예들에서, 상기 하부 구조물(101)의 상면과 수직하는 제3 방향(Z 방향)에 따른 상기 하부 전극 구조물(ES1)의 길이(ES1h)는 상기 제3 방향(Z 방향)에 따른 상기 더미 구조물(DS1)의 길이(DS1h)와 실질적으로 동일할 수 있다.
본 실시예에서의 제2 셀 영역(CA2)에 위치하는 더미 구조물(DS1)은, 제1 셀 영역(CA1)에 위치하는 하부 전극 구조물(ES1)과 달리 패터닝되지 않고 제2 셀 영역(CA2) 전체를 덮도록 형성되게 된다. 이와 같이 제2 셀 영역(CA2)에 패터닝되지 않은 더미 구조물(DS1)을 형성할 경우, 에지 영역(20, 도 1 참조)에서 발생할 수 있는 캐패시터 쓰러짐 또는 뜯김 현상을 방지할 수 있다.
이와 동시에, 상기한 바와 같이 하부 전극 구조물(ES1)의 길이(ES1h)가 더미 구조물(DS1)의 길이(DS1h)와 실질적으로 동일함에 따라 후속하는 평탄화 공정에서의 산포 관리를 용이하게 할 수 있게 된다. 이에 대한 상세한 설명은 도 29a 및 도 29b를 참조하여 후술하기로 한다.
도 27a 및 도 27b를 참조하면, 제1 및 제2 셀 영역(CA1, CA2) 및 제1 및 제2 주변 영역(PA1, PA2)을 덮는 유전 물질층(164x) 및 상부 전극 물질층(166x)을 순차적으로 형성할 수 있다.
일부 실시예들에서, 상기 유전 물질층(164x)은 예를 들면 실리콘 옥사이드 또는 고유전율 유전물 등을 포함할 수 있다. 상기 상부 전극 물질층(166x)은 예를 들면 티타늄, 티타늄 나이트라이드, 탄탈륨 나이트라이드, 백금, 텅스텐, 도핑된 폴리실리콘, 도핑된 실리콘 게르마늄 등의 물질을 포함할 수 있다.
상기 상부 전극 물질층(166x)은 예를 들면 PVD 공정, CVD 공정, MOCVD 공정, ALD 공정, 또는 MOALD 공정 등으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
도 28a 및 도 28b를 참조하면, 제1 및 제2 셀 영역들(CA1, CA2)을 덮는 셀 클로즈(cell close) 마스크층(미도시)을 형성한 후, 상기 셀 클로즈 마스크층을 식각 마스크로 한 이방성 식각 공정을 수행하여 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 유전 물질층(164x, 도 27a 및 도 27b 참조) 및 상부 전극 물질층(166x, 도 27a 및 도 27b 참조)을 제거함으로써, 제1 셀 영역(CA1)에 위치하는 유전막(164a) 및 상부 전극(166a)과, 제2 셀 영역(CA2)에 위치하는 유전막(164b) 및 상부 전극(166b)을 형성할 수 있다. 이에 따라, 제1 및 제2 셀 영역(CA1, CA2)은 전기적으로 절연될 수 있다.
한편, 도 26a 및 도 26b를 참조하여 상술한 바와 같이 제3 방향(Z 방향)에 따른 상기 하부 전극 구조물(ES1)의 길이(ES1h)는 상기 제3 방향(Z 방향)에 따른 상기 더미 구조물(DS1)의 길이(DS1h)와 실질적으로 동일할 수 있으며, 이에 따라 제1 셀 영역(CA1)에 위치하는 상부 전극(166a)의 상면(166aT)은 제2 셀 영역(CA2)에 위치하는 상부 전극(166b)의 상면(166bT)과 실질적으로 동일한 레벨에 위치할 수 있다.
도 29a 및 도 29b를 참조하면, 제1 및 제2 셀 영역(CA1, CA2) 및 제1 및 제2 주변 영역(PA1, PA2)을 덮는 층간 절연 물질층(170x)을 형성할 수 있다. 일부 실시예들에서, 상기 층간 절연 물질층(170x)은 예를 들면 실리콘 옥사이드를 포함할 수 있다.
한편, 도 26a 및 도 26b를 참조하여 상술한 바와 같이 제1 셀 영역(CA1)에 위치하는 상부 전극(166a)의 상면(166aT)은 제2 셀 영역(CA2)에 위치하는 상부 전극(166b)의 상면(166bT)과 실질적으로 동일한 레벨에 위치할 수 있으며, 이에 따라 제1 셀 영역(CA1)에 위치하는 층간 절연 물질층(170x)의 상면(170xaT)은 제2 셀 영역(CA2)에 위치하는 층간 절연 물질층(170x)의 상면(170xbT)과 실질적으로 동일한 레벨에 위치할 수 있게 된다.
이와 같이 칩 영역(10, 도 1 참조)의 제1 셀 영역(CA1)에 위치하는 층간 절연 물질층(170x)의 상면(170xaT)과 에지 영역(20, 도 1 참조)의 제2 셀 영역(CA2)에 위치하는 층간 절연 물질층(170x)의 상면(170xbT)이 실질적으로 동일한 레벨에 위치할 경우, 도 30a 및 도 30b를 참조하여 후술할 평탄화 공정에서 상기 칩 영역(10, 도 1 참조) 및 에지 영역(20, 도 1 참조) 중 특정 부분이 과도(over) 평탄화됨 없이, 상기 칩 영역(10, 도 1 참조) 및 에지 영역(20, 도 1 참조)은 균일한 상부면을 가질 수 있게 된다.
도 30a 및 도 30b를 참조하면, 상부 전극들(166a, 166b) 각각의 상면(166aT, 166bT)이 노출될 때까지, 상기 층간 절연 물질층(170x)에 대하여 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여, 제1 및 제2 주변 영역들(PA1, PA2) 각각을 덮는 층간 절연막(170)을 형성할 수 있다.
도 31a 내지 도 31n은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 31a 내지 도 31n에서, 도 1a 내지 도 30b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 31a를 참조하면, 제1 및 제2 셀 영역(CA1, CA2), 제1 및 제2 주변 영역(PA1, PA2)에서의 하부 구조물(101) 상에 제1 몰드층(112), 제1 서포터층(122), 제2 몰드층(114), 제2 서포터층(224)을 순차적으로 형성할 수 있다. 그 후, 제1 및 제2 셀 영역(CA1, CA2)에 위치하는 제2 서포터층(124) 상에는 셀 클로즈 마스크층(220CM)을 덮을 수 있다. 상기 제2 서포터층(224)은 도 3a 및 도 3b를 참조하여 설명한 제2 서포터층(224)과 실질적으로 동일하거나 유사한 구조 및 재료를 가질 수 있다.
상기 셀 클로즈 마스크층(220CM)은 상기 제2 서포터층(224)에 대하여 식각 선택비가 다른 물질을 포함할 수 있다. 예를 들어, 상기 제2 서포터층(224)이 실리콘 나이트라이드를 포함하는 경우, 상기 셀 클로즈 마스크층(220CM)은 실리콘 옥사이드, 실리콘 옥시나이트라이드, 금속막, 포토레지스트, SOG 및 SOH 중 적어도 하나를 포함할 수 있다.
도 31b를 참조하면, 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 서포터층(224, 도 31a 참조)을 제거하여 제2 서포터층(224y)을 형성할 수 있다. 상기 제2 서포터층(224y)의 형성 공정은 상기 셀 클로즈 마스크층(220CM)을 식각 마스크로 한 이방성 식각 공정에 의해 수행될 수 있다.
도 31c를 참조하면, 상기 셀 클로즈 마스크층(220CM, 도 31b 참조)을 제거하고, 제1 및 제2 셀 영역(CA1, CA2)에 위치하는 제2 서포터층(224y) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114)을 덮는 제3 몰드층(116)을 형성할 수 있다.
상기 제3 몰드층(116)은 제2 서포터층(224y)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들어, 상기 제2 서포터층(224y)이 실리콘 나이트라이드를 포함할 경우, 상기 제3 몰드층(116)은 실리콘 옥사이드를 포함할 수 있다. 일부 실시예들에서, 상기 제3 몰드층(116)은 상기 제2 몰드층(114)과 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
일부 실시예들에서, 상기 제3 몰드층(116)은 예를 들면 PVD 공정, CVD 공정, ALD 공정 또는 스핀 코팅 공정 등에 의해 형성될 수 있다.
도 31d를 참조하면, 제2 서포터층(224y)의 상면이 노출될 때까지, 상기 제3 몰드층(116)에 대하여 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여, 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제3 몰드층(116x)을 형성할 수 있다.
도 31e를 참조하면, 제1 및 제2 셀 영역(CA1, CA2)에 위치하는 제2 서포터층(224y) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제3 몰드층(116x)을 덮는 제1 마스크층(132)과, 상기 제1 마스크층(132) 상에 순차적으로 형성된 제2 홀 패턴 마스크층(134M) 및 제1 하부 물질층(142R)을 형성할 수 있다.
상기 제1 마스크층(132), 제2 홀 패턴 마스크층(134M) 및 제1 하부 물질층(142R)의 형성 공정은 도 3a 내지 도 15b를 참조하여 설명한 공정들과 유사한 방법으로 수행될 수 있으며, 이에 대한 설명은 생략하기로 한다.
도 31f를 참조하면, 상기 제2 홀 패턴 마스크층(134M, 도 31e 참조)을 식각 마스크로, 제1 마스크층(132, 도 31e 참조)을 식각함으로써 제1 홀 패턴 마스크층(132M)을 형성할 수 있다. 상기 제1 홀 패턴 마스크층(132M)을 형성한 후, 상기 제1 홀 패턴 마스크층(132M) 및 잔존할 수 있는 상기 제2 홀 패턴 마스크층(134M, 도 31e 참조)을 식각 마스크로, 제1 및 제2 서포터층(122, 224y, 도 31e 참조) 및 제1 및 제2 몰드층(112, 114, 도 31e 참조)을 식각함으로써 제1 셀 영역(CA1)에 홀 패턴(162H)을 가지는 제1 및 제2 서포터층(122x, 224x) 및 제1 및 제2 몰드층(112x, 114x)을 형성할 수 있다.
상기 홀 패턴(162H)은 하부 구조물(101)에 구비된 콘택 영역(미도시)에 대응하는 위치에 형성될 수 있다.
도 31g를 참조하면, 에치 백 공정 등을 수행하여 상기 제1 홀 패턴 마스크층(132M, 도 31f 참조)을 제거할 수 있다.
도 31h를 참조하면, 상기 홀 패턴(162H)을 채우는 복수의 하부 전극들(162)을 형성하고, 제1 및 제2 셀 영역들(CA1, CA2) 및 제1 및 제2 주변 영역들(PA1, PA2)에서 상기 제2 서포터층(224x), 하부 전극들(162) 및 제3 몰드층(116x)의 상면을 순차적으로 덮는 탄소함유층(292) 및 리워크층(294)을 형성할 수 있다. 일부 실시예들에서, 상기 탄소함유층(292)은 예를 들면 ACL이고, 상기 리워크층(294)은 예를 들면 실리콘 옥시나이트라이드층일 수 있다.
도 31i를 참조하면, 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에 위치하는 상기 리워크층(294)을 덮는 식각 저지층(296)을 형성할 수 있다. 상기 식각 저지층(296)은 상기 탄소함유층(292) 및 상기 리워크층(294)과 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들어, 상기 식각 저지층(296)은 실리콘 옥사이드, 실리콘 나이트라이드, 금속막, 포토레지스트, SOG 및 SOH 중 적어도 하나를 포함할 수 있다.
도 31j를 참조하면, 제1 셀 영역(CA1)에 위치하는 상기 리워크층(294) 및 제2 셀 영역(CA2)에 위치하는 상기 식각 저지층(296) 상에 서포터 마스크 패턴(298)을 형성할 수 있다.
상기 서포터 마스크 패턴(298)은 제1 셀 영역(CA1)에 위치하는 제1 서포터 마스크 패턴(298a) 및 제2 셀 영역(CA2)에 위치하는 제2 서포터 마스크 패턴(298b)을 포함할 수 있다.
도 31k를 참조하면, 상기 식각 저지층(296, 도 31j 참조) 및 서포터 마스크 패턴(298, 도 31j 참조)을 식각 마스크로 하여, 상기 리워크층(294, 도 31j 참조), 탄소함유층(292, 도 31j 참조) 및 제2 서포터층(224x, 도 31j 참조)을 식각할 수 있다.
상기 식각 공정에 의해, 제1 셀 영역(CA1)에 위치하는 제2 서포터(124a) 및 제3 서포터 마스크 패턴(292ax)과, 제2 셀 영역(CA2)에 위치하는 제2 서포터막(224bx) 및 제4 서포터 마스크 패턴(292bx)이 형성될 수 있다.
상기 식각 공정에 의해, 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 리워크층(294, 도 31j 참조) 및 탄소함유층(292, 도 31j 참조)은 제거될 수 있다.
제1 및 제2 주변 영역(PA1, PA2)에는, 도 31k에 도시된 바와 같이 제3 몰드층(116x)의 적어도 일부가 잔존할 수 있으나, 이에 제한되지 않는다. 즉, 상기 식각 공정에 의해 제3 몰드층(116x)은 모두 제거될 수도 있다.
상기 식각 공정에 의해, 제1 셀 영역(CA1)에 위치하는 상기 제2 서포터(224a)는 상기 제2 몰드층(114x)의 상면을 노출시키는 복수의 서포터 개구부들(SG2)을 포함하나, 제2 셀 영역(CA2)에 위치하는 제2 서포터막(224bx)은 상기 제2 몰드층(114x)의 상면을 노출시키는 개구 없이 상기 제2 셀 영역(CA2) 전체를 덮을 수 있다. 다만, 상기 식각 공정의 결과물로서, 상기 제2 서포터막(224bx)은 도 31k에 도시된 바와 같이 요철 형상의 상면(224bxT)을 가질 수 있다. 즉, 상기 제2 서포터막(224bx)의 상면(224bxT)은 리세스부(224Rx)를 가질 수 있다.
도 31l을 참조하면, 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114x, 도 31k 참조)을 제거하여 제1 서포터층(122x)을 노출시킬 수 있다. 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114x, 도 31k 참조)의 제거 공정은 LAL을 이용한 리프트-오프 공정, 습식 식각 공정 또는 애싱 및 스트립 공정 등을 통해 수행될 수 있다.
한편, 상기 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114x, 도 31k 참조)의 제거 공정 동안, 제2 셀 영역(CA2)에 위치하는 제2 몰드막(114b)은 상기 제2 서포터막(224bx)에 의해 덮힘으로써 제거되지 않게 된다.
도 31m을 참조하면, 제3 서포터 마스크 패턴(292ax) 및 제4 서포터 마스크 패턴(292bx)을 식각 마스크로 하여, 제1 서포터층(122x, 도 31l 참조)을 식각함으로써 제1 셀 영역(CA1)에 위치하는 제1 서포터(122a) 및 제2 셀 영역(CA2)에 위치하는 제1 서포터막(122b)을 형성할 수 있다.
상기 식각 공정에 의해, 상기 제2 서포터막(224b)의 상면(224bT)에 형성된 리세스부(224R)는 도 31l에 도시된 리세스부(224Rx)보다 깊어질 수 있으나, 상기 제2 서포터막(224b)은 여전히 상기 제2 몰드층(114x)의 상면을 노출시키는 개구 없이 상기 제2 셀 영역(CA2) 전체를 덮을 수 있다.
도 31n을 참조하면, 상기 제3 및 제4 서포터 마스크 패턴(292ax, 292bx, 도 31m 참조)과 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제1 몰드층(112x, 도 31m 참조)을 제거하여 제1 셀 영역(CA1)에 위치하는 하부 전극 구조물(ES2) 및 제2 셀 영역(CA2)에 위치하는 더미 구조물(DS2)을 형성할 수 있다.
상기 제3 및 제4 서포터 마스크 패턴(292ax, 292bx, 도 31m 참조)과 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제1 몰드층(112x, 도 31m 참조)은 LAL을 이용한 리프트-오프 공정, 습식 식각 공정 또는 애싱 및 스트립 공정 등을 통해 제거될 수 있다.
일부 실시예들에서, 상기 제3 및 제4 서포터 마스크 패턴(292ax, 292bx, 도 31m 참조)과 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제1 몰드층(112x, 도 31m 참조)은 동시에 제거될 수 있으나, 이에 제한되지 않는다.
상기 하부 전극 구조물(ES2) 및 더미 구조물(DS2) 각각은, 도 26a 및 도 26b를 참조하여 전술한 하부 전극 구조물(ES1) 및 더미 구조물(DS1) 각각과 실질적으로 동일한 구조를 가질 수 있다.
상기 하부 전극 구조물(ES2) 및 더미 구조물(DS2)을 형성한 후에는, 도 27a 내지 도 30b를 참조하여 상술한 바와 같이 유전막(164a, 164b, 도 30b 참조), 상부 전극(166a, 166b, 도 30b 참조) 및 층간 절연막(170, 도 30b 참조)을 형성할 수 있으며, 이에 대한 중복 설명은 생략하기로 한다.
도 32a 내지 도 32l은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 32a 내지 도 32l에서, 도 1a 내지 도 31n에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 32a를 참조하면, 제1 및 제2 셀 영역(CA1, CA2), 제1 및 제2 주변 영역(PA1, PA2)에서의 하부 구조물(101) 상에 순차적으로 적층된 제1 몰드층(112x), 제1 서포터층(122x), 제2 몰드층(114x) 및 제2 서포터층(124x)과, 제1 셀 영역(CA1)에서 상기 제1 몰드층(112x), 제1 서포터층(122x), 제2 몰드층(114x) 및 제2 서포터층(124x)을 관통하는 복수의 하부 전극들(162)을 형성할 수 있다.
상기 제1 몰드층(112x), 제1 서포터층(122x), 제2 몰드층(114x), 제2 서포터층(124x) 및 복수의 하부 전극들(162)의 형성 공정은 도 3a 내지 도 18b를 참조하여 상술한 바, 이에 대한 중복 설명은 생략하기로 한다.
도 32b를 참조하면, 제1 및 제2 셀 영역들(CA1, CA2) 및 제1 및 제2 주변 영역들(PA1, PA2)에서 상기 제2 서포터층(124x) 및 하부 전극들(162)의 상면을 순차적으로 덮는 탄소함유층(392), 리워크층(394) 및 서포터 마스크층(395y)을 형성하고, 제1 셀 영역(CA1) 및 제1 주변 영역(PA1)에 위치하는 상기 서포터 마스크층(395y)을 덮는 블랭크 마스크층(396)을 형성할 수 있다.
일부 실시예들에서, 상기 탄소함유층(392)은 예를 들면 ACL이고, 상기 리워크층(394)은 예를 들면 실리콘 옥시나이트라이드층일 수 있다.
상기 서포터 마스크층(395y)은 상기 탄소함유층(392) 및 리워크층(394)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 상기 서포터 마스크층(395y)은 예를 들면 실리콘 옥사이드를 포함할 수 있다.
상기 블랭크 마스크층(396)은 상기 서포터 마스크층(395y)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 상기 블랭크 마스크층(396)은 예를 들면 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 금속막, 포토레지스트, SOG 및 SOH 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 상기 탄소함유층(392), 리워크층(394) 및 블랭크 마스크층(396) 각각은 예를 들면 PVD 공정, CVD 공정, ALD 공정 또는 스핀 코팅 공정 등에 의해 형성될 수 있다.
도 32c를 참조하면, 제1 셀 영역(CA1)에 위치하는 상기 블랭크 마스크층(396) 및 제2 셀 영역(CA2)에 위치하는 상기 서포터 마스크층(395y)을 덮는 셀 클로즈 마스크층(297)을 형성할 수 있다. 상기 셀 클로즈 마스크층(297)은 상기 서포터 마스크층(395y)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 상기 셀 클로즈 마스크층(297)은 예를 들면 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 금속막, 포토레지스트, SOG 및 SOH 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 상기 셀 클로즈 마스크층(297)은 상기 블랭크 마스크층(396)과 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
도 32d를 참조하면, 상기 블랭크 마스크층(396) 및 셀 클로즈 마스크층(297)을 식각 마스크로, 상기 서포터 마스크층(395, 도 32c 참조)을 이방성 식각하여 제2 주변 영역(PA2)에 위치하는 서포터 마스크층(395, 도 32c 참조)이 제거된 예비 서포터 마스크 패턴(395x)을 형성할 수 있다.
도 32e를 참조하면, 상기 블랭크 마스크층(396, 도 32d 참조) 및 셀 클로즈 마스크층(297, 도 32d 참조)을 제거하고, 제1 셀 영역(CA1), 제1 주변 영역(PA1) 및 제2 셀 영역(CA2)에 위치하는 예비 서포터 마스크 패턴(395x) 및 제2 주변 영역(PA2)에 위치하는 리워크층(394)을 덮는 네가티브 톤 현상(NTD: Negative Tone Development) 레지스트(398x)를 형성할 수 있다.
도 32f를 참조하면, 상기 NTD 레지스트(398x)에 노광 공정을 수행할 수 있다.
상기 노광 공정은, 제1 셀 영역(CA1)에서의 상기 NTD 레지스트(398x)의 일부 영역, 즉 제1 상부 마스크 패턴(398a)이 형성될 영역을 노광하는 제1 노광 공정과, 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에서의 상기 NTD 레지스트(398x)의 전 영역, 즉 제2 상부 마스크 패턴(398b)이 형성될 영역을 노광하는 제2 노광 공정을 포함할 수 있다.
일부 실시예들에서, 상기 제1 노광 공정은 제2 셀 영역(CA2)에서의 상기 NTD 레지스트(398x)에도 수행될 수 있으나, 이 경우에도 상기 제1 노광 공정을 수행한 후 제2 셀 영역(CA2)에서 제2 노광 공정을 수행함으로써, 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)을 개구 없이 덮는 제2 상부 마스크 패턴(398b)을 형성할 수 있다.
도 32g를 참조하면, 상기 노광 공정이 수행된 후의 NTD 레지스트(398x)를 현상하여, 상부 마스크 패턴(398)을 형성할 수 있다.
도 32h를 참조하면, 상기 상부 마스크 패턴(398, 도 32g 참조)을 식각 마스크로, 상기 예비 서포터 마스크 패턴(395x, 도 32g 참조)을 식각하여 서포터 마스크 패턴(395)을 형성할 수 있다. 상기 서포터 마스크 패턴(395)을 형성한 후, 상기 상부 마스크 패턴(398, 도 32g 참조)은 애싱 및 스트립 공정 등에 의해 제거될 수 있다.
상기 서포터 마스크 패턴(395)은 제1 셀 영역(CA1)에 위치하는 제1 서포터 마스크 패턴(395a) 및 제2 셀 영역(CA2)에 위치하는 제2 서포터 마스크 패턴(395b)을 포함할 수 있다.
도 32i를 참조하면, 상기 서포터 마스크 패턴(395)을 식각 마스크로, 상기 리워크막(394, 도 32h 참조), 탄소함유막(392, 도 32h 참조) 및 제2 서포터층(124x, 도 32h 참조)을 식각할 수 있다.
상기 식각 공정에 의해, 제1 셀 영역(CA1)에 위치하는 제2 서포터(124a) 및 제3 서포터 마스크 패턴(392ax)과, 제2 셀 영역(CA2)에 위치하는 제2 서포터막(124b) 및 제4 서포터 마스크 패턴(392bx)이 형성될 수 있다. 상기 제3 서포터 마스크 패턴(392ax) 및 제4 서포터 마스크 패턴(392bx) 상에는 식각 공정 이후의 리워크막(394R)이 잔존할 수 있다.
상기 식각 공정에 의해, 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 리워크층(394, 도 32h 참조), 탄소함유층(392, 도 32h 참조) 및 제2 서포터층(124x, 도 32h 참조)은 제거될 수 있다.
도 32j를 참조하면, 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114x, 도 32i 참조)을 제거하여 제1 서포터층(122x)을 노출시킬 수 있다. 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114x, 도 32i 참조)의 제거 공정은 LAL을 이용한 리프트-오프 공정, 습식 식각 공정 또는 애싱 및 스트립 공정 등을 통해 수행될 수 있다.
일부 실시예들에서, 상기 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114x, 도 32i 참조)의 제거 공정 동안 상기 서포터 마스크 패턴(395, 도 32i 참조) 및/또는 리워크막(394R, 도 32i 참조)도 함께 제거될 수 있다.
한편, 상기 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114x, 도 32i 참조)의 제거 공정 동안, 제2 셀 영역(CA2)에 위치하는 제2 몰드막(114b)은 상기 제2 서포터막(124b)에 의해 덮힘으로써 제2 셀 영역(CA2)에 위치하는 제2 몰드막(114b)은 제거되지 않게 된다.
도 32k를 참조하면, 제3 서포터 마스크 패턴(392ax) 및 제4 서포터 마스크 패턴(392bx)을 식각 마스크로 하여, 제1 서포터층(122x, 도 32j 참조)을 식각함으로써 제1 셀 영역(CA1)에 위치하는 제1 서포터(122a) 및 제2 셀 영역(CA2)에 위치하는 제1 서포터막(122b)을 형성할 수 있다.
도 32l을 참조하면, 상기 제3 및 제4 서포터 마스크 패턴(392ax, 392bx, 도 32k 참조)과 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114x, 도 32k 참조)을 제거하여 제1 셀 영역(CA1)에 위치하는 하부 전극 구조물(ES1) 및 제2 셀 영역(CA2)에 위치하는 더미 구조물(DS1)을 형성할 수 있다.
상기 하부 전극 구조물(ES1) 및 더미 구조물(DS1)을 형성한 후에는, 도 27a 내지 도 30b를 참조하여 상술한 바와 같이 유전막(164a, 164b, 도 30b 참조), 상부 전극(166a, 166b, 도 30b 참조) 및 층간 절연막(170, 도 30b 참조)을 형성할 수 있으며, 이에 대한 중복 설명은 생략하기로 한다.
도 33a 내지 도 33d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 33a 내지 도 33d에서, 도 1a 내지 도 32l에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 33a를 참조하면, 제1 및 제2 셀 영역(CA1, CA2), 제1 및 제2 주변 영역(PA1, PA2)에서의 하부 구조물(101) 상에 순차적으로 적층된 제1 몰드층(112x), 제1 서포터층(122x), 제2 몰드층(114x) 및 제2 서포터층(224x)과, 제1 셀 영역(CA1)에서 상기 제1 몰드층(112x), 제1 서포터층(122x), 제2 몰드층(114x) 및 제2 서포터층(224x)을 관통하는 복수의 하부 전극들(162)을 형성할 수 있다. 상기 제1 몰드층(112x), 제1 서포터층(122x), 제2 몰드층(114x), 제2 서포터층(224x) 및 복수의 하부 전극들(162)의 형성 공정은 도 3a 내지 도 18b를 참조하여 상술한 바, 이에 대한 중복 설명은 생략하기로 한다.
그 후, 제1 및 제2 셀 영역들(CA1, CA2) 및 제1 및 제2 주변 영역들(PA1, PA2)에서 상기 제2 서포터층(224x) 및 하부 전극들(162)의 상면을 순차적으로 덮는 탄소함유층(292) 및 리워크층(294)을 형성할 수 있다.
일부 실시예들에서, 상기 탄소함유층(292)은 예를 들면 ACL이고, 상기 리워크층(294)은 예를 들면 실리콘 옥시나이트라이드층일 수 있다.
도 33b를 참조하면, 제2 셀 영역(CA2)에 위치하는 상기 리워크층(294)을 덮는 식각 저지층(496)을 형성할 수 있다. 상기 식각 저지층(496)은 상기 탄소함유층(292) 및 상기 리워크층(294)과 식각 선택비가 다른 물질로 형성될 수 있다. 상기 식각 저지층(296)은 예를 들면 실리콘 옥사이드, 실리콘 나이트라이드, 금속막, 포토레지스트, SOG 및 SOH 중 적어도 하나를 포함할 수 있다.
상기 식각 저지층(496)을 형성한 후, 제1 셀 영역(CA1)에 위치하는 상기 리워크층(294) 및 제2 셀 영역(CA2)에 위치하는 상기 식각 저지층(496) 상에 서포터 마스크 패턴(498)을 형성할 수 있다.
상기 서포터 마스크 패턴(498)은 제1 셀 영역(CA1)에 위치하는 제1 서포터 마스크 패턴(498a) 및 제2 셀 영역(CA2)에 위치하는 제2 서포터 마스크 패턴(498b)을 포함할 수 있다.
상기 서포터 마스크 패턴(498)은 상기 탄소함유층(292) 및 리워크층(294)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다.
도 33c를 참조하면, 상기 식각 저지층(496, 도 33b 참조) 및 서포터 마스크 패턴(498, 도 33b 참조)을 식각 마스크로 하여, 상기 리워크층(294, 도 33b 참조), 탄소함유층(292, 도 33b 참조) 및 제2 서포터층(224x, 도 33b 참조)을 식각할 수 있다.
상기 식각 공정에 의해, 제1 셀 영역(CA1)에 위치하는 제2 서포터(224a) 및 제3 서포터 마스크 패턴(292ax)과, 제2 셀 영역(CA2)에 위치하는 제2 서포터막(224bx) 및 제4 서포터 마스크 패턴(292bx)이 형성될 수 있다.
상기 식각 공정에 의해, 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 리워크층(294, 도 31j 참조), 탄소함유층(292, 도 31j 참조) 및 제2 서포터층(224x, 도 31j 참조)은 제거될 수 있다.
상기 식각 공정에 의해, 제3 몰드층(116x, 도 31k 참조)이 없는 점을 제외하고 도 31k를 참조하여 설명한 구조물과 실질적으로 동일한 구조물을 얻을 수 있다.
즉, 제1 셀 영역(CA1)에 위치하는 상기 제2 서포터(224a)는 상기 제2 몰드층(114x)의 상면을 노출시키는 복수의 서포터 개구부들(SG2)을 포함하나, 제2 셀 영역(CA2)에 위치하는 제2 서포터막(224bx)은 상기 제2 몰드층(114x)의 상면을 노출시키는 개구 없이 상기 제2 셀 영역(CA2) 전체를 덮을 수 있다.
도 33d를 참조하면, 도 31l 내지 도 31n을 참조하여 설명한 공정들에 의해, 제1 셀 영역(CA1)에 위치하는 하부 전극 구조물(ES2) 및 제2 셀 영역(CA2)에 위치하는 더미 구조물(DS2)을 형성할 수 있다.
상기 하부 전극 구조물(ES2) 및 더미 구조물(DS2)을 형성한 후에는, 도 27a 내지 도 30b를 참조하여 상술한 바와 같이 유전막(164a, 164b, 도 30b 참조), 상부 전극(166a, 166b, 도 30b 참조) 및 층간 절연막(170, 도 30b 참조)을 형성할 수 있으며, 이에 대한 중복 설명은 생략하기로 한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1: 웨이퍼 10: 칩 영역
20: 에지 영역 CA1, CA2: 제1 및 제2 셀 영역
PA1, PA2: 제1 및 제2 주변 영역
100: 반도체 소자 101: 하부 구조물
112, 114, 116: 제1 내지 제3 몰드층
122, 124: 제1 및 제2 서포터층 132, 134: 제1 및 제2 마스크층
140: 제1 예비 패턴층 142, 182: 제1 하부 물질층
144, 184: 제1 상부 물질층 146, 186: 제2 하부 물질층
148, 188: 제2 상부 물질층 149: 스페이서층
150: 식각 저지층
152: PSES 마스크층 154: 트림 마스크층
160: 캐패시터 162: 하부 전극
164: 유전막 166: 상부 전극
170: 층간 절연막 192: 탄소함유층
194: 리워크층 196: 블랭크 마스크층
198: 서포터 마스크 패턴 220CM: 셀 클로즈 마스크층
ES1: 하부 전극 구조물 DS1: 더미 구조물

Claims (10)

  1. 제1 셀 영역 및 제1 주변 영역을 가지는 칩 영역과, 제2 셀 영역 및 제2 주변 영역을 가지는 에지 영역이 정의된 웨이퍼를 준비하는 단계와,
    상기 제1 셀 영역에 위치하는 하부 전극 구조물 및 상기 제2 셀 영역에 위치하는 더미 구조물을 형성하는 단계와,
    상기 하부 전극 구조물 및 상기 더미 구조물 상에 유전막과 상부 전극을 순차적으로 형성하는 단계를 포함하고,
    상기 하부 전극 구조물은 상기 웨이퍼의 제1 셀 영역 상에서 상기 웨이퍼 상면과 수직하는 제1 방향에 따라 각각 연장되는 복수의 하부 전극들 및 상기 웨이퍼 상면과 평행하도록 각각 연장되어 상기 복수의 하부 전극들을 지지하는 제1 및 제2 서포터들을 포함하고,
    상기 더미 구조물은 상기 웨이퍼의 제2 셀 영역을 덮도록 순차적으로 형성된 제1 몰드막, 제1 서포터막, 제2 몰드막 및 제2 서포터막을 포함하고,
    상기 제2 서포터 및 상기 제2 서포터막은 동일 레벨에 위치하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 하부 전극 구조물 및 상기 더미 구조물을 형성하는 단계는
    상기 칩 영역 및 상기 에지 영역 상에 제1 몰드층, 제1 서포터층, 제2 몰드층 및 제2 서포터층을 순차적으로 형성하는 단계와,
    상기 제1 몰드층, 제1 서포터층, 제2 몰드층 및 제2 서포터층을 식각하여 상기 제1 셀 영역에 홀 패턴을 형성하는 단계와,
    상기 홀 패턴 내에 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 셀 영역에 상기 홀 패턴을 형성하는 단계는
    상기 칩 영역 및 상기 에지 영역에서의 상기 제2 서포터층 상에 적어도 하나의 마스크층을 형성하는 단계와,
    상기 칩 영역 및 상기 에지 영역에서의 상기 적어도 하나의 마스크층 상에 제1 예비 패턴층을 형성하는 단계와,
    상기 제1 및 제2 셀 영역에 위치하는 상기 제1 예비 패턴층을 패터닝하여, 상기 웨이퍼 상면과 평행하는 제2 방향을 따라 연장되는 제1 라인 패턴을 형성하는 단계와,
    상기 칩 영역 및 상기 에지 영역에서의 상기 제1 라인 패턴 상에 제2 예비 패턴층을 형성하는 단계와,
    상기 제1 주변 영역, 제2 셀 영역 및 제2 주변 영역을 덮는 식각 저지층을 형성하는 단계와,
    상기 제1 셀 영역에 위치하는 상기 제2 예비 패턴층을 패터닝하여, 상기 제2 방향과 교차하는 제3 방향을 따라 연장되는 제2 라인 패턴을 형성하는 단계와,
    상기 제1 셀 영역에 위치하는 상기 제1 및 제2 라인 패턴들 및 상기 제1 주변 영역, 제2 셀 영역 및 제2 주변 영역에 위치하는 식각 저지층을 식각 마스크로 이용해 상기 제1 셀 영역에 위치하는 상기 적어도 하나의 마스크층을 식각하여 홀 패턴 마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1 셀 영역 및 제1 주변 영역을 가지는 칩 영역과, 제2 셀 영역 및 제2 주변 영역을 가지는 에지 영역이 정의된 웨이퍼를 준비하는 단계와,
    상기 칩 영역 및 상기 에지 영역 상에 제1 몰드층, 제1 서포터층, 제2 몰드층 및 제2 서포터층을 순차적으로 형성하는 단계와,
    상기 제1 셀 영역에 위치하는 상기 제1 몰드층, 제1 서포터층, 제2 몰드층 및 제2 서포터층을 관통하는 복수의 하부 전극들을 형성하는 단계와,
    상기 제2 서포터층을 패터닝하여 상기 제1 셀 영역에 위치하는 제2 서포터 및 상기 제2 셀 영역에 위치하는 제2 서포터막을 형성하는 단계와,
    상기 제1 셀 영역, 제1 주변 영역 및 제2 주변 영역에 위치하는 상기 제2 몰드층을 제거하는 단계와,
    상기 제1 서포터층을 패터닝하여 상기 제1 셀 영역에 위치하는 제1 서포터 및 상기 제2 셀 영역에 위치하는 제1 서포터막을 형성하는 단계와,
    상기 제1 셀 영역, 제1 주변 영역 및 제2 주변 영역에 위치하는 상기 제1 몰드층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제4 항에 있어서,
    상기 복수의 하부 전극들을 형성하는 단계와 상기 제2 서포터 및 상기 제2 서포터막을 형성하는 단계 사이에,
    상기 제1 및 제2 주변 영역들에 위치하는 상기 제2 서포터층을 제거하여 상기 제2 몰드층을 노출시키는 단계와,
    상기 제1 및 제2 주변 영역들에 위치하는 제2 몰드층을 덮는 제3 몰드층을 형성하는 단계와,
    상기 제1 및 제2 셀 영역들에 위치하는 상기 제2 서포터층 및 상기 제1 및 제2 주변 영역들에 위치하는 상기 제3 몰드층 상에 순차적으로 형성되는 탄소함유층 및 리워크(rework)층을 형성하는 단계와,
    상기 에지 영역에서의 상기 리워크층을 덮는 식각 저지층을 형성하는 단계와,
    상기 제1 셀 영역에서의 상기 리워크층 상에 서포터 마스크 패턴을 형성하는 단계를 더 포함하고,
    상기 제2 서포터를 형성하는 단계는 상기 서포터 마스크 패턴 및 상기 식각 저지층을 식각 마스크로 이용하여 상기 리워크층, 상기 탄소함유층 및 상기 제2 서포터층을 식각함으로써 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제4 항에 있어서,
    복수의 하부 전극들을 형성하는 단계 이후에,
    상기 칩 영역에서의 상기 제2 서포터층 상에 순차적으로 형성되는 제1 탄소함유층 및 제1 리워크층과, 상기 에지 영역에서의 상기 제2 서포터층 상에 순차적으로 형성되는 제2 탄소함유층 및 제2 리워크층을 형성하는 단계와,
    상기 제1 셀 영역에서의 상기 제1 리워크층 및 상기 제2 셀 영역에서의 상기 제2 리워크층 상에 서포터 마스크 패턴을 형성하는 단계를 더 포함하고,
    상기 제1 탄소함유층의 상면은 상기 제2 탄소함유층의 상면보다 높은 레벨에 위치하며,
    상기 제2 서포터 및 상기 제2 서포터막을 형성하는 단계는 상기 서포터 마스크 패턴을 식각 마스크로 이용하여 상기 제2 서포터층을 식각함으로써 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 셀 영역에서의 상기 서포터 마스크 패턴은 복수의 개구부들을 포함하고, 상기 제2 셀 영역에서의 상기 서포터 마스크 패턴은 개구 없이 상기 제2 셀 영역 전체를 덮는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제7 항에 있어서,
    상기 서포터 마스크 패턴을 형성하는 단계는
    상기 칩 영역에서의 제1 리워크층 및 상기 에지 영역에서의 제2 리워크층 상에 서포터 마스크층을 형성하는 단계와,
    상기 칩 영역에서의 상기 서포터 마스크층을 덮는 블랭크(blank) 마스크층을 형성하는 단계와,
    상기 제1 셀 영역에서의 상기 블랭크 마스크층 및 상기 제2 셀 영역에서의 서포터 마스크층 각각을 덮는 셀 클로즈 마스크층을 형성하는 단계와,
    상기 블랭크 마스크층 및 상기 셀 클로즈 마스크층을 식각 마스크로 상기 제2 주변 영역에서의 상기 서포터 마스크층을 제거하여 예비 서포터 마스크 패턴을 형성하는 단계와,
    상기 예비 서포터 마스크 패턴을 패터닝하여 상기 서포터 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제8 항에 있어서,
    상기 서포터 마스크 패턴을 형성하는 단계는
    상기 예비 서포터 마스크 패턴 및 상기 제2 주변 영역에서의 상기 제2 리워크층을 덮는 네가티브 톤 현상(NTD: Negative Tone Development) 레지스트를 형성하는 단계와,
    상기 제1 셀 영역에서의 상기 NTD 레지스트의 일부 영역을 노광하는 제1 노광 단계와,
    상기 에지 영역에서의 상기 NTD 레지스트를 전체적으로 노광하는 제2 노광 단계와,
    상기 NTD 레지스트를 현상하여 NTD 마스크 패턴을 형성하는 단계와,
    상기 NTD 마스크 패턴을 식각 마스크로 상기 예비 서포터 마스크 패턴을 식각하여 상기 서포터 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제4 항에 있어서,
    상기 서포터 마스크 패턴을 형성하는 단계 이전에
    상기 제2 셀 영역에서의 상기 제2 리워크층을 덮는 식각 저지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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