KR20210111016A - 반도체 소자 제조 방법 - Google Patents

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KR20210111016A
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최윤영
이동균
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박상재
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Abstract

반도체 소자 제조 방법이 제공된다. 상기 반도체 소자 제조 방법은 제1 셀 영역 및 제1 주변 영역을 포함하는 메인 영역과, 제2 셀 영역 및 제2 주변 영역을 포함하는 에지 영역이 정의된 기판을 제공하고, 기판 상에 몰드 층, 서포터 층, 마스크 층 및 예비 패턴층을 순차적으로 형성하고, 예비 패턴층을 노광하여, 제1 셀 영역 및 제2 셀 영역 각각의 마스크 층 상에 제1 패턴 및 제2 패턴을 동시에 형성하고, 제2 패턴 상에, 식각 저지막을 형성하고, 식각 저지막과 제1 패턴을 이용하여, 마스크 층을 식각하여, 제1 셀 영역의 몰드 층 및 서포터 층 내에 홀 패턴을 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
최근의 반도체 소자는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 소자의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 따라서, 고도로 스케일링된 고집적 반도체 소자의 패턴들은 미세한 폭을 가지고 미세한 피치로 이격될 수 있다.
DPT(Double Patterning)의 활용 범위를 넘어선 패터닝이 필요하게 되었고, 이를 극복하기 위한 방법으로 EUV(Extreme Ultraviolet) 리소그래피 기술이 도입되고 있다. EUV(Extreme Ultraviolet) 리소그래피 기술를 활용하면서 DPT에서 사용되던 공정 순서를 따를 경우, 반도체 장치의 신뢰도 감소하거나, 공정 단계가 늘어날 수 있다. 따라서 공정 단계를 줄여주면서, 반도체 장치의 신뢰도를 향상시킬 필요가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 반도자 소자의 집적도를 높이면서, 공정 과정을 간소화한 반도체 소자 제조 방법을 제공하는 것이다.
반도자 소자의 집적도를 높이면서, 반도체 소자를 포함하는 장치의 신뢰도를 높이는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 제조 방법은, 제1 셀 영역 및 제1 주변 영역을 포함하는 메인 영역과, 제2 셀 영역 및 제2 주변 영역을 포함하는 에지 영역이 정의된 기판을 제공하고, 기판 상에 몰드 층, 서포터 층, 마스크 층 및 예비 패턴층을 순차적으로 형성하고, 예비 패턴층을 노광하여, 제1 셀 영역 및 제2 셀 영역 각각의 마스크 층 상에 제1 패턴 및 제2 패턴을 동시에 형성하고, 제2 패턴 상에, 식각 저지막을 형성하고, 식각 저지막과 제1 패턴을 이용하여, 마스크 층을 식각하여, 제1 셀 영역의 몰드 층 및 서포터 층 내에 홀 패턴을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 제조 방법은, 제1 셀 영역 및 제1 주변 영역을 가지는 메인 영역과, 제2 셀 영역 및 제2 주변 영역을 가지는 에지 영역이 정의된 기판을 제공하고, 기판 상에 몰드 층, 서포터 층, 마스크 층, 반사 방지층 및 예비 패턴층을 순차적으로 형성하고, 예비 패턴층을 노광하여, 제1 셀 영역 및 제2 셀 영역 각각의 반사 방지층 상에 제1 패턴 및 제2 패턴을 각각 형성하고, 제2 패턴 상에, 식각 저지막을 형성하되, 메인 영역 상에는 식각 저지막이 비형성되고, 식각 저지막과 제1 패턴을 이용하여, 마스크 층을 식각하여 제1 셀 영역의 몰드 층 및 서포터 층 내에 홀 패턴을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 제조 방법은, 제1 셀 영역 및 제1 주변 영역을 포함하는 메인 영역과, 제2 셀 영역 및 제2 주변 영역을 포함하는 에지 영역이 정의된 기판을 제공하고, 기판 상에 몰드 층, 서포터 층, 마스크 층, 반사 방지층 및 예비 패턴층을 순차적으로 형성하고, 예비 패턴층을 노광하여, 제1 셀 영역 및 제2 셀 영역 각각의 반사 방지층 상에, 제1 패턴 및 제2 패턴을 동시에 형성하고, 제2 패턴 상에, 식각 저지막을 형성하되, 메인 영역 상에는 식각 저지막이 비형성되고, 식각 저지막과 제1 패턴을 통해, 몰드 층, 서포터 층, 마스크 층을 관통하여 제1 셀 영역에 홀 패턴을 형성하되, 제1 주변 영역, 제2 셀 영역, 및 제2 주변 영역 상에는 홀 패턴이 형성되지 아니하고, 홀 패턴 내에 하부 전극을 형성하고, 서포터 층의 상부 표면을 노출하되, 제1 셀 영역 상의 서포터 층 및 홀의 상단, 제1 주변 영역 상의 서포터 층의 상단, 제2 셀 영역 상의 서포터 층의 상단, 및 제2 주변 영역 상의 서포터 층의 상단은 실질적으로 동일 레벨을 이루고, 서포터 층 상에 서포터 마스크 층을 형성하고, 서포터 마스크 층을 패터닝하여 서포터 마스크 패턴을 형성하고, 서포터 마스크 패턴을 이용하여 서포터 층을 관통하는 서포터 개구부를 형성하고, 몰드 층을 제거하고, 하부 전극 상에 커패시터 유전 층을 형성하고, 커패시터 유전 층 상에 상부 전극을 형성하고, 상부 전극 상에 층간 절연 층을 형성하고, 층간 절연 층을 평탄화하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 웨이퍼의 일부 영역을 예시적으로 나타낸 위한 평면도이다.
도 2는 도 1의 A 영역의 확대로로서, 메인 영역 및 에지 영역에서의 레이아웃을 예시적으로 나타낸 평면도이다.
도 3은 도 2의 B-B'를 예시적으로 나타낸 단면도이다.
도 4 내지 도 19는 본 발명의 몇몇 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20 내지 도 21는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22 내지 도 23는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 웨이퍼의 일부 영역을 예시적으로 나타낸 위한 평면도이다. 도 2는 도 1의 A 영역의 확대로로서, 메인 영역 및 에지 영역에서의 레이아웃을 예시적으로 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 웨이퍼(1)는 복수의 칩 영역들(10) 및 웨이퍼(1)의 가장자리 영역에서 상기 복수의 칩 영역들(10)을 둘러싸도록 위치하는 복수의 에지 영역들(20)을 포함할 수 있다.
상기 복수의 칩 영역들(10) 각각은 제1 셀 영역(CA1) 및 제1 주변 영역(PA1)을 포함하고, 상기 제1 주변 영역(PA1)은 제1 코어(core) 영역(PA1_1) 및 제1 페리(peri) 영역(PA1_2)을 포함할 수 있다.
상기 복수의 에지 영역들(20) 각각은 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)을 포함하고, 상기 제2 주변 영역(PA2)은 제2 코어 영역(PA2_1) 및 제2 페리 영역(PA2_2)을 포함할 수 있다.
도 2에 도시된 셀 영역들(CA1, CA2) 및 주변 영역들(PA1, PA2)의 구체적인 형상, 레이아웃 및 배치는 단지 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
도 3은 도 2의 B-B'를 예시적으로 나타낸 단면도이다.
도 3은 도 2의 제1 셀 영역(CA1), 제1 주변 영역(PA1), 제2 셀 영역(CA2) 및 제2 주변 영역(PA2) 각각에서의 단면도를 나타낼 수 있다.
도 3을 참조하면, 반도체 소자(100)는 셀 영역들(CA1, CA2) 및 주변 영역들(PA1, PA2)에 형성되는 하부 구조물(101)을 포함할 수 있다.
도시되지 않았으나, 상기 하부 구조물(101)은 베이스 기판, 상기 베이스 기판 상에 형성된 활성 영역, 상기 활성 영역을 정의하는 소자 분리막, 소스/드레인 영역, 워드 라인, 비트 라인 및 콘택 영역 등을 포함할 수 있다.
또한, 상기 하부 구조물(101)에는 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 소자 형성에 필요한 단위 소자들(미도시) 및 상기 단위 소자들을 덮는 층간 절연막(미도시)이 형성되어 있을 수 있다. 상기 단위 소자들은 예컨대, DRAM (Dynamic Random Access Memory), 플래시 메모리 등의 셀 트랜지스터들일 수 있다. 상기 셀 트랜지스터들은 예를 들면 6F2 또는 4F2 단위 셀 사이즈를 가지는 DRAM 메모리 셀 트랜지스터일 수 있으나, 이에 제한되지 않는다.
상기 베이스 기판은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 다른 일부 실시예에서, 상기 베이스 기판은 Ge (germanium)과 같은 반도체, 또는 SiGe (silicon germanium), SiC(silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
상기 콘택 영역은 상기 베이스 기판에 형성되는 상기 소스/드레인 영역과 커패시터(170)를 연결시킬 수 있다. 상기 콘택 영역은 예를 들면 폴리실리콘으로 형성될 수 있다.
복수의 칩 영역(10, 도 2 참조) 각각에서의 셀 영역들, 즉 제1 셀 영역(CA1)에서, 상기 하부 구조물(101) 상에는 하부 전극들(172) 및 서포터들(122a, 124a)로 구성될 수 있는 하부 전극 구조물(ES1), 상기 하부 전극 구조물(ES1)을 덮는 게이트 유전막(174a) 및 상부 전극(176a)이 형성될 수 있다. 상기 하부 전극들(172), 유전막(174a) 및 상부 전극(176a)은 커패시터(170)를 구성할 수 있다.
일부 실시예들에서, 상기 하부 전극들(162) 각각은 상기 하부 구조물(101)에 형성된 콘택 영역(미도시)과 연결될 수 있다. 본 실시예에서의 하부 전극들(162)은 필라(pillar) 형상을 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 상기 하부 전극들(162)은 실린더(cylinder) 형상을 포함할 수 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다,
상기 유전막(174a)은 상기 하부 전극들(172) 및 서포터들(122a, 124a)을 덮도록 형성될 수 있다. 일부 실시예들에서, 상기 유전막(174a)은 실리콘 옥사이드 또는 고유전율(high-k) 유전물 등을 포함할 수 있다. 다른 일부 실시예들에서, 상기 유전막(174a)은 예를 들면 실리콘 옥사이드층과 실리콘 나이트라이드층의 이중 구조를 가지는 복합층, 또는 표면이 질화 처리된 실리콘 옥사이드층을 포함할 수도 있다. 상기 고유전율 유전물은 예를 들면 알루미늄 옥사이드(AlOx), 탄탈륨 옥사이드(TaxOy), 티타늄 옥사이드(TiOx), 이트륨 옥사이드(YxOy), 지르코늄 옥사이드(ZrOx), 지르코늄 실리콘 옥사이드(ZrSixOy), 하프늄 옥사이드(HfOx), 하프늄 실리콘 옥사이드(HfSixOy), 란탄 옥사이드(LaxOy), 란탄 알루미늄 옥사이드(LaAlxOy), 란탄 하프늄 옥사이드(LaHfxOy), 하프늄 알루미늄 옥사이드(HfAlxOy), 및 프라세오디뮴 옥사이드(PrxOy) 중 적어도 어느 하나 또는 이들의 조합을 포함할 수 있다.
상부 전극(176a)은 상기 하부 전극들(172a) 및 서포터들(122a, 124a)로 구성되는 하부 전극 구조물(ES1)과 게이트 유전막(174a)을 덮도록 형성될 수 있다. 상기 상부 전극(176a)은 예를 들면 티타늄, 티타늄 나이트라이드, 탄탈륨 나이트라이드, 백금, 텅스텐, 도핑된 폴리실리콘, 도핑된 실리콘 게르마늄 등의 물질을 포함할 수 있다.
몇몇 실시예들에서, 상기 상부 전극(176a)은 상기 하부 전극들(172)과 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
서포터들(122a, 124a)은 하부 구조물(101) 상에 형성된 하부 전극들(172)이 쓰러지지 않도록, 상기 하부 전극들(172)을 지지하는 역할을 수행할 수 있다. 몇몇 실시예들에서, 상기 서포터들(122a, 124a)은 예를 들면 실리콘 나이트라이드, 탄탈륨 옥사이드 및 티타늄 옥사이드 등의 물질을 포함할 수 있다.
복수의 에지 영역(20, 도 2 참조) 각각에서의 셀 영역들, 즉 제2 셀 영역(CA2)에서, 상기 하부 구조물(101) 상에는 제1 몰드막(112b), 제1 서포터막(122b), 제2 몰드막(114b) 및 제2 서포터막(124b)이 순차적으로 적층된 더미 구조물(DS1)이 형성될 수 있다. 상기 더미 구조물(DS1)의 제2 서포터막(124b) 상에는 유전막(174b) 및 상부 전극(176b)이 순차적으로 형성될 수 있다. 상기 유전막(174b) 및 상부 전극(176b) 각각은 제1 셀 영역(CA1)에 형성된 상기 유전막(174a) 및 상부 전극(176a) 각각과 동일한 물질로 이루어질 수 있다.
제1 셀 영역(CA1)의 제1 서포터(122a) 및 제2 셀 영역(CA2)의 제1 서포터막(122b)은, 도 4를 참조하여 후술할 제1 서포터층(122)을 패터닝하여 형성될 수 있다. 또한, 1 셀 영역(CA1)의 제2 서포터(124a) 및 제2 셀 영역(CA2)의 제2 서포터막(124b)은, 도 4를 참조하여 후술할 제2 서포터층(124)을 패터닝하여 형성될 수 있다.
이에 따라 제1 서포터막(122b) 및 제2 서포터막(124b) 각각은, 제1 셀 영역(CA1)에 형성된 제1 서포터(122a) 및 제2 서포터(124a) 각각과 실질적으로 동일한 레벨에 위치할 수 있다. 또한, 제1 서포터막(122b) 및 제2 서포터 막(124b) 각각은, 제1 셀 영역(CA1)에 형성된 제1 서포터(122a) 및 제2 서포터(124a) 각각과 동일한 물질로 이루어질 수 있다.
제1 몰드막(112b) 및 제2 몰드막(114b)은, 상기 서포터막들(122b, 124b)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들어, 상기 서포터막들(122b, 124b)이 실리콘 나이트라이드로 이루어질 경우, 상기 몰드 막들(112b, 114b)은 실리콘 옥사이드로 이루어질 수 있으나, 이에 제한되지 않는다.
몇몇 실시예에서 도 3에 도시한 것과 같이 제1 몰드막(112b) 및 제2 몰드막(114b)이 일부 오목하게 식각될 수 있고, 식각된 제1 몰드막(112b) 및 제2 몰드막(114b)의 측벽 상에 게이트 유전막(174a)이 덮일 수 있고, 측벽 상의 상기 게이트 유전막(174a)을 상부 전극(176a)이 덮을 수 있으나, 이에 제한되지 않느다. 일 예시로 제1 몰드막(112b) 및 제2 몰드막(114b)의 측벽은 제2 셀 영역(CA2)의 제1 서포터막(122b)의 측벽과 정렬(align)될 수 있다.
복수의 칩 영역(10, 도 2 참조) 및 복수의 에지 영역(20, 도 2 참조) 각각에서의 주변 영역들, 즉 제1 주변 영역(PA1) 및 제2 주변 영역(PA2) 각각에서의 하부 구조물(101) 상에는 층간 절연막(190)이 형성될 수 있다. 상기 층간 절연막(190)은 예를 들면 실리콘 옥사이드를 포함할 수 있으나, 이에 제한되지 않는다.
도 4 내지 도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 4 내지 도 19는 공정 순서에 따라 도시한 단면도들이고, 공정 순서에 따른 도 2의 B-B' 단면을 도시한다.
도 4를 참조하면, 제1 및 제2 셀 영역(CA1, CA2)과 제1 및 제2 주변 영역(PA1, PA2)에서의 하부 구조물(101) 상에 제1 몰드층(112), 제1 서포터층(122), 제2 몰드층(114), 제2 서포터층(124), 탄소 함유층(130), 제1 마스크층(141), 제2 마스크층(142), 반사 방지층(150) 및 예비 패턴층(160P)을 순차적으로 형성할 수 있다.
상기 제1 몰드층(112), 제1 서포터층(122), 제2 몰드층(114), 제2 서포터층(124), 탄소 함유층(130), 제1 마스크층(141), 제2 마스크층(142), 반사 방지층(150) 및 예비 패턴층(160P) 각각은 예를 들면 물리 기상 증착 공정(PVD: Physical Vapor Deposition Process), 화학 기상 증착 공정(CVD: Chemical Vapor Deposition Process), 원자층 증착 공정(ALD: Atomic Layer Deposition) 또는 스핀 코팅(spin coating) 공정 등에 의해 형성될 수 있다.
제1 몰드층(112) 및 제2 몰드층(114)은, 후속 공정에 의해 하부 전극들(162, 도 2 참조)을 형성하기 위한 희생막으로서의 역할을 수행할 수 있다. 일부 실시예들에서, 상기 제1 몰드층(112) 및 제2 몰드층(114)은 예를 들면 실리콘 옥사이드를 포함할 수 있다.
제1 서포터층(122) 및 제2 서포터층(124) 각각은 상기 하부 전극들(172 도 3 참조)을 지지하는 제1 서포터(122a, 도 2 참조) 및 제2 서포터(124a, 도 2 참조)를 형성하기 위한 물질층일 수 있다. 일부 실시예들에서, 상기 제1 서포터층(122) 및 제2 서포터층(124)은 상기 제1 몰드층(112) 및 제2 몰드층(114)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 몰드층(112) 및 제2 몰드층(114)이 실리콘 옥사이드로 이루어진 경우, 상기 제1 서포터층(122) 및 제2 서포터층(124)은 실리콘 나이트라이드로 이루어질 수 있으나, 이에 제한되지 않는다.
탄소 함유층(130)은 예를 들면 ACL(amorphous carbon layer)이고, 본 발명의 몇몇 실시예에 따른 탄소 함유층(130)은 제1 마스크층(141), 제2 마스크층(142), 반사 방지층(150) 및 예비 패턴층(160P)이 적층되기전에, 일 평면이라고 할 수 있다. 즉, 영역을 달리하여 탄소 함유층(130) 내에 단차가 발생하지 않는다. 또한 탄소 함유층 패턴(130P)을 형성하여, 식각 마스크 패턴으로 이용될 수 있다.
제1 마스크층(141) 및 제2 마스크층(142) 각각은 제1 예비 홀 패턴(140P1, 도 8 참조) 및 제2 예비 홀 패턴(140P2, 도 8 참조)을 형성하기 위한 물질층일 수 있다. 제1 마스크층(141) 및 제2 마스크층(142) 각각은 서로 식각 선택비가 다른 물질로 형성될 수 있다.
일부 실시예들에서, 상기 제1 마스크층(141)은 실리콘 옥사이드를 포함할 수 있고, 상기 제2 마스크층(142)은 SOH (Spin On Hardmask)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 제2 마스크층(142) 상에 반사 방지층(150, Anti Reflective Coating layer; ARC layer)이 형성될 수 있다. 반사 방지층(150)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 예를 들면, 반사 방지층(150)은 실리콘 산질화물 일 수 있다. 반사 방지층(150)은 후술할 예비 패턴층(160P)보다 얇을 수 있다.
반사 방지층(150)은 예비 패턴층(160P)이 노광될 때, 난반사되는 것을 방지하여, 사진 공정이 수행되는 것에 이용될 수 있다.
예비 패턴층(160P)은 제1 패턴 및 제2 패턴(P1, P2)을 형성하기 위한 물질층이고, 단수의 층으로 도시하였지만 실시예에 따라 복수의 물질층들을 포함할 수 있다. 예비 패턴층(160)은 포토레지스트(Photoresist)를 포함할 수 있고, 실시예에 따라 예비 패턴층(160)은 탄소화합물을 포함할 수 있다.
도 5를 참조하면, 예비 패턴층(160P)을 노광하여, 제1 패턴(P1) 및 제2 패턴(P2)을 포함하는 패턴층(160)을 형성할 수 있다. 즉, 패턴층(160)은 사진 공정을 이용하여 형성될 수 있고, 제1 패턴(P1) 및 제2 패턴(P2)은 동시에 형성될 수 있다.
상기 패턴층(160)은 제1 주변 영역(PA1) 및 제2 주변 영역(PA2) 상을 완전히 덮고, 제1 셀 영역(CA1) 및 제2 셀 영역(CA2) 상을 부분적으로 덮을 수 있다.
제1 셀 영역(CA1) 및 제2 셀 영역(CA2) 상의 패턴층(160)은 평면상으로 서로 평행한 라인 모양 또는 서로 평행한 바아(bar) 모양을 보일 수 있다. 각각의 제1 패턴(P1) 및 제2 패턴(P2)은 각각 제1 셀 영역(CA1) 및 제2 셀 영역(CA2) 상에 배치될 수 있다.
제1 패턴(P1)의 최고점과 베이스 기판 사이의 높이와 제2 패턴(P2)의 최고점과 베이스 기판 사이의 높이가 동일하고, 제1 패턴(P1) 제2 패턴(P2)의 바닥면은 반사 방지층(150)으로, 패턴층(160) 사이에 반사 방지층(150)이 노출될 수 있다.
예비 패턴층(160P)을 노광하는 데 EUV(Extreme Ultraviolet) 광을 이용할 수 있고, 이에 따라 제1 패턴(P1)과 제2 패턴(P2)이 동시에 형성될 수 있다. 본 발명이 이에 제한되는 것은 아니며, 예를 들어 ArF, KrF, 전자빔 등의 광원으로부터의 광을 포함할 수 있다.
도 6를 참조하면, 제1 셀 영역(CA1), 제1 주변 영역(PA1), 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에서 패턴층(160) 상에 제1 리워크층(160R1)이 형성될 수 있다.
제1 리워크층(160R1)은 예를 들면 실리콘 옥시나이트라이드층일 수 있고, 제1 리워크층(160R1)은 패턴층(160) 및 도 7에서 후술할 제1 식각 저지막(161_1)과 식각 선택비가 다른 물질일 수 있고, 제1 식각 저지막(161_1)이 예를 들어, 제1 셀 영역(CA1) 상에 배치되거나, 제2 셀 영역(CA2) 상에 배치되지 않은 경우, 제1 식각 저지막(161_1)의 제거를 용이하게 할 수 있다.
상기 패턴층(160) 상으로 컨포멀하게 원자층 증착 공정(ALD: Atomic Layer Deposition) 등에 의해 형성될 수 있으나, 이에 제한되지 않는다.
도 7를 참조하면, 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에서 제1 리워크층(160R1) 상에 제1 식각 저지막(161_1)을 형성할 수 있다.
제1 식각 저지막(161_1)은 PSES(photo sensitive etch stopping) 마스크층을 포함할 수 있다. 다른 일부 실시예들에서, 제1 식각 저지막(161_1)은 도 7에서 도시된 것과 다르게 제2 주변 영역(PA2)을 덮지 않고 제2 셀 영역(CA2) 만을 덮을 수도 있으나, 이에 제한되지 않는다.
제1 식각 저지막(161_1)은, 패턴층(160), 반사 방지층(150) 및 제2 마스크층(142)에 대하여, 식각 선택비가 다른 물질로 형성될 수 있고, 예를 들면 탄소 화합물, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 금속막, 포토레지스트(Photoresist), SOG (Spin On Glass) 및 SOH(Spin On Hardmask) 중 적어도 하나를 포함할 수 있다.
도 8을 참조하면, 제1 셀 영역(CA1)에 위치하는 제1 패턴(P1) 및 제2 셀 영역(CA2)에 위치하는 제2 패턴(P2)을 식각 마스크 패턴으로, 제1 셀 영역(CA1), 제2 셀 영역(CA2)에 위치하는 제1 및 제2 마스크층(141, 142, 도 7 참조)을 식각함으로써, 마스크 패턴인 제1 및 제2 예비 홀 패턴(140P1, 140P2)을 형성할 수 있다.
상기 제1 및 제2 예비 홀 패턴(140P1, 140P2)의 형성 공정 동안, 제1 식각 저지막(161_1), 패턴층(160), 반사 방지층(150) 및 제2 마스크층(142)은 제거될 수 있으나, 제1 식각 저지막(161_1)의 존재로 인해, 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에서의 상기 제1 마스크층(141) 내 제1 예비 홀 패턴(140P1)은 제1 마스크층(141)을 관통하나, 제2 예비 홀 패턴(140P2)은 제1 마스크층(141)을 관통하지 않을 수 있다.
또한 제1 식각 저지막(161_1)의 존재로 제1 셀 영역(CA1) 및 제2 셀 영역(CA2)을 달리하여 제1 마스크층(141) 내에 단차가 발생할 수 있고, 제1 셀 영역(CA1)의 최상면이 제2 셀 영역(CA2)의 최상면보다 낮을 수 있다.
도 8 및 도 9을 참조하면, 제1 셀 영역(CA1)에 위치하는 제1 예비 홀 패턴(140P1) 및 제2 셀 영역(CA2)에 위치하는 제2 예비 홀 패턴(140P2)을 식각 마스크 패턴으로, 제1 셀 영역(CA1)에서 탄소 함유층(130)을 관통하는 식각을 수행하여 탄소 함유층 패턴(130P)을 형성할 수 있다.
제1 마스크 층(141)과 탄소 함유층(130)의 식각 선택비 차이로, 제1 셀 영역(CA1)에서 탄소 함유층(130)이 관통되는 동안, 제2 셀 영역(CA2)에서 제2 예비 홀 패턴(140P2)은 제1 마스크층(141)을 관통하지 못할 수 있다.
다만, 본원의 기술적 사상은 이에 한정되지 않으며, 도시되지 않았지만 상기 공정 단계에서 제2 셀 영역(CA2)에서 탄소 함유층(130)의 일부가 식각될 수 있다.
도 10을 참조하면, 탄소 함유층 패턴(130P)을 식각 마스크 패턴으로, 제1 셀 영역(CA1) 내 제1 몰드층(112), 제1 서포터층(122), 제2 몰드층(114) 및 제2 서포터층(124)을 식각하여, 제1 셀 영역(CA1) 내 커패시터 홀 패턴(172H)을 형성할 수 있다.
커패시터 홀 패턴(172H) 형성 공정 동안, 제1 마스크층(141) 및 탄소 함유층(130)의 일부는 제거될 수 있고, 도 8에서 형성된 단차와 제1 마스크층(141) 및 탄소 함유층(130)의 식각 선택비 차이에 따라 탄소 함유층(130)의 내에 단차가 발생할 수 있다.
제1 셀 영역(CA1)의 최상면이 제1 주변 영역(PA1)과 제2 셀 영역의 최상면보다 낮으며, 제1 주변 영역(PA1)의 최상면이 제2 셀 영역의 최상면보다 낮을 수 있다.
도 11의 단계 이전에, 제2 서포터층(124) 상에 잔존하는 탄소 함유층(130)을 애싱 및 스트립 공정을 수행할 수 있다.
도 11을 참조하면, 커패시터 홀 패턴(172H)을 채우는 복수의 하부 전극들(172)을 형성하고, 제1 및 제2 셀 영역들(CA1, CA2) 및 제1 및 제2 주변 영역들(PA1, PA2)에서 제2 서포터층(124), 하부 전극들(162)의 상면을 순차적으로 덮는 서포터 마스크층(180) 및 제1 및 제2 서포터 패턴층(182a, 182b)를 형성할 수 있다.
제1 및 제2 서포터 패턴층(182a)은 포토레지스트(Photoresist)를 포함할 수 있고, 실시예에 따라 예비 패턴층(160)은 탄소화합물을 포함할 수 있으나, 이에 한정되지 않는다.
서포터 마스크층(180)은 일부 실시예들에서, 실리콘 옥사이드 또는 SOH (Spin On Hardmask)를 포함할 수 있으나, 이에 한정되지 않는다.
제1 서포터 패턴층(182a)은 제1 셀 영역(CA1)에서 서포터 마스크층(180) 상에 배치되어 평면상으로 서로 평행한 라인 모양, 서로 평행한 바아(bar) 모양 사각형 모양 또는 원 모양을 보일 수 있으나 이에 한정되지 않으며, 이에 따라 제1 셀 영역(CA1)에서 서포터 마스크층(180)의 일부는 노출될 수 있다.
도면상으로 제1 서포터 패턴층(182a)에 의해 노출되는 서포터 마스크층(180)과 하부 전극(172)은 평면적으로 중첩되지 않았지만, 실시예에 따라 일부 중첩될 수 있다.
제2 서포터 패턴층(182b)은 제2 셀 영역(CA2)에서 서포터 마스크층(180)을 전부 덮을 수 있다.
도 12를 참조하면, 제1 및 제2 서포터 패턴층(182a, 182b)를 따라 서포터 마스크층(180)을 식각하여 서포터 마스크 패턴을 형성할 수 있고, 상기 서포터 마스크 패턴 하부의 제2 서포터층(124)의 일부를 제거하여, 서포터 마스크 패턴과 제2 서포터(124a)의 측벽을 따라 서포터 개구부(SG1)를 형성시킬 수 있다.
몇몇 실시예에 따른 제1 셀 영역(CA1) 내에서 복수 개의 서포터 개구부(SG1)가 형성될 수 있다.
도 13을 참조하면, 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114, 도 12 참조)을 제거하여 제1 서포터층(1222)을 노출시킬 수 있다. 제1 셀 영역(CA1) 및 제1및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114, 도 23a 및 도 23b 참조)의 제거 공정은 LAL(Limulus amoebocyte lysate)을 이용한 리프트-오프(lift-off) 공정, 습식 식각 공정 또는 애싱 및 스트립 공정 등을 통해 수행될 수 있다.
한편, 상기 제1 셀 영역(CA1) 및 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 제2 몰드층(114, 도 12 참조)의 제거 공정 동안, 제2 셀 영역(CA2)에 위치하는 제2 몰드막(114b)은 상기 제2 서포터막(124b)에 의해 덮힘으로써 제2 셀 영역(CA2)에 위치하는 제2 몰드막(114b)은 제거되지 않게 될 수 있으나, 실시예에 따라 도 13과 같이, 제2 몰드막(114b)의 측벽의 일부가 제거돼, 제2 셀 영역(CA2)에 위치하는 제2 몰드막(114b)의 측벽이 오목하게 형성될 수 있다.
도 13 및 도 14를 참조하면, 서포터 개구부(SG1) 내에 제1 서포터층(122)의 일부를 제거하고, 제1 서포터 및 제1 서포터막(122a, 122b)을 형성할 수 있고, 제1 몰드층(112)을 제거할 수 있다.
또한 도 12에서 제2 서포터층(124)의 일부를 제거한 것 같이, 실시예에 따라 패터닝을 통해 제1 서포터층(122)의 일부를 제거할 수 있다.
그 후, 도 13에서 제2 몰드층(114)을 제거하고, 제2 몰드막(114b)을 형성한 것 같이, 제1 몰드층(112)을 제거하고, 제1 몰드막(112b)을 형성할 수 있다.
도 15를 참조하면, 제2 서포터 및 제2 서포터막(124a, 124b)와 하부 전극(172) 상면에 잔존하는 서포터 마스크층(180)을 제거하여 하부 전극 구조물(ES1) 및 더미 구조물(DS1)을 형성할 수 있다.
잔존하는 서포터 마스크층(180)을 제거하는 방법은 건식 식각, 습식 식각 및 애싱 및 스트립 공정 등을 통해 수행될 수 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
도 16 및 도 17을 참조하면, 제1 및 제2 셀 영역(CA1, CA2) 및 제1 및 제2 주변 영역(PA1, PA2)을 덮는 유전막(174a, 174b) 및 상부 전극 물질(176x)을 순차적으로 형성할 수 있다.
도 16에서, 제1 및 제2 주변 영역(PA1, PA2)에서의 유전막(174a, 174b)들과 동일한 물질이 형성되는 것이 도시되지 않았지만 이에 제한되지 않으며, 실시예에 따라 제1 및 제2 주변 영역(PA1, PA2)에 유전막(174a, 174b)이 형성된 후, 상부 전극 물질(176x)을 순차적으로 형성할 수 있다.
일부 실시예들에서, 상기 유전막(174a, 174b)은 예를 들면 실리콘 옥사이드 또는 고유전율 유전물 등을 포함할 수 있다. 상부 전극 물질층(176x)은 예를 들면 티타늄, 티타늄 나이트라이드, 탄탈륨 나이트라이드, 백금, 텅스텐, 도핑된 폴리실리콘, 도핑된 실리콘 게르마늄 등의 물질을 포함할 수 있다.
상부 전극 물질(176x)은 예를 들면 PVD 공정, CVD 공정, MOCVD 공정, ALD 공정, 또는 MOALD 공정 등으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 또한 도 17에서 도시된 것 같이, 실시예에 따라 제1 및 제2 몰드막(112b, 114b)의 측벽이 오목한 경우, 상부 전극 물질(176x)으로 채워질 수 있다.
도 18을 참조하면, 제거 공정을 수행하여 제1 및 제2 주변 영역(PA1, PA2)에 위치하는 유전막(미도시) 및 상부 전극 물질(176x)을 제거함으로써, 제1 셀 영역(CA1)에 위치하는 유전막(174a) 및 상부 전극(176a)과, 제2 셀 영역(CA2)에 위치하는 유전막(174b) 및 상부 전극(176b)을 형성할 수 있다. 이에 따라, 제1 및 제2 셀 영역(CA1, CA2)은 전기적으로 절연될 수 있다.
상기 제거 공정은 도시하지 않았지만, 제1 및 제2 셀 영역들(CA1, CA2)을 덮는 셀 클로즈(cell close) 마스크층(미도시)을 형성한 후, 상기 셀 클로즈 마스크층을 식각 마스크로 한 이방성 식각 공정을 수행하는 것을 포함할 수 있으나, 본 발명의 기술적 사상은 이에 제한되지 않는다.
도 19를 참조하면, 제1 및 제2 주변 영역(PA1, PA2)을 덮는 층간 절연막(190)을 형성하고, 상기 층간 절연막(190)은 평탄화(CMP) 공정을 거칠 수 있다. 일부 실시예들에서, 층간 절연막(190)은 제1 및 제2 주변 영역(PA1, PA2) 뿐만 아니라, 제1 및 제2 셀 영역(CA1, CA2)를 덮을 수 있도록 형성될 수 있다.
상기 층간 절연막(190)은 예를 들면 실리콘 옥사이드를 포함할 수 있으나, 이에 제한되지 않는다.
도 20 내지 도 21는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20 내지 도 21는 도 6 및 도 7과의 차이점을 중심으로 설명하고, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 20를 참조하기 전에, 도 4 및 도 5의 공정 단계가 수행된다. 도 20을 참조하면, 제1 및 제2 패턴(P1, P2)을 따라 반사 방지층(150)의 일부가 식각되어 제2 마스크층(142)의 상면이 노출될 수 있고, 패턴층(160)의 상면, 반사 방지층(150)의 측벽 및 제2 마스크층(142)의 상면을 따라 제2 리워크층(160R2)이 형성될 수 있다.
제2 리워크층(160R2)은 도 6의 제1 리워크층(160R1)과 동일한 물질을 포함할 수 있으나, 제2 마스크층(142)의 상면과 접촉하는 것에 있어서, 제1 리워크층(160R1)과 차이가 있을 수 있다.
도 21을 참조하면, 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에서 제2 리워크층(160R2) 상에 제2 식각 저지막(161_2)을 형성할 수 있다. 제2 식각 저지막(161_2)은 도 7의 제1 식각 저지막(161_1)과 동일한 물질을 포함할 수 있으나, 제2 리워크층(160R2) 상에 배치되는 것에 있어서 제1 식각 저지막(161_1)과 차이가 있다. 이후 도 8 내지 도 19의 공정이 수행된다.
도 22 내지 도 23은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22 내지 도 23은 도 6 및 도 7과의 차이점을 중심으로 설명하고, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 22를 참조하기 전에, 도 4 및 도 5의 공정 단계가 수행된다. 도 22 및 도 23을 참조하면, 제1 및 제2 패턴(P1, P2)을 따라 반사 방지층(150) 및 제2 마스크 층(142)의 일부가 식각되어 제1 마스크층(141)의 상면이 노출될 수 있고, 이에 따라 제1 및 제2 마스크 패턴(150P1, 150P2)이 형성될 수 있다.
제1 및 제2 마스크 패턴(150P1, 150P2)이 형성 과정에서, 패턴층(160)이 제거되고, 반사 방지층(150)의 일부가 제거되어 반사 방지층(150)의 상면이 노출될 수 있다.
반사 방지층(150)의 상면, 제2 마스크층(142)의 측벽 및 제1 마스크층(141)의 상면을 따라 제3 리워크층(150R)이 형성될 수 있다. 제3 리워크층(150R)은 도 6의 제1 리워크층(160R1)과 동일한 물질을 포함할 수 있으나, 제1 마스크층(141)의 상면과 접촉하는 것에 있어서, 제1 리워크층(160R1)과 차이가 있을 수 있다.
이 후, 제2 셀 영역(CA2) 및 제2 주변 영역(PA2)에서 제3 리워크층(150R) 상에 제3 식각 저지막(151)을 형성할 수 있다. 제3 식각 저지막(151)은 도 7의 제1 식각 저지막(161_1)과 동일한 물질을 포함할 수 있으나, 제3 리워크층(150R) 상에 배치되는 것에 있어서, 제1 식각 저지막(161_1)과 차이가 있다. 이후 도 8 내지 도 19의 공정이 수행된다.
본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법을 수행할 경우, 패턴층(160)의 내 제1 패턴(P1)과 제2 패턴(P2)이 형성된 후에, 제1 내지 제3 식각 저지막(161_1, 161_2, 151)들이 형성돼 제1 셀 영역(CA1) 내에 단차가 발생하지 않아, 제1 셀 영역(CA1) 가장자리에서 홀 패턴(172H) 형성시 패턴 불량을 미연에 방지할 수 있다.
또한, 제1 내지 제3 식각 저지막(161_1, 161_2, 151)들이 형성시킨 후, 패턴층(160)의 내 제1 패턴(P1)과 제2 패턴(P2)의 단차 발생 없이 형성시키는 경우, 탄소 함유층(130) 등에서 단차를 발생시키는 등, 공정 단계가 추가되고, 이에 따른 비용 증가가 발생할 수 있다.
또한 제2 패턴(P2)은 정렬 키 패턴(aligning key pattern) 역할을 수행할 수 있기 때문에, 제1 패턴(P1)과 제2 패턴(P2) 형성 후에 제1 내지 제3 식각 저지막(161_1, 161_2, 151)들이 형성시, 정렬 키 패턴(aligning key pattern)에 대한 공정 추가 없이 타겟 지점에 제1 내지 제3 식각 저지막(161_1, 161_2, 151)을 형성시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 하부 구조물 112, 114: 제1 및 제2 몰드층
122, 124: 제1 및 제2 서포터층 130: 탄소 함유층
141, 142: 제1 및 제2 마스크 층 150: 반사 방지층
160: 패턴층
160R1, 160R2, 150R: 제1 내지 제3 리워크 층
161_1, 161_2, 151: 제1 내지 제3 식각 저지막
P1, P2: 제1 및 제2 패턴

Claims (10)

  1. 제1 셀 영역 및 제1 주변 영역을 포함하는 메인 영역과, 제2 셀 영역 및 제2 주변 영역을 포함하는 에지 영역이 정의된 기판을 제공하고,
    상기 기판 상에 몰드 층, 서포터 층, 마스크 층 및 예비 패턴층을 순차적으로 형성하고,
    상기 예비 패턴층을 노광하여, 상기 제1 셀 영역 및 상기 제2 셀 영역 각각의 상기 마스크 층 상에 제1 패턴 및 제2 패턴을 동시에 형성하고,
    상기 제2 패턴 상에, 식각 저지막을 형성하고,
    상기 식각 저지막과 상기 제1 패턴을 이용하여, 상기 마스크 층을 식각하여, 상기 제1 셀 영역의 상기 몰드 층 및 상기 서포터 층 내에 홀 패턴을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1 패턴의 최고점과 상기 기판 사이의 높이와 상기 제2 패턴의 최고점과 상기 기판 사이의 높이가 동일한 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 식각 저지막은 상기 메인 영역 상에 비형성되는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 제1 패턴 및 상기 제2 패턴은 EUV(Extreme Ultraviolet)를 이용하여 형성되는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 예비 패턴층과 상기 마스크 층 사이에, 반사 방지층을 더 형성하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 홀 패턴을 형성하는 것은
    상기 식각 저지막과 상기 제1 패턴을 이용하여, 상기 마스크 층에 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여, 상기 몰드 층 및 상기 서포터 층을 식각하는 것을 포함하는 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 마스크 패턴은 상기 제1 셀 영역에 형성된 제1 예비 홀 패턴과, 상기 제2 셀 영역에 형성된 제2 예비 홀 패턴을 포함하고,
    상기 제1 예비 홀 패턴은 상기 마스크 패턴을 관통하고,
    상기 제2 예비 홀 패턴은 상기 마스크 패턴을 관통하지 않는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 식각 저지막 형성 전에, 상기 제1 패턴 및 상기 제2 패턴 상에 리워크 층을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 예비 패턴층과 상기 마스크 층 사이에, 반사 방지층을 형성하고,
    상기 리워크 층을 형성하기 전에, 상기 제1 패턴 및 상기 제2 패턴을 따라 상기 반사 방지층을 식각하는 것을 더 포함하는 반도체 소자 제조 방법.
  10. 제1 셀 영역 및 제1 주변 영역을 가지는 메인 영역과, 제2 셀 영역 및 제2 주변 영역을 가지는 에지 영역이 정의된 기판을 제공하고,
    상기 기판 상에 몰드 층, 서포터 층, 마스크 층, 반사 방지층 및 예비 패턴층을 순차적으로 형성하고,
    상기 예비 패턴층을 노광하여, 상기 제1 셀 영역 및 상기 제2 셀 영역 각각의 반사 방지층 상에 제1 패턴 및 제2 패턴을 각각 형성하고,
    상기 제2 패턴 상에, 식각 저지막을 형성하되, 상기 메인 영역 상에는 상기 식각 저지막이 비형성되고,
    상기 식각 저지막과 상기 제1 패턴을 이용하여, 상기 마스크 층을 식각하여 상기 제1 셀 영역의 상기 몰드 층 및 상기 서포터 층 내에 홀 패턴을 형성하는 것을 포함하는 반도체 소자 제조 방법.
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