TWI752825B - 製造半導體元件的方法 - Google Patents

製造半導體元件的方法 Download PDF

Info

Publication number
TWI752825B
TWI752825B TW110106085A TW110106085A TWI752825B TW I752825 B TWI752825 B TW I752825B TW 110106085 A TW110106085 A TW 110106085A TW 110106085 A TW110106085 A TW 110106085A TW I752825 B TWI752825 B TW I752825B
Authority
TW
Taiwan
Prior art keywords
layer
pattern
area
mask
etch stop
Prior art date
Application number
TW110106085A
Other languages
English (en)
Other versions
TW202135140A (zh
Inventor
崔允榮
李東均
李相晤
朴相在
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202135140A publication Critical patent/TW202135140A/zh
Application granted granted Critical
Publication of TWI752825B publication Critical patent/TWI752825B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明提供一種製造半導體元件的方法。方法包含：設置基板，在基板中限定包含第一單元區域及第一周邊區域的主區域，以及包含第二單元區域及第二周邊區域的邊緣區域；在基板上依序形成模製層、支撐件層、遮罩層以及初步圖案層；將初步圖案層暴露於光，以在第一單元區域及第二單元區域的遮罩層上分別同步形成第一圖案及第二圖案；在第二圖案上形成蝕刻終止層；以及使用蝕刻終止層及第一圖案蝕刻遮罩層，以在第一單元區域的模製層及支撐件層中形成孔洞圖案。

Description

製造半導體元件的方法
本揭露內容是關於一種製造半導體元件的方法。
已開發出半導體元件以實現在較低電壓下的高速操作，且已開發出半導體元件的製造製程以改良積體密度。因此，在高度整合的半導體元件中，高度縮放的圖案可以具有精細寬度的精細間距間隔開。
在一些高度整合元件中，可能需要超出雙圖案化（double patterning；DPT）的應用範圍的圖案化，且已引入極紫外（extreme ultraviolet；EUV）微影技術以解決此需求。若製造商在使用EUV微影技術時遵循DPT中所使用的製程順序，則可能降低半導體元件的可靠度或可能增加製程步驟。
本揭露內容的態樣提供一種半導體元件製造方法，所述方法在簡化製程的同時增加半導體元件的積體密度。
本揭露內容的態樣亦提供一種半導體元件製造方法，所述方法在改良包含半導體元件的裝置的可靠度的同時增加半導體元件的積體密度。
然而，本揭露內容的實施例不限於本文所闡述的彼等。藉由參考下文給出的本揭露內容的詳細描述，本揭露內容的上述及其他態樣對於與本揭露內容有關的所屬領域中具有通常知識者將變得更顯而易見。
根據本揭露內容的態樣，提供一種製造半導體元件的方法，包括：設置基板，在所述基板中限定包含第一單元區域及第一周邊區域的主區域，以及包含第二單元區域及第二周邊區域的邊緣區域；在基板上依序形成模製層、支撐件層、遮罩層以及初步圖案層；將初步圖案層暴露於光，以在第一單元區域及第二單元區域的遮罩層上分別同步形成第一圖案及第二圖案；在第二圖案上形成蝕刻終止層；以及使用所述蝕刻終止層及第一圖案蝕刻遮罩層，以在第一單元區域的模製層及支撐件層中形成孔洞圖案。
根據本揭露內容的態樣，提供一種製造半導體元件的方法，包括：設置基板，在所述基板中限定包含第一單元區域及第一周邊區域的主區域，以及包含第二單元區域及第二周邊區域的邊緣區域；在基板上依序形成模製層、支撐件層、遮罩層、抗反射塗層以及初步圖案層；將初步圖案層暴露於光，以在第一單元區域及第二單元區域的抗反射塗層上分別形成第一圖案及第二圖案；在第二圖案上形成蝕刻終止層，蝕刻終止層未在主區域上形成；以及使用蝕刻終止層及第一圖案蝕刻遮罩層，以在第一單元區域的模製層及支撐件層中形成孔洞圖案。
根據本揭露內容的態樣，提供一種製造半導體元件的方法，包括：設置基板，在所述基板中限定包含第一單元區域及第一周邊區域的主區域，以及包含第二單元區域及第二周邊區域的邊緣區域；在基板上依序形成模製層、支撐件層、遮罩層、抗反射塗層以及初步圖案層；將初步圖案層暴露於光，以在第一單元區域及第二單元區域的抗反射塗層上分別同步形成第一圖案及第二圖案；在第二圖案上形成蝕刻終止層，蝕刻終止層未在主區域上形成；使用蝕刻終止層及第一圖案在第一單元區域中形成孔洞圖案以延伸穿過模製層、支撐件層以及遮罩層，孔洞圖案未在第一周邊區域、第二單元區域以及第二周邊區域上形成；在孔洞圖案中形成下部電極；暴露支撐件層的上部表面，使得第一單元區域上的支撐件層的上部末端、第一周邊區域上的支撐件層的上部末端、第二單元區域上的支撐件層的上部末端以及第二周邊區域上的支撐件層的上部末端在實質上相同的水平處；在支撐件層上形成支撐件遮罩層；圖案化支撐件遮罩層以形成支撐件遮罩圖案；使用支撐件遮罩圖案形成支撐件開口以延伸穿過支撐件層；移除模製層；在下部電極上形成電容器介電層；在電容器介電層上形成上部電極；在上部電極上形成層間絕緣層；以及平面化層間絕緣層。
在下文中，將參考附圖詳細地描述本揭露內容的實例實施例。在圖式中，相同組件由相同圖式元件符號標示，且將省略其冗餘描述。如本文中所用，術語「及/或」包含相關聯的所列項目中的一或多個的任何及所有組合。應注意，關於一個實施例所描述的態樣可併入於不同實施例中，但未對有關態樣進行具體描述。亦即，所有實施例及/或任何實施例的特徵可以任何方式及/或組合來組合。
圖1為繪示根據本發明概念的一些實施例的晶圓的部分的平面視圖。圖2為圖1中的區域A的放大視圖，且為繪示主區域及邊緣區域中的佈局的橫截面視圖。
參考圖1及圖2，晶圓1可包含多個晶片區10及在晶圓1的邊緣處安置以環繞或包圍多個晶片區10的多個邊緣區20。
多個晶片區10中的每一者可包含第一單元區域CA1及第一周邊區域PA1。第一周邊區域PA1可包含第一核心區域PA1_1及第一周邊區域PA1_2。
多個邊緣區20中的每一者可包含第二單元區域CA2及第二周邊區域PA2。第二周邊區域PA2可包含第二核心區域PA2_1及第二周邊區域PA2_2。
圖2中所繪示的單元區域CA1及單元區域CA2以及周邊區域PA1及周邊區域PA2的具體形狀、佈局以及配置僅為實例，且各種修改在本發明概念的各種實施例的技術精神的範疇內為可能的。
圖3為沿著圖2的線B-B'截取的橫截面視圖。
圖3繪示圖2的第一單元區域CA1、第一周邊區域PA1、第二單元區域CA2以及第二周邊區域PA2中的每一者的橫截面視圖。
參考圖3，半導體元件可包含形成於單元區域CA1及單元區域CA2以及周邊區域PA1及周邊區域PA2中的下部結構101。
儘管未繪示，下部結構101可包含基底基板、形成於基底基板上的主動區、限定主動區的部件隔離膜、源極/汲極區、字線、位元線、接觸區以及類似者。
另外，用於形成半導體元件的諸如各種類型的主動部件或被動部件的單位部件（未繪示），及在單位部件上且至少部分地覆蓋單位部件的層間絕緣膜（未繪示）可形成於下部結構101中。單位部件可為例如單元電晶體，諸如動態隨機存取記憶體（dynamic random access memory；DRAM）或快閃記憶體。單元電晶體可為例如具有6F2或4F2的單位單元大小的DRAM記憶體單元電晶體，但本發明概念的實施例不限於此。
基底基板可包含矽（Si），例如結晶Si、多晶Si或非晶Si。在一些其他實施例中，基底基板可包含諸如鍺（Ge）的半導體，或諸如矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）的化合物半導體。
接觸區可將電容器170連接至形成於基底基板上的源極/汲極區。接觸區可由（例如）多晶矽形成。
在多個晶片區10（參見圖2）中的每一者中的單元區域中，亦即，在第一單元區域CA1中，由下部電極172及第一支撐件122a以及第二支撐件124a構成的下部電極結構ES1、在下部電極結構ES1上且至少部分地覆蓋下部電極結構ES1的閘極介電膜174a以及上部電極176a可形成於下部結構101上。下部電極172、介電膜174a以及上部電極176a可構成電容器170。
在一些實施例中，下部電極172中的每一者可連接至形成於下部結構101中的接觸區（未繪示）。下部電極172在此實施例中繪示呈柱狀，但本發明概念的實施例不限於此。舉例而言，下部電極172可具有圓柱形，但本發明概念的實施例不限於此。
介電膜174a可形成於下部電極172及支撐件122a以及支撐件124a上且至少部分地覆蓋下部電極172及支撐件122a以及支撐件124a。在一些實施例中，介電膜174a可包含氧化矽或高介電常數（高-k）材料。在一些其他實施例中，介電膜174a可包含例如具有氧化矽層及氮化矽層，或表面已氮化的氧化矽層的雙結構的複合層。高k材料可包含例如，包含但不限於以下的材料中的至少一者或組合：氧化鋁（AlOx）、氧化鉭（TaxOy）、氧化鈦（TiOx）、氧化釔（YxOy）、氧化鋯（ZrOx）、氧化鋯矽（ZrSixOy）、氧化鉿（HfOx）、氧化鉿矽（HfSixOy）、氧化鑭（LaxOy）、氧化鑭鋁（LaAlxOy）、氧化鑭鉿（LaHfxOy）、氧化鉿鋁（HfAlxOy）以及氧化鐠（PrxOy）。
上部電極176a可形成為在下部電極結構ES1上且至少部分地覆蓋下部電極結構ES1，所述下部電極結構ES1由下部電極172a及支撐件122a及支撐件124a，以及閘極介電膜174a組成。上部電極176a可包含例如，鈦、氮化鈦、氮化鉭、鉑、鎢、摻雜多晶矽、摻矽鍺或類似者中的一或多個。
在一些實施例中，上部電極176a可由與下部電極172相同的材料製成，但本發明概念的實施例不限於此。
支撐件122a及支撐件124a可用於支撐形成於下部結構101上的下部電極172，以防止或減小下部電極172崩潰的似然性。在一些實施例中，支撐件122a及支撐件124a可包含諸如氮化矽、氧化鉭以及/或氧化鈦的材料。
在多個邊緣區20（參見圖2）中的每一者中的單元區域中，亦即，在第二單元區域CA2中，第一模製膜112b、第一支撐件膜122b、第二模製膜114b以及第二支撐件膜124b依序堆疊的虛擬結構DS1可形成於下部結構101上。介電膜174b及上部電極176b可依序形成於虛擬結構DS1的第二支撐件膜124b上。介電膜174b及上部電極176b可分別由與形成於第一單元區域CA1中的介電膜174a及上部電極176a相同的材料製成。
第一單元區域CA1的第一支撐件122a及第二單元區域CA2的第一支撐件膜122b可藉由圖案化以下參考圖4所描述的第一支撐件層122來形成。另外，第一單元區域CA1的第二支撐件124a及第二單元區域CA2的第二支撐件膜124b可藉由圖案化以下參考圖4所描述的第二支撐件層124來形成。
因此，第一支撐件膜122b及第二支撐件膜124b可安置在分別與形成於第一單元區域CA1中的第一支撐件122a及第二支撐件124a實質上相同的水平處。另外，第一支撐件膜122b及第二支撐件膜124b可分別由與形成於第一單元區域CA1中的第一支撐件122a及第二支撐件124a相同的材料製成。
第一模製膜112b及第二模製膜114b可由具有與支撐件膜122b及支撐件膜124b不同的蝕刻選擇性的材料形成。舉例而言，當支撐件膜122b及支撐件膜124b由氮化矽製成時，模製膜112b及模製膜114b可由氧化矽製成，但本發明概念的實施例不限於此。
在一些實施例中，如圖3中所示出，可將第一模製膜112b及第二模製膜114b部分地凹面蝕刻，且可將閘極介電膜174a塗佈在經蝕刻的第一模製膜112b及第二模製膜114b的側壁上，且上部電極176a可在側壁上的閘極介電膜174a上且至少部分地覆蓋側壁上的閘極介電膜174a。然而，本發明概念的實施例不限於此。作為實例，第一模製膜112b及第二模製膜114b的側壁可與第二單元區域CA2的第一支撐件膜122b的側壁對準。
層間絕緣膜190可形成於周邊區域中的每一者中的下部結構101上，亦即，多個晶片區10（參見圖2）中的每一者中的第一周邊區域PA1及多個邊緣區20（參見圖2）中的每一者中的第二周邊區域PA2。層間絕緣膜190可包含例如氧化矽，但實施例不限於此。
圖4至圖19為示出根據本發明概念的一些實施例的製造半導體元件的方法的中間步驟的圖。圖4至圖19為根據製程順序示出的橫截面視圖，且繪示根據製程順序的圖2的橫截面B-B'。
參考圖4，第一模製層112及第一支撐件層122、第二模製層114、第二支撐件層124、含碳層130、第一遮罩層141、第二遮罩層142、抗反射塗層150以及初步圖案層160P可依序形成於第一單元區域CA1及第二單元區域CA2及第一周邊區域PA1以及第二周邊區域PA2中的下部結構101上。
第一模製層112、第一支撐件層122、第二模製層114、第二支撐件層124、含碳層130、第一遮罩層141、第二遮罩層142、抗反射塗層150以及初步圖案層160P各自可藉由例如物理氣相沈積（physical vapor deposition；PVD）製程、化學氣相沈積（chemical vapor deposition；CVD）製程、原子層沈積（atomic layer deposition；ALD）製程、旋塗製程或類似者形成。
第一模製層112及第二模製層114可充當用於通過後續製程形成下部電極172（參見圖3）的犧牲膜。在一些實施例中，第一模製層112及第二模製層114可包含例如氧化矽。
第一支撐件層122及第二支撐件層124可分別為用於形成支撐下部電極172（參見圖3）的第一支撐件122a（參見圖3）及第二支撐件124a（參見圖3）的材料層。在一些實施例中，第一支撐件層122及第二支撐件層124可由具有與第一模製層112及第二模製層114不同的蝕刻選擇性的材料形成。舉例而言，當第一模製層112及第二模製層114由氧化矽製成時，第一支撐件層122及第二支撐件層124可由氮化矽製成。然而，實施例不限於此。
含碳層130為例如非晶碳層（amorphous carbon layer；ACL）。在堆疊第一遮罩層141、第二遮罩層142、抗反射塗層150以及初步圖案層160P之前，根據本發明概念的一些實施例的含碳層130可形成為單平面。亦即，可將含碳層130平坦化，以便相對於跨不同區域CA1、區域PA1、區域CA2以及區域PA2的下部結構101具有實質上均一的高度（在Z方向上）。另外，含碳層圖案130P可形成為用作蝕刻遮罩圖案。
第一遮罩層141及第二遮罩層142可為用於形成第一初步孔洞圖案140P1（參見圖8）及第二初步孔洞圖案140P2（參見圖8）的材料層。第一遮罩層141及第二遮罩層142中的每一者可由具有彼此不同的蝕刻選擇性的材料形成。
在一些實施例中，第一遮罩層141可包含氧化矽，且第二遮罩層142可包含旋塗硬遮罩（spin-on hardmask；SOH）。然而，實施例不限於此。
抗反射塗層（ARC層）150可形成於第二遮罩層142上。ARC層150可包含氮化矽或氮氧化矽。舉例而言，ARC層150可為氮氧化矽ARC層150可薄於如下所描述的初步圖案層160P。
ARC層150可在暴露初步圖案層160P時減小或防止擴散反射，且因此可以用於執行光微影製程。
初步圖案層160P為用於形成第一圖案P1及第二圖案P2的材料層。儘管示出為單層，但根據一些實施例，初步圖案層160P可包含多個材料層。初步圖案層160P可包含光阻。根據一些實施例，初步圖案層160P可包含碳化合物。
參考圖5，可暴露初步圖案層160P以形成包含第一圖案P1及第二圖案P2的圖案層160。亦即，圖案層160可使用光微影製程形成，且第一圖案P1及第二圖案P2可同步形成。
在Z方向上，圖案層160可在第一周邊區域PA1及第二周邊區域PA2上且完全覆蓋第一周邊區域PA1及第二周邊區域PA2，且在Z方向上部分地覆蓋第一單元區域CA1及第二單元區域CA2。
在平面視圖中，第一單元區域CA1及第二單元區域CA2上的圖案層160可具有彼此平行的線形或彼此平行的長條形。第一圖案P1及第二圖案P2可分別安置於第一單元區域CA1及第二單元區域CA2上。
基底基板與第一圖案P1的最高點之間的Z方向上的高度與基底基板與第二圖案P2的最高點之間的Z方向上的高度相同。ARC層150可位於第一圖案P1及第二圖案P2的底部表面處，且可在圖案層160的部分之間部分地暴露。
極紫外（EUV）光可用於暴露初步圖案層160P，且因此，第一圖案P1及第二圖案P2可同步形成。本發明概念的實施例不限於此，且可包含例如來自諸如ArF、KrF以及電子束的光源的光。
參考圖6，第一重加工層160R1可形成於第一單元區域CA1、第一周邊區域PA1、第二單元區域CA2，以及第二周邊區域PA2中的圖案層160上。
第一重加工層160R1可為例如氮氧化矽層。第一重加工層160R1可為具有與圖案層160及以下參考圖7所描述的第一蝕刻終止層161_1不同的蝕刻選擇性的材料。若第一蝕刻終止層161_1例如安置於第一單元區域CA1上或不安置於第二單元區域CA2上，則可移除所述第一蝕刻終止層161_1。
第一重加工層160R1可藉由原子層沈積（ALD）製程保形地形成於圖案層160上，但本發明概念的實施例不限於此。
參考圖7，第一蝕刻終止層161_1可形成於第二單元區域CA2及第二周邊區域PA2中的第一重加工層160R1上。
第一蝕刻終止層161_1可包含光敏性蝕刻終止（photo sensitive etch stopping；PSES）遮罩層。在一些其他實施例中，不同於圖7，第一蝕刻終止層161_1可在第二單元區域CA2上且僅在Z方向上至少部分地覆蓋第二單元區域CA2，而不在第二周邊區域PA2上且不至少部分地覆蓋第二周邊區域PA2，但本發明概念的實施例不限於此。
第一蝕刻終止層161_1可由具有與圖案層160、ARC層150以及第二遮罩層142不同的蝕刻選擇性的材料形成。第一蝕刻終止層161_1可包含例如碳化合物、氧化矽、氮化矽、氮氧化矽、金屬膜、光阻、旋塗玻璃（spin-on glass；SOG）以及/或旋塗硬遮罩（SOH）中的至少一者。
參考圖8，安置於第一單元區域CA1及第二單元區域CA2中的第一遮罩層141及第二遮罩層142（參見圖7）使用作為蝕刻遮罩圖案的安置於第一單元區域CA1中的第一圖案P1及安置於第二單元區域CA2中的第二圖案P2來蝕刻，因而形成充當遮罩圖案的第一初步孔洞圖案140P1及第二初步孔洞圖案140P2。
在形成第一初步孔洞圖案140P1及第二初步孔洞圖案140P2的製程期間，可移除第一蝕刻終止層161_1、圖案層160、ARC層150以及第二遮罩層142。然而，由於第一蝕刻終止層161_1的存在，故當第一初步孔洞圖案140P1穿透或延伸穿過第一單元區域CA1中的第一遮罩層141時，第二初步孔洞圖案140P2未延伸穿過第二單元區域CA2中的第一遮罩層141。
另外，由於第一蝕刻終止層161_1的存在，故在Z方向上的高度差可在第一單元區域CA1與第二單元區域CA2之間的第一遮罩層141中出現。如圖8中所繪示，第一單元區域CA1的頂部表面可低於第二單元區域CA2的頂部表面。
參考圖8及圖9，使用作為蝕刻遮罩圖案的安置於第一單元區域CA1中的第一初步孔洞圖案140P1及安置於第二單元區域CA2中的第二初步孔洞圖案140P2，可蝕刻穿過第一單元區域CA1中的含碳層130以形成含碳層圖案130P。
由於第一遮罩層141與含碳層130之間的蝕刻選擇性中的差異，故當含碳層130穿透或延伸穿過第一單元區域CA1時，第二單元區域CA2中的第二初步孔洞圖案140P2未可穿透或延伸穿過第一遮罩層141。
然而，本發明概念的實施例不限於此，且儘管未示出，含碳層130的部分可在上述所描述製程操作中的第二單元區域CA2中蝕刻。
參考圖10，使用作為蝕刻遮罩圖案的含碳層圖案130P，第一模製層112、第一支撐件層122、第二模製層114以及第二支撐件層124可在第一單元區域CA1中蝕刻以在第一單元區域CA1中形成電容器孔洞圖案172H。
在形成電容器孔洞圖案172H的製程期間，可移除含碳層130的部分及第一遮罩層141，且由於形成於圖8中的高度差及第一遮罩層141與含碳層130之間的蝕刻選擇性中的差異，在含碳層130中可出現在Z方向上的高度差。
第一單元區域CA1的頂部表面可在Z方向上低於第一周邊區域PA1及第二單元區域CA2的頂部表面，且第一周邊區域PA1的頂部表面可在Z方向上低於第二單元區域CA2的頂部表面。
在圖11的操作之前，可對殘留在第二支撐件層124上的含碳層130執行灰化及剝離製程。
參考圖11，可形成電容器孔洞圖案172H中的多個下部電極172。隨後，支撐件遮罩層180及第一支撐件圖案層182a以及第二支撐件圖案層182b可依序形成於第一單元區域CA1及第二單元區域CA2及第一周邊區域PA1以及第二周邊區域PA2中的第二支撐件層124及下部電極172的上部表面上。
第一支撐件圖案層182a及第二支撐件圖案層182b可包含光阻，且根據一些實施例，初步圖案層160可包含碳化合物。然而，本發明概念的實施例不限於此。
在一些實施例中，支撐件遮罩層180可包含氧化矽或旋塗硬遮罩（SOH），但本發明概念的實施例不限於此。
第一支撐件圖案層182a安置於第一單元區域CA1中的支撐件遮罩層180上。在平面視圖中，第一支撐件圖案層182a可具有彼此平行的線形、彼此平行的長條形、正方形或圓形，但本發明概念的實施例不限於此。因此，支撐件遮罩層180的部分可在第一單元區域CA1中暴露。
在圖式中，在平面視圖中，藉由第一支撐件圖案層182a及下部電極172暴露的支撐件遮罩層180的部分彼此不重疊，但根據本發明概念的其他實施例可至少部分地彼此重疊。
在Z方向上，第二支撐件圖案層182b可在第二單元區域CA2中的支撐件遮罩層180上且完全覆蓋第二單元區域CA2中的支撐件遮罩層180。
參考圖12，支撐件遮罩層180可沿著第一支撐件圖案層182a及第二支撐件圖案層182b蝕刻以形成支撐件遮罩圖案。可移除支撐件遮罩圖案下方的第二支撐件層124的部分以沿著第二支撐件124a及支撐件遮罩圖案的側壁形成支撐件開口SG1。
根據本發明概念的一些實施例，多個支撐件開口SG1可形成於第一單元區域CA1中。
參考圖13，可移除安置於第一單元區域CA1及第一周邊區域PA1以及第二周邊區域PA2中的第二模製層114（參見圖12）以暴露第一支撐件層122。可經由使用鱟變形細胞溶解物（limulus amoebocyte lysate；LAL）的剝離製程、濕式蝕刻製程、灰化以及剝離製程或類似者執行定位於第一單元區域CA1及第一周邊區域PA1以及第二周邊區域PA2中的第二模製層114（參見圖12）的移除。
在安置於第一單元區域CA1及第一周邊區域PA1以及第二周邊區域PA2中的第二模製層114（參見圖12）的移除製程期間，安置於第二單元區域CA2中的第二模製膜114b由於被第二支撐件膜124b覆蓋可不被移除。然而，根據實施例，如圖13中所繪示，移除安置於第二單元區域CA2中的第二模製膜114b的側壁的部分，使得可凹面形成第二模製膜114b的側壁。
參考圖13及圖14，可移除支撐件開口SG1中的第一支撐件層122的部分以形成第一支撐件122a及第一支撐件膜122b。另外，可移除第一模製層112。
另外，當在圖12中移除第二支撐件層124的部分時，第一支撐件層122的部分可根據本發明概念的一些實施例經由圖案化移除。
隨後，當在圖13中移除第二模製層114且形成第二模製膜114b時，可移除第一模製層112且可形成第一模製膜112b。
參考圖15，可移除殘留在第二支撐件124a、第二支撐件膜124b以及下部電極172的上部表面上的支撐件遮罩層180以形成下部電極結構ES1及虛擬結構DS1。
可經由乾式蝕刻製程、濕式蝕刻製程或灰化以及剝離製程執行殘留支撐件遮罩層180的移除，但本發明概念的實施例不限於此。
參考圖16及圖17，介電膜174a及介電膜174b以及上部電極材料176x可依序形成於第一單元區域CA1及第二單元區域CA2及第一周邊區域PA1以及第二周邊區域PA2上且至少部分地覆蓋第一單元區域CA1及第二單元區域CA2及第一周邊區域PA1以及第二周邊區域PA2。
在圖16中，相同材料並不用於形成第一周邊區域PA1及第二周邊區域PA2中的介電膜174a及介電膜174b，但本發明概念的實施例不限於此。根據一些實施例，介電膜174a及介電膜174b以及上部電極材料176x可依序形成於第一周邊區域PA1及第二周邊區域PA2中。
在一些實施例中，介電膜174a及介電膜174b可包含例如氧化矽或高k材料。上部電極材料176x可包含例如鈦、氮化鈦、氮化鉭、鉑、鎢、摻雜多晶矽、摻矽鍺以及類似者中的一或多個。
上部電極材料176x可藉由例如PVD製程、CVD製程、MOCVD製程、ALD製程，或MOALD製程形成，但本發明概念的實施例不限於此。另外，如圖17中所示出，根據一些實施例，當第一模製膜112b及第二模製膜114b的側壁為凹面時，上部電極材料176x可至少部分地填充於其中。
參考圖18，安置於第一周邊區域PA1及第二周邊區域PA2中的介電膜（未繪示）及上部電極材料176x可藉由執行移除製程來移除，因而形成安置於第一單元區域CA1中的介電膜174a及上部電極176a，及安置於第二單元區域CA2中的介電膜174b及上部電極176b。因此，可電絕緣第一單元區域CA1及第二單元區域CA2。
儘管未示出，但在形成位於第一單元區域CA1及第二單元區域CA2上且至少部分地覆蓋第一單元區域CA1及第二單元區域CA2的單元閉合遮罩層（未繪示）之後，移除製程可包含使用作為蝕刻遮罩的單元閉合遮罩層執行異向性蝕刻製程。然而，本發明概念的實施例不限於此。
參考圖19，在第一周邊區域PA1及第二周邊區域PA2上且至少部分地覆蓋第一周邊區域PA1及第二周邊區域PA2的層間絕緣膜190可形成且經受平坦化（CMP）製程。在一些實施例中，層間絕緣膜190可形成於第一單元區域CA1及第二單元區域CA2以及第一周邊區域PA1及第二周邊區域PA2上且至少部分地覆蓋第一單元區域CA1及第二單元區域CA2以及第一周邊區域PA1及第二周邊區域PA2。
層間絕緣膜190可包含例如氧化矽，但本發明概念的實施例不限於此。
圖20及圖21為繪示根據本發明概念的一些其他實施例的製造半導體元件的方法的中間步驟的圖。
圖20及圖21的描述將集中於與圖6及圖7的實施例的描述的不同。在圖式中，相同組件由相同圖式元件符號標示，且將省略其冗餘描述。
在圖20的步驟之前，執行圖4及圖5的製程步驟。參考圖20，ARC層150的部分可沿著第一圖案P1及第二圖案P2蝕刻以暴露第二遮罩層142的上部表面。另外，第二重加工層160R2可沿著圖案層160的上部表面、ARC層150的側壁以及第二遮罩層142的上部表面形成。
第二重加工層160R2可包含與圖6的第一重加工層160R1相同的材料，但可與第一重加工層160R1不同之處在於，其實體地接觸第二遮罩層142的上部表面。
參考圖21，第二蝕刻終止層161_2可形成於第二單元區域CA2及第二周邊區域PA2中的第二重加工層160R2上。第二蝕刻終止層161_2可包含與圖7的第一蝕刻終止層161_1相同的材料，但可與第一蝕刻終止層161_1不同之處在於，其安置於第二重加工層160R2上。隨後，執行圖8至圖19的製程。
圖22及圖23為繪示根據本發明概念的一些其他實施例的製造半導體元件的方法的中間步驟的圖。
圖22及圖23的描述將集中於與圖6及圖7的實施例的描述的不同。在圖式中，相同組件由相同圖式元件符號標示，且將省略其冗餘描述。
在圖22的操作之前，執行圖4及圖5的製程操作。參考圖22及圖23，ARC層150的部分及第二遮罩層142的部分沿著第一圖案P1及第二圖案P2蝕刻以暴露第一遮罩層141的上部表面，且因此，可形成第一遮罩圖案150P1及第二遮罩圖案150P2。
在形成第一遮罩圖案150P1及第二遮罩圖案150P2的製程中，可移除圖案層160及ARC層150的部分以暴露ARC層150的上部表面。
第三重加工層150R可沿著ARC層150的上部表面、第二遮罩層142的側壁以及第一遮罩層141的上部表面形成。第三重加工層150R可包含與圖6的第一重加工層160R1相同的材料，但可與第一重加工層160R1不同之處在於，其實體地接觸第一遮罩層141的上部表面。
隨後，第三蝕刻終止層151可形成於第二單元區域CA2及第二周邊區域PA2中的第三重加工層150R上。第三蝕刻終止層151可包含與圖7的第一蝕刻終止層161_1相同的材料，但可與第一蝕刻終止層161_1不同之處在於，其安置於第三重加工層150R上。隨後，執行圖8至圖19的製程操作。
當執行根據本發明概念的一些實施例的半導體元件製造方法時，在第一圖案P1及第二圖案P2形成於圖案層160中之後，形成第一蝕刻終止層161_1、第二蝕刻終止層161_2至第三蝕刻終止層151。因此，可能不會在第一單元區域CA1中出現高度差，且因此，當在第一單元區域CA1的邊緣處形成孔洞圖案172H時，可減小或防止圖案缺陷。
另外，當形成第一蝕刻終止層161_1、第二蝕刻終止層161_2至第三蝕刻終止層151時，且隨後第一圖案P1及第二圖案P2形成於圖案層160中而不產生高度差，可添加諸如在含碳層130中產生階梯部分的製程操作，且因此可能增加成本。
此外，由於第二圖案P2可充當對準鍵圖案，故當在形成第一圖案P1及第二圖案P2之後，形成第一蝕刻終止層161_1、第二蝕刻終止層161_2至第三蝕刻終止層151時，第一蝕刻終止層161_1、第二蝕刻終止層161_2至第三蝕刻終止層151可在目標點處形成而不添加用於對準鍵圖案的製程。
然而，實施例的效果不受本文中所闡述的實施例限制。藉由參考申請專利範圍，實施例的上述及其他效果對於與本揭露內容有關的所屬領域中具有通常知識者將變得更顯而易見。
1:晶圓 10:晶片區 20:邊緣區 101:下部結構 112:第一模製層 112b:第一模製膜 114:第二模製層 114b:第二模製膜 122:第一支撐件層 122a:第一支撐件 122b:第一支撐件膜 124:第二支撐件層 124a:第二支撐件 124b:第二支撐件膜 130:含碳層 130P:含碳層圖案 140P1:第一初步孔洞圖案 140P2:第二初步孔洞圖案 141:第一遮罩層 142:第二遮罩層 150:抗反射塗層 150P1:第一遮罩圖案 150P2:第二遮罩圖案 150R:第三重加工層 151:第三蝕刻終止層 160:圖案層 160P:初步圖案層 160R1:第一重加工層 160R2:第二重加工層 161_1:第一蝕刻終止層 161_2:第二蝕刻終止層 170:電容器 172:下部電極 172H:電容器孔洞圖案 174a、174b:介電膜 176a、176b:上部電極 176x:上部電極材料 180:支撐件遮罩層 182a:第一支撐件圖案層 182b:第二支撐件圖案層 190:層間絕緣膜 A:區域 B-B':線/橫截面 CA1:第一單元區域 CA2:第二單元區域 DS1:虛擬結構 ES1:下部電極結構 P1:第一圖案 P2:第二圖案 PA1、PA1_2:第一周邊區域 PA1_1:第一核心區域 PA2、PA2_2:第二周邊區域 PA2_1:第二核心區域 SG1:支撐件開口
藉由參考附圖而詳細描述其實例實施例，本揭露內容的上述及其他態樣及特徵將變得更顯而易見，其中： 圖1為繪示根據本發明概念的一些實施例的晶圓的部分的平面視圖。 圖2為圖1中的區域A的放大視圖，且為繪示主區域及邊緣區域中的佈局的橫截面視圖。 圖3為沿著圖2的線B-B'截取的橫截面視圖。 圖4至圖19為示出根據本發明概念的一些實施例的製造半導體元件的方法的中間步驟的圖。 圖20及圖21為繪示根據本發明概念的一些其他實施例的製造半導體元件的方法的中間步驟的圖。 圖22及圖23為繪示根據本發明概念的一些其他實施例的製造半導體元件的方法的中間步驟的圖。
101:下部結構
112:第一模製層
114:第二模製層
122:第一支撐件層
124:第二支撐件層
130:含碳層
141:第一遮罩層
142:第二遮罩層
150:抗反射塗層
160:圖案層
160R1:第一重加工層
161_1:第一蝕刻終止層
B-B':線
CA1:第一單元區域
CA2:第二單元區域
P1:第一圖案
P2:第二圖案
PA1:第一周邊區域
PA2:第一核心區域

Claims (10)

  1. 一種製造半導體元件的方法，包括： 設置基板，在所述基板中限定包含第一單元區域及第一周邊區域的主區域，以及包含第二單元區域及第二周邊區域的邊緣區域； 在所述基板上依序形成模製層、支撐件層、遮罩層以及初步圖案層； 將所述初步圖案層暴露於光，以在所述第一單元區域及所述第二單元區域的所述遮罩層上分別同步形成第一圖案及第二圖案； 在所述第二圖案上形成蝕刻終止層；以及 使用所述蝕刻終止層及所述第一圖案蝕刻所述遮罩層，以在所述第一單元區域的所述模製層及所述支撐件層中形成孔洞圖案。
  2. 如請求項1所述的製造半導體元件的方法，其中所述基板與所述第一圖案的最高點之間的高度等於所述基板與所述第二圖案的最高點之間的高度。
  3. 如請求項1所述的製造半導體元件的方法，其中所述蝕刻終止層未在所述主區域上形成。
  4. 如請求項1所述的製造半導體元件的方法，其中所述第一圖案及所述第二圖案使用極紫外（EUV）光形成。
  5. 如請求項1所述的製造半導體元件的方法，更包括： 在所述初步圖案層與所述遮罩層之間形成抗反射塗層。
  6. 如請求項1所述的製造半導體元件的方法，其中所述形成所述孔洞圖案包括： 使用所述蝕刻終止層及所述第一圖案在所述遮罩層上形成遮罩圖案；以及 使用所述遮罩圖案蝕刻所述模製層及所述支撐件層。
  7. 如請求項6所述的製造半導體元件的方法，其中所述遮罩圖案包含形成於所述第一單元區域中的第一初步孔洞圖案及形成於所述第二單元區域中的第二初步孔洞圖案， 其中所述第一初步孔洞圖案延伸穿過所述遮罩圖案，且 其中所述第二初步孔洞圖案未延伸穿過所述遮罩圖案。
  8. 如請求項1所述的製造半導體元件的方法，更包括： 在形成所述蝕刻終止層之前，在所述第一圖案及所述第二圖案上形成重加工層。
  9. 如請求項8所述的製造半導體元件的方法，更包括： 在所述初步圖案層與所述遮罩層之間形成抗反射塗層；以及 在形成所述重加工層之前，沿所述第一圖案及所述第二圖案的側面蝕刻所述抗反射塗層。
  10. 一種製造半導體元件的方法，包括： 設置基板，在所述基板中限定包含第一單元區域及第一周邊區域的主區域，以及包含第二單元區域及第二周邊區域的邊緣區域； 在所述基板上依序形成模製層、支撐件層、遮罩層、抗反射塗層以及初步圖案層； 將所述初步圖案層暴露於光，以在所述第一單元區域及所述第二單元區域的所述抗反射塗層上分別形成第一圖案及第二圖案； 在所述第二圖案上形成蝕刻終止層，所述蝕刻終止層未在所述主區域上形成；以及 使用所述蝕刻終止層及所述第一圖案蝕刻所述遮罩層，以在所述第一單元區域的所述模製層及所述支撐件層中形成孔洞圖案。
TW110106085A 2020-03-02 2021-02-22 製造半導體元件的方法 TWI752825B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200026023A KR20210111016A (ko) 2020-03-02 2020-03-02 반도체 소자 제조 방법
KR10-2020-0026023 2020-03-02

Publications (2)

Publication Number Publication Date
TW202135140A TW202135140A (zh) 2021-09-16
TWI752825B true TWI752825B (zh) 2022-01-11

Family

ID=77464215

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110106085A TWI752825B (zh) 2020-03-02 2021-02-22 製造半導體元件的方法

Country Status (4)

Country Link
US (1) US11600495B2 (zh)
KR (1) KR20210111016A (zh)
CN (1) CN113345802A (zh)
TW (1) TWI752825B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220040124A (ko) * 2020-09-23 2022-03-30 삼성전자주식회사 반도체 소자 제조 방법 및 상기 제조 방법을 통해 제조된 반도체 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030153146A1 (en) * 2002-02-08 2003-08-14 Samsung Electronics Co., Ltd. Methods for forming capacitors of semiconductor devices
TW200943534A (en) * 2008-04-01 2009-10-16 Promos Technologies Inc Method of manufacturing stack capacitors of semiconductor memory
US20170069633A1 (en) * 2015-09-08 2017-03-09 Samsung Electronics Co., Ltd. Method of forming semiconductor device including edge chip and related device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7727837B2 (en) 2007-01-31 2010-06-01 Qimonda Ag Method of producing an integrated circuit having a capacitor with a supporting layer
KR101552971B1 (ko) 2009-03-26 2015-09-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101583516B1 (ko) 2010-02-25 2016-01-11 삼성전자주식회사 전극 구조체를 구비하는 캐패시터, 이의 제조 방법 및 전극 구조체를 포함하는 반도체 장치
KR20150044646A (ko) 2013-10-17 2015-04-27 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102302597B1 (ko) 2015-09-10 2021-09-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20170039902A (ko) 2015-10-02 2017-04-12 삼성전자주식회사 반도체 장치 제조 방법
KR102411071B1 (ko) 2017-05-29 2022-06-21 삼성전자주식회사 반도체 장치
US11289493B2 (en) * 2019-10-31 2022-03-29 Winbond Electronics Corp. Patterning method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030153146A1 (en) * 2002-02-08 2003-08-14 Samsung Electronics Co., Ltd. Methods for forming capacitors of semiconductor devices
TW200943534A (en) * 2008-04-01 2009-10-16 Promos Technologies Inc Method of manufacturing stack capacitors of semiconductor memory
US20170069633A1 (en) * 2015-09-08 2017-03-09 Samsung Electronics Co., Ltd. Method of forming semiconductor device including edge chip and related device
US20170294440A1 (en) * 2015-09-08 2017-10-12 Samsung Electronics Co., Ltd. Method of forming semiconductor device including edge chip and related device

Also Published As

Publication number Publication date
KR20210111016A (ko) 2021-09-10
TW202135140A (zh) 2021-09-16
US20210272817A1 (en) 2021-09-02
US11600495B2 (en) 2023-03-07
CN113345802A (zh) 2021-09-03

Similar Documents

Publication Publication Date Title
US9659940B2 (en) Semiconductor device and method of manufacturing the same
TW200952041A (en) Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
JP2011502353A (ja) Ｎｖｍ回路をロジック回路と集積する方法
US11011525B2 (en) Landing pad structure and method of manufacturing the same
US11769691B2 (en) Semiconductor device and formation method thereof
KR100924611B1 (ko) 반도체 소자의 미세 패턴 형성방법
TWI752825B (zh) 製造半導體元件的方法
KR102327667B1 (ko) 반도체 소자의 제조 방법
JPH10199868A (ja) 反射防止コーティングのプラズマ・エッチング・プロセス
US20070155114A1 (en) Method for manufacturing semiconductor device
TWI772484B (zh) 圖案化方法
US20220093393A1 (en) Methods of manufacturing semiconductor devices from multi-device semiconductor wafers
US20130119546A1 (en) Semiconductor device and manufacturing method
CN110571220B (zh) 半导体器件及其制造方法和掩膜板
US20220189823A1 (en) Method of manufacturing a semiconductor device
CN111696920B (zh) 半导体器件及其形成方法
KR100790573B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR20010046152A (ko) 고용량 반도체 메모리장치의 커패시터 제조방법
KR20010065901A (ko) 반도체 소자의 전하저장전극 형성 방법
KR100361765B1 (ko) 반도체소자의 제조방법
KR19990074636A (ko) 반도체소자의 콘택 형성방법
CN115132572A (zh) 半导体器件及其制造方法
KR20010004893A (ko) 반도체 소자 제조 방법
KR20020024840A (ko) 반도체장치의 콘택플러그 형성방법
KR20040083810A (ko) 반도체 소자의 비트라인 콘택 형성방법