KR20010065901A

KR20010065901A - 반도체 소자의 전하저장전극 형성 방법

Info

Publication number: KR20010065901A
Application number: KR1019990066917A
Authority: KR
Inventors: 이승욱; 윤시열
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-12-30
Filing date: 1999-12-30
Publication date: 2001-07-11

Abstract

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체 소자의 전하저장 전극 형성 방법에 관한 것으로, 라인/스페이스 타입의 전하저장전극용 콘택 플러그를 사용하는 배리어 질화막 자기정렬 방식의 희생산화막 패터닝 시 비트라인 상부의 마스크 질화막의 손실을 최소화할 수 있는 반도체 소자의 전하저장전극 형성방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정을 마친 반도체 기판 상부에 마스크질화막 및 측벽스페이서를 구비한 비트라인 구조를 형성하는 제1 단계; 상기 비트라인 구조 사이의 간극에 라인/스페이스 타입의 폴리실리콘 플러그를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 배리어산화막 및 배리어질화막을 형성하는 제3 단계; 상기 배리어질화막 상에 희생산화막을 형성하는 제4 단계; 상기 배리어질화막을 식각정지막으로 사용하여 전하저장전극 형성 영역의 상기 희생산화막을 선택식각하는 제5 단계; 상기 배리어산화막을 식각정지막으로 사용하여 상기 전하저장전극 형성 영역의 상기 배리어질화막을 선택식각하는 제6 단계; 상기 전하저장전극 형성 영역의 상기 배리어산화막을 선택식각하는 제7 단계; 상기 제7 단계를 마친 전체 구조 표면을 따라 전하저장전극용 전도막을 형성하는 제8 단계; 및 상기 희생산화막 상부의 상기 전하저장전극용 전도막을 제거하는 제9 단계를 포함하여 이루어진다.

Description

반도체 소자의 전하저장전극 형성 방법{Method for forming storage node in semiconductor device}

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체 소자의 전하저장 전극 형성 방법에 관한 것이다.

잘 알려진 바와 같이, 반도체 메모리 소자는 집적도가 매 3년을 주기로 4배씩 증가하다 근래에 이르러 그 집적도의 증가 주기가 더욱 짧아지고 있으며, 이에 대응하여 0.18㎛ 이하의 디자인 룰(Design Rule)을 요구하는 1Gbit 이상의 디램(Dynamic Random Access Memory, 이하 DRAM이라 칭함)을 위한 포토리소그래피 기술이 소개되었다. 그러나, 포토리소그래피 기술은 근본적으로 해상력이 한계를 갖게되는 바, 이는 해상력이 노광장비인 스텝퍼(stepper)의 광원 파장과 개수구(Numerical Aperture)에 의해 제약받기 때문이다. 한편, 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 칭함)를 이용한 평탄화기술의 진보와, PSM(Phase Shift Mask) 및 변형조명 기법 등 초해상기술이 계속 소개되어, 리소그래피 측면에서의 제약요인이 상당히 완화되었다. 그러나, 이러한 성과에도 불구하고 콘택 패턴은 고집적화가 진행될 수록 더작고 더깊은 형태를 요구하게 되어 단차비(Aspect Ratio), 즉 콘택 넓이에 대한 콘택 깊이에 대한 비가 크게 증가하게 되었다. 따라서, 이러한 단차비를 감소시키기 위하여 셀 영역에서 비트라인 콘택 또는/및 캐패시터의 전하저장전극 콘택 지역에 미리 폴리실리콘 플러그를 형성함과 아울러 이와 동시에 주변회로지역에서 트랜지스터의 게이트전극 상에 폴리실리콘 플러그를 형성하는 기술이 크게 각광받고 있다.

또한, 이러한 단차비에 따른 문제점 이외에도 반도체소자가 고집적화 되어 패턴이 미세화 됨에 따라 각 층간의 오버랩 마진이 작아지는 문제점도 대두되고 있다. 이에 따라, 현재에는 서로 다른 층의 도전막을 서로 연결하여 주기 위한 콘택의 경우, 하부 도전막과 콘택 사이의 충분한 오버랩 마진을 확보하기 위해 자기정렬콘택(self align contact, 이하 SAC이라 약칭함) 기술을 적용하고 있다.

도 1a 및 도 1b는 종래 기술에 따른 캐패시터의 전하저장전극을 형성하기 위한 전하저장전극용 콘택 플러그 형성도를 나타내고 있다.

이하, 이를 참조하여 종래 기술을 살펴보면 먼저, 도 1a는 홀(hole) 타입의 전하저장전극용 콘택 플러그를 도시한 것으로써, 도시된 바와 같이 비트라인(11)의 형성이 완료된 반도체 기판(10) 상에 마스크 질화막(12)을 이용하여 질화막 스페이서(13)를 형성한 후 전체 구조 상부에 층간절연막(14)을 비트라인(11)에서 일정 높이 높게 형성한다. 이어서, 층간절연막(14)을 선택식각하여 캐패시터의 전하저장전극용 콘택홀을 형성한 후 이를 폴리실리콘으로 매립하여 전하저장전극용 콘택 플러그(15)를 형성한다. 계속하여, 전체 구조 상부에 배리어질화막(16) 및 희생산화막(17)을 형성한 후 감광막 패턴을 형성한 다음, 이를 식각마스크로 하여 희생산화막(17) 및 배리어질화막(16) 선택식각을 통해 전하저장전극용 콘택 플러그(15)를 노출시켜 전하저장전극 영역을 정의하는 콘택홀을 형성한다.

다음으로, 도 1b는 라인/스페이스(line/space) 타입의 전하저장전극용 콘택 플러그를 도시한 것으로써, 상기 언급한 홀 타입의 전하저장전극용 콘택 플러그에 비해 비트라인(11) 상부에 층간절연막(14)이 일정 높이 높게 형성되어 있지 않고, 비트라인(11)의 마스크 질화막(12)과 높이가 같도록 평탄하게 형성된다. 이와 같은, 라인/스페이스 타입은 현재 적용되는 소자의 집적화에 따라 0.13㎛ 이하의 디자인 룰을 가진 소자에서 오정렬(misalign) 마진(margin) 부족을 극복하기 위하여진행되는 타입이다.

그러나, 라인/스페이스 타입의 전하저장전극용 콘택 플러그 형성 시에는 비트라인(11) 상부의 마스크 질화막(12)까지 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)를 실시하여 비트라인(11) 사이에 폴리실리콘 플러그(15)가 매립되도록 하는데, 이때 마스크 질화막(12)이 일부 손실된다. 또한, 계속하여 전하저장전극 영역을 정의하기 위한 희생산화막(17) 선택식각 후 노출된 배리어질화막(16) 제거 시 일부 손실된 마스크 질화막(12)이 다시 손실된다. 이로 인하여 비트라인(11)이 노출되는 결과를 초래하게 되고, 이는 비트라인(11)과 캐패시터의 단락을 유발하는 문제점으로 심화되고 있다.

본 발명은 라인/스페이스 타입의 전하저장전극용 콘택 플러그를 사용하는 배리어질화막 자기정렬 방식의 희생산화막 패터닝 시 비트라인 상부의 마스크 질화막의 손실을 최소화할 수 있는 반도체 소자의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.

도 1a 및 도 1b는 종래 기술에 따른 캐패시터의 전하저장전극을 형성하기 위한 전하저장전극용 콘택 플러그 형성도.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 캐패시터의 전하저장전극 형성방법을 도시한 단면도.

*도면의 주요 부분에 대한 부호의 간단한 설명

22 : 마스크 질화막 25 : 전하저장전극용 콘택 플러그

26 : 배리어산화막 27 : 배리어질화막

28 : 제1희생산화막 29 : 하드마스크 폴리실리콘막

상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정을 마친 반도체 기판 상부에 마스크질화막 및 측벽스페이서를 구비한 비트라인 구조를 형성하는 제1 단계; 상기 비트라인 구조 사이의 간극에 라인/스페이스 타입의 폴리실리콘 플러그를형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 배리어산화막 및 배리어질화막을 형성하는 제3 단계; 상기 배리어질화막 상에 희생산화막을 형성하는 제4 단계; 상기 배리어질화막을 식각정지막으로 사용하여 전하저장전극 형성 영역의 상기 희생산화막을 선택식각하는 제5 단계; 상기 배리어산화막을 식각정지막으로 사용하여 상기 전하저장전극 형성 영역의 상기 배리어질화막을 선택식각하는 제6 단계; 상기 전하저장전극 형성 영역의 상기 배리어산화막을 선택식각하는 제7 단계; 상기 제7 단계를 마친 전체 구조 표면을 따라 전하저장전극용 전도막을 형성하는 제8 단계; 및 상기 희생산화막 상부의 상기 전하저장전극용 전도막을 제거하는 제9 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 캐패시터의 전하저장전극 형성방법을 도시한 단면도를 나타내고 있다.

본 실시예는 먼저, 도 2a에 도시된 바와 같이 비트라인(21)의 형성이 완료된 반도체 기판(20) 상에 마스크 질화막(22)을 이용하여 질화막 스페이서(23)를 형성한 후 전체 구조 상부에 층간절연막(24)을 형성한다. 이어서, 마스크 질화막(22)이 노출되도록 에치백을 실시하여 층간절연막(24)을 평탄화한 후 비트라인(21) 사이의 층간절연막(24)을 선택적으로 제거하여 전하저장전극용 콘택홀을 형성한다. 계속하여, 형성된 전하저장전극용 콘택홀 내부를 폴리실리콘으로 매립하여 전하저장전극용 콘택 플러그(25)를 형성한다.

다음으로, 도 2b에 도시된 바와 같이 전체 구조 상부에 배리어산화막(26), 배리어질화막(27) 및 제1희생산화막(28)을 차례로 적층 형성한다. 이때, 배리어산화막(26)은 100 ~ 2000Å 정도의 두께, 배리어질화막(27)은 100 ~ 2000Å 정도의 두께를 균일하게 형성하며, 제1희생산화막(28)은 5000 ~ 20000Å 정도의 두께로 각각 형성한다. 계속하여, 제1희생산화막(28) 상부에 하드마스크 폴리실리콘막(29) 및 반사방지막(30)을 차례로 형성한 후 캐패시터의 전하저장전극 영역을 정의하기 위한 감광막 패턴(31)을 형성한다. 이때, 하드마스크 폴리실리콘막(29)은 100 ~ 500Å 정도의 두께로 형성한다.

다음으로, 도 2c에 도시된 바와 같이 감광막 패턴(31)을 식각마스크로 하여 캐패시터 전하저장전극 영역의 반사방지막(30), 하드마스크 폴리실리콘막(29), 제1희생산화막(28), 배리어질화막(27) 및 배리어산화막(26)을 차례로 선택식각하여 캐패시터의 전하저장전극 영역을 정의하는 콘택홀을 형성하는데, 이를 보다 구체적으로 살펴보기로 한다.

먼저, 반사방지막(30), 하드마스크 폴리실리콘막(29) 및 제1희생산화막(28)을 선택식각한 후 배리어질화막(27)을 식각하기 전에 O₂/CF₄가스를 사용하여 PET(Post Etch Treatment)처리를 실시한다. 이는, 제1희생산화막(28) 식각 시 발생한 폴리머가 배리어질화막(27) 식각을 방해하기 때문에 이와 같은 폴리머를 제거하기 위함이다. 그러나, PET처리 시 O₂/CF₄가스에 의하여 식각마스크로 사용하는 감광막 패턴(31)이 제거되어 제1희생산화막(28)의 손실에 따른 패턴 불량을 초래할 수 있으나, 이는 제1희생산화막(28) 상부에 형성된 하드마스크 폴리실리콘막(29)에 의해서 방지할 수 있다. 한편, 하드마스크 폴리실리콘막(29) 식각 시는 클로오린(Chlorine) 계열의 가스를 사용하여 식각을 진행하는데, 이때 하부의 제1희생산화막(28)에 대한 식각선택비를 10 : 1 이상 확보하여 진행한다. 또한, 제1희생산화막(28) 식각 시에는 하부의 배리어질화막(27)과의 식각선택비를 이용하여 식각을 중지시켜야 하므로, C₄F₈과 같은 가스를 사용하고 배리어질화막(27)과의 식각선택비를 10 : 1 이상 확보하여 진행하며, 배리어질화막(27) 식각 시에는 하부의 배리어산화막(26)에 대한 식각선택비를 5 : 1 이상으로 확보하여 공정을 진행한다. 또한, 배리어산화막(26) 식각 시에는 하부의 마스크 질화막(22)과의 식각선택비를 이용하여 식각을 중지시켜야 하므로, C₄F₈과 같은 가스를 사용하고, 식각선택비를 10 : 1 이상 확보하여 식각을 진행한다.

다음으로, 도 2d에 도시된 바와 같이 전체 구조 표면을 따라 전하저장전극용 전도막(32)을 형성한 후 전체 구조 상부에 제2희생산화막(33)을 형성한다.

다음으로, 도 2e에 도시된 바와 같이 제1희생산화막(28)이 노출되도록 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)를 실시한 후 제1희생산화막(28) 및 제2희생산화막(33)을 제거하여 실린더형 전하저장전극 패턴을 형성한다.

상기의 실시예에 따르면, 제1희생산화막(28) 식각 시 일차적으로 배리어질화막(27)이 식각정지를 유발하고, 잔류하는 배리어질화막(27) 식각 시에는 그 하부의 배리어산화막(26)이 이차적인 식각정지를 유발하게 된다. 이후, 균일하고 얇은 배리어산화막(26)의 제거 시에는 하부의 마스크 질화막(22) 및 전하저장전극용 콘택 플러그(25)의 손실 없이 희생막 패턴을 형성할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 캐패시터의 전하저장전극과 비트라인간의 단락을 방지하는 효과가 있으며, 이에 따라 안정된 공정을 진행할 수가 있어 소자 수율 향상의 효과를 기대할 수 있다.

Claims

소정의 하부공정을 마친 반도체 기판 상부에 마스크질화막 및 측벽스페이서를 구비한 비트라인 구조를 형성하는 제1 단계;

상기 비트라인 구조 사이의 간극에 라인/스페이스 타입의 폴리실리콘 플러그를 형성하는 제2 단계;

상기 제2 단계를 마친 전체 구조 상부에 배리어산화막 및 배리어질화막을 형성하는 제3 단계;

상기 배리어질화막 상에 희생산화막을 형성하는 제4 단계;

상기 배리어질화막을 식각정지막으로 사용하여 전하저장전극 형성 영역의 상기 희생산화막을 선택식각하는 제5 단계;

상기 배리어산화막을 식각정지막으로 사용하여 상기 전하저장전극 형성 영역의 상기 배리어질화막을 선택식각하는 제6 단계;

상기 전하저장전극 형성 영역의 상기 배리어산화막을 선택식각하는 제7 단계;

상기 제7 단계를 마친 전체 구조 표면을 따라 전하저장전극용 전도막을 형성하는 제8 단계; 및

상기 희생산화막 상부의 상기 전하저장전극용 전도막을 제거하는 제9 단계

를 포함하여 이루어지는 반도체 소자의 전하저장전극 형성방법.
제1항에 있어서,

상기 제5 단계 수행 후, 상기 제5 단계에서 발생한 폴리머 제거를 위해 후식각처리(PET)를 실시하는 제10 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
제2항에 있어서,

상기 제4 단계 수행 후,

상기 희생산화막 상부에 하드마스크 폴리실리콘막을 더 형성하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
제1항에 있어서,

상기 배리어산화막 및 배리어질화막은 각각 100 ~ 2000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.