KR20010037577A - 에스램 셀의 콘택 형성방법 - Google Patents

에스램 셀의 콘택 형성방법 Download PDF

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Abstract

본 발명은 SRAM 셀의 디바이스에서 드라이브 트랜지스트의 보드리스 콘택과 액세스 트랜지스트의 게이트 전극 콘택을 동시에 형성하는 SRAM 셀의 콘택 형성방법에 관한 것으로, 반도체 기판에 소정깊이로 트랜치를 형성하여 상기 트랜치 내에 제 1 게이트 라인을 형성하는 단계와, 상기 기판상에 전도층 및 제 1 절연막을 형성한 후, 상기 제 1 절연막을 마스크로 하여 제 2 게이트 라인을 형성하는 단계와, 상기 제 1 절연막을 포함한 전면에 제 2, 제 3 절연막을 형성하는 단계와, 상기 제 2 게이트 라인이 소정부분 노출되도록 제 1 식각공정을 실시하는 단계와, 상기 제 1 게이트 라인이 소정부분 노출되도록 제 2 식각공정을 통해 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

에스램 셀의 콘택 형성방법{method to shape contact of sram cell}
본 발명은 SRAM 셀의 제조방법에 관한 것으로, 특히 SRAM 셀의 디바이스에서 드라이브 트랜지스트의 보드리스 콘택과 액세스 트랜지스트의 게이트 전극 콘택을 동시에 형성하는 SRAM 셀의 콘택 형성방법에 관한 것이다.
일반적으로 SRAM 셀은 4개의 트랜지스터(예를들면, 2개의 액세스 트랜지스터 및 2개의 드라이브 트랜지스터)와 2개의 폴리 실리콘 부하저항으로 구성되거나 또는 6개의 트랜지스터들로 구성된다.
반도체 장치가 고집적화됨에 따라 0.18㎛급의 SRAM 셀의 디바이스에서 디자인 루울(design rule)상 필수적으로 요구되는 액티브 영역과 필드영역의 보드리스 콘택(bordless contact)과 액세스 트랜지스터의 게이트 전극 콘택을 동시에 형성시켜야 한다.
이하, 첨부된 도면을 참조하여 종래의 SRAM 셀의 콘택 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 제 1 실시예 따른 SRAM 셀의 콘택 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(1)에 액티브 영역과 필드영역을 정의하여 상기 필드 산화막(도시하지 않음)을 형성한 후, 상기 반도체 기판(1)에 소정깊이로 트랜치(Trench)를 형성하고, 상기 트랜치내에 제 1 전도층을 형성하여 드라이브 트랜지스터의 제 1 게이트 라인(2)을 형성한다.
이어, 상기 반도체 기판(1) 전면에 제 2, 제 3 전도층 및 포토레지스트을 차례로 증착하고, 노광 및 현상공정을 이용하여 포토레지스트 패턴(4) 형성한 후, 상기 포토레지스트 패턴(4)를 마스크로 이용하여 상기 제 2, 제 3 전도층을 선택적으로 식각하여 액세스 트랜지스터의 제 2 게이트 라인(3)를 형성한다.
이때, 상기 반도체 기판(1) 및 상기 트랜치를 포함한 전면에 게이트 절연막(도시하지 않음)을 형성하고, 상기 게이트 절연막은 산화막이고, 50Å 이다. 상기 제 2 전도층은 폴리 실리콘이고 1000Å이며, 상기 제 3 전도층은 텅스텐 폴리사이드 이고, 1000Å이다.
여기서, 상기 포토레지스트 패턴(4)를 마스크로 이용하여 제 2 게이트 라인(3) 형성시 상기 게이트 절연막에 피트(pit)현상이 발생한다.
도 1b에 도시한 바와 같이 에치백 공정을 이용하여 상기 제 2 게이트 라인(3) 측면에 측벽 스페이스(6)을 형성한 후, 상기 제 2 게이트 라인(3), 측벽 스페이스(6)를 포함한 전면에 제 2 절연막(7)을 형성한다.
이때, 상기 측벽 스페이스(6)는 SiN을 이용하고, 제 2 절연막(7)은 식각 저지층으로 이용되며, SiON, SiN을 이용한다.
도 1c에 도시한 바와 같이 상기 제 2 절연막(7)을 포함한 전면에 평탄화 공정을 이용하여 제 3 절연막(8)을 형성한 후, 상기 제 3 절연막(8)상에 포토레지스트층을 증착하여 노광 및 현상공정을 통해 일정간격을 갖도록 포토레지스트 패턴(9)을 형성한다.
도 1d에 도시한 바와 같이 상기 포토레지스트 패턴(9)을 이용하여 상기 제 1, 제 2 게이트 라인(2)(3)의 소정부분이 노출되도록 선택적으로 식각하여 액세tm 트랜지스터의 게이트 전극 콘택홀(10a)과 드라이브 트랜지스터의 보드리스 콘택홀(10b)을 형성한다.
그리고 애싱(ashing)을 제거한 후, 식각 저지층으로 이용한 상기 제 2 절연막(7)을 선택적으로 제거한다.
도 2a 내지 도 2d는 종래의 제 2 실시예 의한 SRAM 셀의 콘택 형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(1)에 액티브 영역과 필드영역을 정의하여 상기 필드영역에 필드산화막(도시하지 않음)을 형성한 후, 상기 반도체 기판(1)에 소정깊이로 트랜치를 형성한다.
그리고 상기 트랜치내에 제 1 전도층을 형성하여 제 1 게이트 라인(2)을 형성한다.
이어, 상기 반도체 기판(1)상에 제 2, 제 3 전도층 및 제 1 절연막(5)을 차례로 형성하고 상기 제 1 절연막(5)을 선택적으로 제거한 후, 상기 제 1 절연막(5)을 마스크로 이용하여 상기 제 2, 제 3 전도층을 선택적으로 식각하여 제 2 게이트 라인(3)을 형성한다.
이때, 상기 반도체 기판(1) 및 상기 트랜치를 포함한 전면에 게이트 절연막(도시하지 않음)이 형성되고, 상기 게이트 절연막은 산화막이다. 상기 제 2 전도층은 폴리 실리콘이고 1000Å이며, 상기 제 3 전도층은 텅스텐 폴리사이드를 이용하며, 1000Å이다. 그리고 상기 제 1 절연막(5)은 산화막을 이용하고, 300Å이다.
도 2b에 도시한 바와 같이 상기 제 1 절연막(5)을 제거한 후, 에치백 공정을 이용하여 상기 제 2 게이트 라인(3) 측면에 측벽 스페이스(6)를 형성한다.
이때, 상기 측벽 스페이스(6)는 SiN를 이용한다.
여기서, 에치백 공정을 이용하여 측벽 스페이스 형성시 액티브 영역의 게이트 절연막상에 피트 현상과 필드영역에 리세스(recess) 소비 현상이 발생한다.
그리고 상기 측벽 스페이스(6)를 포함한 전면에 제 2 절연막(7)을 형성한다.
이때, 상기 제 2 절연막(7)은 SiON, SiN을 이용하고, 식각 저지층이다.
도 2c에 도시한 바와 같이 상기 제 2 절연막(7)을 포함한 전면에 평탄화 공정을 이용하여 제 3 절연막(8)을 형성한다.
그리고 상기 제 3 절연막(8)상에 포토레지스트를 증착한 후, 노광 및 현상공정을 이용하여 일정간격을 갖도록 포토레지스트 패턴(9)를 형성한다.
도 2d에 도시한 바와 같이 상기 포토레지스트 패턴(9)을 이용하여 상기 제 1, 제 2 게이트 라인(2)(3)의 소정부분 노출되도록 제 3 절연막(8)을 식각하여, 액세스 트랜지스터의 게이트 전극 콘택홀(10a)과 드라이브 트랜지스터의 보드리스 콘택홀(10b)을 형성한다.
여기서, 콘택 미스-얼라인시 측벽 스페이스(6)의 높이 감소로 인하여 게이트 라인의 숏트가 발생하기 쉽다.
그리고 애싱를 제거한 후, 식각 저지층으로 이용한 상기 제 2 절연막(7)을 선택적으로 제거한다.
그러나 상기와 같은 종래의 SRAM 셀의 콘택 형성방법에 있어서, 게이트 라인의 얼라인 마진 부족으로 미스-얼라인이 발생시 게이트 라인간의 숏트를 발생 시킬 수 있고, 액세스 트랜지스터의 게이트 전극 콘택과 드라이브 트랜지스터의 보드리스 콘택을 동시에 형성해야 하므로 재현성 및 공정 마진이 없다라는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 게이트 전극 단차를 3000Å로 유지하여 미스-얼라인에 의한 스페이스 측벽의 감소 마진를 확보하는 것을 특징으로 하는 SRAM 셀의 콘택 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 제 1 실시예 따른 SRAM 셀의 콘택 형성방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 종래의 제 2 실시예 따른 SRAM 셀의 콘택 형성방법을 나타낸 공정 단면도
도 3a 도 3f는 본 발명의 SRAM 셀의 콘택 형성방법을 나타낸 공정 단면도
＜도면의 주요 부분에 대한 부호의 설명＞
31 : 반도체 기판 32 : 제 1 게이트 라인
33 : 제 2 게이트 라인 34 : 제 1 절연막
35 : 측벽 스페이스 36 : 제 2 절연막
37 : 제 3 절연막 38 : 포토레지스트 패턴
39a : 액티브 트랜지스터의 게이트 전극 콘택홀
39b : 드라이버 트랜지스터의 보드리스 콘택홀
상기의 목적을 달성하기 위한 본 발명의 SRAM 셀의 콘택 형성방법은 반도체 기판에 소정깊이로 트랜치를 형성하여 상기 트랜치 내에 제 1 게이트 라인을 형성하는 단계와, 상기 기판상에 전도층 및 제 1 절연막을 형성한 후, 상기 제 1 절연막을 마스크로 하여 제 2 게이트 라인을 형성하는 단계와, 상기 제 1 절연막을 포함한 전면에 제 2, 제 3 절연막을 형성하는 단계와, 상기 제 2 게이트 라인이 소정부분 노출되도록 제 1 식각공정을 실시하는 단계와, 상기 제 1 게이트 라인이 소정부분 노출되도록 제 2 식각공정을 통해 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 SRAM셀의 콘택 형성방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명에 의한 SRAM 셀의 콘택 형성방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이 반도체 기판(31)에 액티브 영역과 필드영역을 정의하여 상기 필드영역에 필드 산화막(도면에 도시 않음)을 형성한다.
이어, 상기 필드 산화막에 인접한 반도체 기판(31)에 소정깊이로 트랜치를 형성하고, 상기 트랜치를 포함한 전면에 제 1 전도층을 증착하고, 상기 트랜치 내부에 남도록 패터닝하여 제 1 게이트 라인(32)을 형성한다.
그리고 상기 반도체 기판(31)의 전면에 제 2, 제 3 전도층 그리고 제 1 절연막(34)를 차례로 증착하고, 상기 제 1 절연막(34)을 선택적으로 패터닝한 후, 상기 제 1 절연막(34)을 마스크로 이용하여 상기 제 2, 제 3 전도층을 선택적으로 제거하여 제 2 게이트 라인(33)을 형성한다.
이때, 상기 제 2 게이트 라인(33) 형성시 상기 제 1 절연막(34)의 높이는 1000Å로 확보하고, 상기 제 2 전도층은 폴리 실리콘이고, 상기 제 3 전도층은 텅스텐 폴리사이드로 그 높이는 각각 1000Å 이다.
도 3b에 도시한 바와 같이 상기 제 2 게이트 라인(33) 및 제 1 절연막(34) 측면에 측벽 스페이스(35)를 형성하고, 상기 제 1 절연막(34), 상기 측벽 스페이스(35)를 포함한 전면에 제 2 절연막(36)을 형성한다.
이때, 상기 제 2 절연막(36)은 식각 저지층으로 이용되며 상기 식각 저지층은 SiON, SiN이고, 500Å 이다. 그리고 상기 측벽 스페이스(35)은 SiN를 이용한다.
도 3c에 도시한 바와 같이 상기 제 2 절연층(36)을 포함한 전면에 제 3 절연층(37)을 증착하고, CMP(chemical mechanical polishing) 공정을 이용하여 평탄화한다.
이어, 상기 제 3 절연층(37)상에 포토레지스트를 증착하고, 노광 및 현상공정을 이용하여 일정간격을 갖도록 포토레지스트 패턴(38)를 형성한다.
도 3d에 도시한 바와 같이 상기 포토레지스트 패턴(38)를 마스크로 이용하여 상기 제 2 게이트 라인(33)의 표면이 소정부분 노출되도록 식각하여 액세스 트랜지스터의 게이트 전극 콘택(39a)과 드라이버 트랜지스터의 보드리스 콘택(39b)을 형성한다.
이때, 식각 저지층으로 이용되는 상기 제 2 절연층(36)과의 선택비를 3:1 한다.
한편, 식각공정시 상기 제 1 절연막(34)이 소정부분 식각되어 상기 제 1 절연막(34)의 두께가 증가하게 된다.
도 3e에 도시한 바와 같이 상기 포토레지스트 패턴(38)을 이용하여 상기 제 3 절연층(37)을 선택적으로 제거한다.
이때, 식각 저지층으로 이용되는 상기 제 2 절연층(36)과의 선택비를 10:1로 한다.
도 3f에 도시한 바와 같이 상기 포토레지스트 패턴(38)를 제거하고, 애싱(ashing) 제거한 후, 식각 저지층으로 이용된 상기 제 2 절연층(36)를 선택적으로 제거한다.
이상에서 설명한 바와같이 본 발명의 SRAM 셀의 콘택 형성방법에 있어서는 다음과 같은 효과가 있다.
첫째, 액티브 트랜지스터의 게이트 전극상에 절연층을 형성하여 게이트 라인 단차를 3000Å 유지하므로 이후 평탄화용 절연층 두께 산포에 따른 변화를 수용하여 식각 마진을 확보할 수 있다.
둘째, 절연층을 마스크로 이용하여 액티브 트랜지스터의 게이트 전극 콘택홀 형성시 절연층의 두께가 증가하여 미스-얼라인에 따른 측벽 스페이스의 감소 마진을 확보할 수 있다.
따라서, 액티브 영역의 게이트 라인 숏트 마진을 얻을 수 있다.

Claims (6)

  1. 반도체 기판에 소정깊이로 트랜치를 형성하여 상기 트랜치 내에 제 1 게이트 라인을 형성하는 단계와;
    상기 기판상에 전도층 및 제 1 절연막을 형성한 후, 상기 제 1 절연막을 마스크로 하여 제 2 게이트 라인을 형성하는 단계와;
    상기 제 1 절연막을 포함한 전면에 제 2, 제 3 절연막을 형성하는 단계와;
    상기 제 2 게이트 라인이 소정부분 노출되도록 제 1 식각공정을 실시하는 단계와;
    상기 제 1 게이트 라인이 소정부분 노출되도록 제 2 식각공정을 통해 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 SRAM 셀의 콘택 형성방법.
  2. 제 1항에 있어서, 상기 제 1 절연막은 산화막이며, 1000Å 두께로 형성하는 것을 특징으로 하는 SARM 셀의 콘택 형성방법.
  3. 제 1항에 있어서, 상기 제 2 절연막은 SiON, SiN이며, 500Å 두께로 형성하는 것을 특징으로 하는 SARM 셀의 콘택 형성방법.
  4. 제 1항에 있어서, 상기 제 1 식각공정은 상기 제 2 절연막에 대한 선택적 식각 구현은 3:1로 형성하는 것을 특징으로 하는 SRAM 셀의 콘택 형성방법.
  5. 제 1항에 있어서, 상기 제 2 식각공정은 상기 제 2 절연막에 대한 선택적 식각 구현은 10:1로 형성하는 것을 특징으로 하는 SRAM 셀의 콘택 형성방법.
  6. 제 1 항에 있어서, 상기 제 2 게이트 라인은 폴리 실리콘 1000Å과 텅스텐 폴리사이드 1000Å으로 이루어짐을 특징으로 하는 SRAM 셀의 콘택 형성방법.
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