KR20040099615A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 게이트전극과 중첩되는 하드마스크층을 후속 SAC에서의 식각장벽인 질화막 재질의 하부하드마스크층과 그 식각을 위한 상부하드마스크층으로 두중 하드마스크층을 구비하는 소자에서 상부하드마스크층 패턴으로 하부하드마스크층을 식각한 후에 손상된 상부하드마스크층을 제거한 후에 도전층 식각 공정을 진행하여 하부하드마스크층이 수직한 프로파일을 가지도록 하였으므로, 패턴의 균일도가 향상되고, 후속 랜딩 플러그 형성을 위한 CMP 공정에서도 평탄도가 향상되어 박막증착이나 사진 공정등 공정전반의 여유도가 증가되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트전극 보호를 위한 하드마스크층을 두층으로 구성하는 공정에서 하부하드마스크층을 식각한후 손상된 상부하드마스크층을 제거하고 도전층 식각을 진행하여 하부하드마스크층이 수직한 프로파일을 가지도록하여 게이트전극의 노출에 따른 단락 발생을 방지하고 균일한 게이트를 얻어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrastenhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
도 1a 및 도1b는 종래 기술에 따른 반도체소자의 제조공정도이다.
먼저, 반도체기판(10)상에 게이트산화막(12)과 다결정실리콘이나 W등의 도전층(14)과 이중 하드마스크로서 질화막 재질의 하부하드마스크층(15)과 식각장벽층으로 다결정실리콘층이나 텅스텐층 재질의 상부하드마스크층(16)을 순차적으로 형성한 후, 상기 상부하드마스크층(16) 상에 게이트 패터닝용 감광막 패턴(18)을 형성한다.여기서 상기 상부하드마스크층(16)은 상기 하부하드마스크층(15)과 도전층(14)의 식각시 마스크가 되는 층이다. (도 1a (도 1a 참조).
그다음 상기 감광막 패턴(18)에 의해 노출되어있는 상부하드마스크층(16)과 질화막(15) 및 도전층(14)을 순차적으로 식각하여 상부하드마스크층(16) 패턴과 중첩되어있는 도전층(14) 패턴으로된 게이트를 형성한다. 여기서 상기 상부하드마스크층(16) 식각 공정에서 감광막 패턴(18)이 거의 손실되고, 상부하드마스크층(16) 패턴을 마스크로 하부하드마스크층(15)을 식각하는 단계에서 질화막으로 이루어진 하부하드마스크층(15)과의 식각선택비차가 적어 식각장벽층(16) 패턴이 거의 손실되며, 하부하드마스크층(15)의 상부 에지 부분이 손상되고, 도전층(14) 식각시에 이러한 손상이 더욱 커져 식각이 완료된 상태에서의 하부하드마스크층(15) 패턴의 상부가 마치 첨탑과 같은 뾰족하게 남게된다. (도 1b 참조).
그후 도시되어있지는 않으나 후속 공정으로서 상기 게이트과 하부하드마스크층(15) 패턴의 측벽에 절연 스페이서를 형성한 후, 상기 구조의 전표면에 랜딩 플러그 콘택을 형성하기 위한 층간절연막을 도포하고, 랜딩 플러그 콘택홀을 형성한 후, 다결정실리콘의 전면 도포 및 화학기계적 연마공정을 진행하여 콘택플러그를 형성한다. 이때 상기 하부하드마스크층(15) 패턴의 상부 일부 두께가 또 제거된다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 게이트 패턴닝 공정시 하드마스크층을 이중 형성하여도 자기정렬 콘택 형성시에 마스크가 되는 질화막의 상부가 도 2에 도시되어 있는 것과 같이 상부가 손상되어 첨탑과 같은 형상을 가지게되는데, 이러한 손상 정도가 패턴의 밀집도나 크기에 따라 다르게 나타나 패턴의 균일성이 떨어지게 되며, 후속 랜딩 플러그 형성을 위한 CMP 공정에서의 식각 정도에도 영향을 미처 소자의 전반적인 평탄도를 떨어뜨려 사진 공정이나 박막 증착등 전반적인 공정 효율을 떨어뜨려 공정 수율 및 소자 동작의 신뢰성을 저해하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 게이트전극 패턴닝시 사용되는 하드마스크층을 질화막과 식각선택비차가 충분히 큰 게이트물질로 형성하여 게이트 패턴닝시의 질화막 손상에 의한 패턴 불균일성을 방지하고, CMP 공정에서의 평탄도를 향상시켜 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 제조공정도.
도 2는 종래 기술에 따른 반도체소자의 단면 SEM 사진.
도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 반도체소자의 제조공정도.
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 반도체소자의 제조공정도.
도 5는 본 발명에 따른 반도체소자의 단면 SEM 사진.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 20 : 반도체기판 12, 22 : 게이트산화막
14, 24 : 도전층 15, 25 : 하부하드마스크층
16, 26, 27 : 상부하드마스크층 18, 28 : 감광막 패턴
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
게이트 형성을 위하여 도전층상에 이중하드마스크층을 형성하는 반도체소자의 제조방법에 있어서,
반도체기판상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막상에 도전층과 하부하드마스크층 및 상기 상기 하부하드마스크층의 식각마스크가되는 상부하드마스크층을 순차적으로 형성하는 공정과,
상기 상부하드마스크층을 사진식각하여 하부하드마스크층을 노출시키는 상부하드마스크층 패턴을 형성하는 공정과,
상기 상부하드마스크층 패턴을 마스크로 노출되어있는 하부하드마스크층을 제거하여 하부하드마스크층 패턴을 형성하는 공정과,
상기 상부하드마스크층 패턴을 제거하는 공정과,
상기 하부하드마스크층 패턴을 마스크로 노출되어있는 도전층을 식각하여 하부하드마스크층 패턴과 중첩되어있는 도전층 패턴을 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 도전층은 다결정실리콘층상에 텅스텐이나 텅스텐 실릴레이션 가 적층되어있는 층이며, 상기 하부하드마스크층은 질화막 재질이고, 상기 상부하드마스크층은 다결정실리콘, 텅스텐 또는 텅스텐층 실리사이드 재질로 형성하는 것을 특징으로 한다.
또한 본 발명의 또 다른 특징은,
게이트 형성을 위하여 도전층상에 이중하드마스크층을 형성하는 반도체소자의 제조방법에 있어서,
반도체기판상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막상에 도전층과 하부하드마스크층 및 상기 상기 하부하드마스크층의 식각마스크가되는 상부하드마스크층을 순차적으로 형성하는 공정과,
상기 상부하드마스크층을 사진식각하여 하부하드마스크층을 노출시키는 상부하드마스크층 패턴을 형성하는 공정과,
상기 상부하드마스크층 패턴을 마스크로 노출되어있는 하부하드마스크층을 제거하되, 일부 두께가 남도록하는 공정과,
상기 상부하드마스크층 패턴을 제거하는 공정과,
상기 하부하드마스크층의 나머지 두께를 제거하여 하부하드마스크층 패턴을 형성하고, 노출되어있는 도전층을 식각하여 하부하드마스크층 패턴과 중첩되어있는 도전층 패턴을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 반도체소자의 제조공정도로서, 이중 하드마스크층의 상부하드마스크층을 다결정실리콘층으로 형성한 예이다.
먼저, 반도체기판(20)상에 게이트산화막(22)을 형성하고, 그 상부에 게이트전극이 되는 도전층(24)과 하부하드마스크층(25) 및 상부하드마스크층(26)을 순차적으로 형성한 후, 상기 상부 하드마스크층(26)상에 게이트 패턴닝 마스크인 감광막 패턴(28)을 형성한다. 여기서 상기 도전층(24)은 다결정실리콘층상에 텅스텐층이나 텅스텐층 실리사이드가 적층되어있는 이중 구조이며, 상기 하부하드마스크층(25)은 후속 SAC 공정에서 게이트를 보호하기 위한 필요에 따라 질화막 재질로 형성된 것이며, 상기 상부하드마스크층(26)은 상기 하부하드마스크층(25)의 식각시 마스크가 되는 층으로서 다결정실리콘층으로 형성한다. 또한 상기 감광막을 ArF용을 사용하는 경우에는 상기 상부하드마스크층(26)상에 반사방지막으로서 유기막을 형성할 수도 있다. (도 3a 참조).
그다음 상기 감광막 패턴(28)을 마스크로 상부하드마스크층(26)을 식각하여 상부 하드마스크층(26) 패턴을 형성하고, 계속해서 하부하드마스크층(25)을 식각하여 도전층(24)을 노출시킨다. 이때 감광막 패턴(28)은 상기 상부하드마스크층(26) 식각시에 거의 제거되고, 후속 하부하드마스크층(25) 식각시에는 상부하드마스크층(26)도 상당 부분 제거된다. (도 3b 참조).
그후, 상기 상부하드마스크층(26)의 남아 있는 일부를 건식 또는 습식 식각방법으로 제거하고, 상기 하부하드마스크층(26) 패턴을 마스크로 상기 도전층(24)을 식각하여 도저층(24) 패턴으로된 게이트전극을 형성한다. 상기의 식각 공정에서 하부하드마스크층(25)이 일부 제거되는 것을 고려하여 증착 두께를 두껍게 한다. 여기서 상기 상부 하드마스크층(26)의 제거는 습식으로는 수산화암모늄등의 케미칼을 이용한 습식 방법과, Cl2나 HBr, 또는 산소등의 가스 플라즈마를 이용하는 건식식각방법이 있으며, 이 두가지 방법으로 병행하여 사용할 수도 있다. 상기의 손상된 상부하드마스크층(26)을 제거한 상태에서 도전층(24)을 식각하므로 하부하드마스크층(26)의 남아있는 상부는 도 5에 도시되어있는 것과 같은 수직한 프로파일을 가진다. (도 3c 참조).
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 반도체소자의 제조공정도로서, 이중 하드마스크층의 상부하드마스크층을 텅스텐층이나 텅스텐 실리사이드층으로 형성한 예이다.
먼저, 제1실시예에서와 마찬가지로 반도체기판(20)상에 게이트산화막(22)과 도전층(24)과 하부하드마스크층(25)을 순차적으로 형성하고, 상기 하부하드마스크층(25)상에 텅스텐이나 텅스텐실리사이드로된 상부하드마스크층(27)을 형성한 후, 감광막 패턴(도시되지 않음)을 이용한 사진식각 공정으로 상기 상부하드마스크층(27)을 선택식각하여 상부하드마스크층(27) 패턴을 형성한다. 여기서도 감광막을 ArF용을 사용하는 경우에는 상기 상부하드마스크층(27)상에 반사방지막으로서 유기막을 형성할 수도 있다. (도 4a 참조).
그다음 상기 상부하드마스크층(27) 패턴을 마스크로 하부하드마스크층(25)을 식각하되 일정 두께는 남긴 상태까지 식각한 후, 상기 식각 공정에 의해 상부가 손상된 상부하드마스크층(27) 패턴을 제거한다. 여기서 상기 상부하드마스크층(27)을 식각하는 방법은 습식방법으로 수산화암모늄과 과수를 이용하여 제거한다. 상기에서 일부 두깨의 하부 하드마스크층(25)을 남기는 것은 습식 공정에서 도전층(24)이 손상되는 방지하기 위한 것이다. (도 4b 참조).
그후, 남아있는 일부 두께의 하부하드마스크층(25)과 도전층(24)을 순차적으로 식각하여 하부하드마스크층(25) 패턴과 중첩되어있는 도전층(24) 패턴으로된 게이트를 형성한다. 여기서 손상된 상부하드마스크층(27)을 제거하고 후속 식각 공정을 진행하였으므로 하부하드마스크층(25)의 상부가 일부 두께 제거되기는 하나 수직한 프로파일을 갖는다. (도 4c 참조).
상기에서는 하부하드마스크층(25)의 일부 두께를 남긴 상태에서 손상된 상부하드마스크층(27)을 제거하였으나, 도전층(24)의 손상 정도를 고려하여 두껍게 형성한다면, 한번의 식각 공정으로 하부하드마스크층(25)의 식각을 완료할수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 게이트전극과 중첩되는 하드마스크층을 후속 SAC에서의 식각장벽인 질화막 재질의 하부하드마스크층과 그 식각을 위한 상부하드마스크층으로 두중 하드마스크층을 구비하는 소자에서 상부하드마스크층 패턴으로 하부하드마스크층을 식각한 후에 손상된 상부하드마스크층을 제거한 후에 도전층 식각 공정을 진행하여 하부하드마스크층이 수직한 프로파일을 가지도록 하였으므로, 패턴의 균일도가 향상되고, 후속 랜딩 플러그 형성을 위한 CMP 공정에서도 평탄도가 향상되어 박막증착이나 사진 공정등 공정전반의 여유도가 증가되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (5)

  1. 게이트 형성을 위하여 도전층상에 이중하드마스크층을 형성하는 반도체소자의 제조방법에 있어서,
    반도체기판상에 게이트산화막을 형성하는 공정과,
    상기 게이트산화막상에 도전층과 하부하드마스크층 및 상기 상기 하부하드마스크층의 식각마스크가 되는 상부하드마스크층을 순차적으로 형성하는 공정과,
    상기 상부하드마스크층을 사진식각하여 하부하드마스크층을 노출시키는 상부하드마스크층 패턴을 형성하는 공정과,
    상기 상부하드마스크층 패턴을 마스크로 노출되어있는 하부하드마스크층을 제거하여 하부하드마스크층 패턴을 형성하는 공정과,
    상기 상부하드마스크층 패턴을 제거하는 공정과,
    상기 하부하드마스크층 패턴을 마스크로 노출되어있는 도전층을 식각하여 하부하드마스크층 패턴과 중첩되어있는 도전층 패턴을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 도전층은 다결정실리콘층과 텅스텐층의 적층 구조 또는 텅스텐 실라사이드의 적층구조인 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 하부하드마스크층은 질화막 재질인 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 상부하드마스크층은 다결정실리콘, 텅스텐 및 텅스텐층 실리사이드로 이루어지는 군에서 임의로 선택되는 하나로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 게이트 형성을 위하여 도전층상에 이중하드마스크층을 형성하는 반도체소자의 제조방법에 있어서,
    반도체기판상에 게이트산화막을 형성하는 공정과,
    상기 게이트산화막상에 도전층과 하부하드마스크층 및 상기 상기 하부하드마스크층의 식각마스크가되는 상부하드마스크층을 순차적으로 형성하는 공정과,
    상기 상부하드마스크층을 사진식각하여 하부하드마스크층을 노출시키는 상부하드마스크층 패턴을 형성하는 공정과,
    상기 상부하드마스크층 패턴을 마스크로 노출되어있는 하부하드마스크층을 제거하되, 일부 두께가 남도록하는 공정과,
    상기 상부하드마스크층 패턴을 제거하는 공정과,
    상기 하부하드마스크층의 나머지 두께를 제거하여 하부하드마스크층 패턴을형성하고, 노출되어있는 도전층을 식각하여 하부하드마스크층 패턴과 중첩되어있는 도전층 패턴을 형성하는 공정을 구비하는 반도체소자의 제조방법.
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