KR20040089305A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 텅스텐 콘택플러그를 구비하는 반도체소자의 제조방법에 관한 것으로서, 특히 텅스텐층으로 콘택홀을 메우고, 그 상부에 텅스텐층과 식각선택비차가 적은 물질로 희생막을 형성하고, 상기 희생막을 평탄화한 후, 전면 에치백을 실시하여 콘택플러그를 형성하였으므로, 콘택플러그의 상부 손실이 감소되어 키홀 형성에 따른 금속배선 단락이나 단선 또는 기판 손상에 의한 콘택 저항증가등의 불량발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Description

반도체소자의 제조방법{Manufacturing method of semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 텅스텐 콘택플러그의 에치백 공정에서의 플러그 손실을 방지하여 접촉 불량이나 배선단락등을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.

최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 미세 패턴 형성을 위하여는 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.

이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력 등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다. [R=k*λ/NA,~R=해상도,~λ=광원의~파장,~NA=개구수~]

여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되는데, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.

또한 축소노광장치와는 별도로 공정 상의 방법으로는 통상의 노광마스크(photo mask) 대신에 위상반전마스크(phase shift mask)로 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.

더욱이 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인 룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가됨에 따라 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.

이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성하여야하므로 더욱 공정마진이 감소되어 소자의 고집적화를 방해한다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 제조 공정도이다.

먼저, 실리콘 웨이퍼 등의 반도체기판(10)상에 얕은 트랜치의 소자분리산화막(도시되지 않음)과 게이트전극 및 비트라인등의 하부 구조물을 형성하고, 상기 구조의 전표면에 층간절연막(12)을 형성한 후, 상기 반도체기판(10)에서 상부 배선과의 콘택으로 예정되어있는 부분 상의 층간절연막(12)을 제거하여 콘택홀(14)을 형성한다. 여기서 상기 콘택홀(14)을 애스팩트비가 매우 커서 항아리 형으로 형성된다. (도 1a 참조).

그다음 상기 구조의 전표면에 콘택플러그가 되는 텅스텐층(16)을 도포한다. 이때 상기 텅스텐층(16)의 콘택홀(14) 중간 부분에 보이드(18)가 형성된다. (도 1b 참조).

그후, 상기 텅스텐층(16)의 상부를 전면 식각하여 층간절연막(12) 상부의 텅스텐층(16)을 제거하여 콘택홀(14)을 메운 콘택플러그(20)를 형성한다. 이때 충분한 제거를 위하여 50% 이상의 오버에치를 실시하게 되어 콘택홀(14) 내부의 콘택플러그(20) 상부도 어느 정도 제거된다. (도 1c 참조).

상기와 같이 종래 기술에 따른 반도체소자의 제조방법은 콘택플러그 형성을 위한 텅스텐층의 오버에치 공정에서 콘택플러그의 상부가 손실되어 후속 금속배선 공정에서 금속의 단차피복성이 악화되어 불량 발생의 원인이 될 수 있고, 상부 손실이 증가되어 콘택홀 내부의 보이드가 노출되는 경우 도 2a 및 도 2b 에서와 같은 키홀(22) 크기가 증가되어 콘택플러그 내부가 에치백 공정에서의 플라즈마에 노출되어 손상을 받게되고, 심한 경우 콘택홀 하부의 기판이 노출되기도 하여 콘택 저항을 증가시키고, 금속배선 단락이나 단선등을 유발하여 공정 수율 및 소자 동작의 신뢰성을 떨어뜨리는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 텅스텐층으로 콘택홀을 매립한 후, 에치백시 텅스텐층과 함께 식각되어지는 희생층을 전면에 도포하여 평탄화시킨 후, 에치백을 실시하여 텅스텐층의 과식각 정도를 감소시켜 콘택플러그의 상부 손실을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 제조공정도.

도 2a 및 도 2b는 종래기술에 따라 불량이 발생된 반도체소자의 SEM 사진.

도 3a 내지 도 3d는 본 발명에 따른 반도체소자의 제조공정도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 30 : 반도체기판 12, 32 : 층간절연막

14, 34 : 콘택홀 16, 36 : 텅스텐층

18, 38 : 보이드 20, 40 : 콘택플러그

37 : 희생막

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 콘택 제조방법의 특징은,

반도체기판 상에 콘택홀을 구비하는 층간절연막을 형성하는 공정과,

상기 구조의 전표면에 텅스텐층을 도포하여 콘택홀을 메우는 공정과,

상기 텅스텐층상에 희생막을 형성하는 공정과,

상기 희생막의 표면을 평탄화시키는 공정과,

상기 희생막과 텅스텐층을 순차적으로 에치백하여 콘택홀을 매립하는 텅스텐층 패턴으로된 콘택플러그를 형성하는 공정을 구비함에 있다.

또한 상기 희생막을 SOG 또는 BPSG로 형성하는 것을 특징으로 한다.

이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.

도 3a 내지 도 3d는 본 발명에 따른 반도체소자의 제조공정도이다.

먼저, 실리콘 웨이퍼 등의 반도체기판(30)상에 소저의 하부 구조물, 예를 들어 트랜치 소자분리산화막(도시되지 않음)과 게이트전극 비트라인등을 형성하고, 전면에 층간절연막(32)을 형성하고, 상기 반도체기판(30)에서 상부 배선과의 접합영역으로 예정되어 부분상의 층간절연막(32)을 제거하여 콘택홀(34)을 형성하되, 상기 콘택홀(34)을 애스팩트비가 매우 커서 항아리 형으로 형성된다. (도 3a 참조).

그다음 상기 구조의 전표면에 콘택플러그가 되는 텅스텐층(36)을 도포하고, 상기 텅스텐층(36)상에 상기 텅스텐층(36) 식각 가스인 SF₆ 가스에 함께 식각되는물질, 예를 들어 SOG나 BPSG 등의 절연 물질로된 희생막(37)을 도포한다. 여기서 상기 텅스텐층(36)의 콘택홀(34) 중간 부분에 보이드(38)가 형성되며, 이는 높은 애스팩트비에 의해 항아리 형으로 형성된 콘택홀(34)의 형태에 기인한 것으로 형성되지 않을 수도 있다. (도 3b 참조).

그후 상기 희생막(37)을 평탄화하기 위하여 표면을 Ar, Ne 또는 N₂등의 플라즈마로 스퍼터링 처리하여 평탄화시킨다. (도 3c 참조).

그다음 상기 희생막(37)과 그 하부의 텅스텐층(36)을 순차적으로 에치백하여 제거하여 컨택홀(34)을 메우는 콘택플러그(40)를 형성한다. 여기서 에치백시 콘택홀(34) 중앙부의 텅스텐층(36)은 희생막(37)에 보호되어 나중에 노출되므로 콘택플러그(40)의 손실이 줄어든다. 상기 에치백 조건은 SF₆가스를 80∼120sccm의 조건에서 실시하며, 희생막(37)과 텅스텐층(36)간의 식각선택비가 작을수록 손실은 줄어든다.

또한 저스트 에치 후에 콘택홀(24)이 드러나게 되면 식각 속도가 평면에서보다 증가되어 콘택플러그(40)가 손상되는 정도가 심해지므로, 이를 방지하기 위하여 오버에치 공정에서는 식각기판의 온도를 10℃ 이하로 하여 레디칼에 의한 반응 활성도를 감소시켜 식각 속도를 감소시키고, 바이어스 파워를 10∼150W, 가스 압력을 10∼15Torr로 감소시켜 에천트의 평균자유거리를 증가시켜 입자의 스캐터링 효과를 감소시켜 비등방성 식각을 유도하여 콘택플러그(40)의 손실을 감소시킨다. (도 3d 참조).

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 텅스텐층으로 콘택홀을 메우고, 그 상부에 텅스텐층과 식각선택비차가 적은 물질로 희생막을 형성하고, 상기 희생막을 평탄화한 후, 전면 에치백을 실시하여 콘택플러그를 형성하였으므로, 콘택플러그의 상부 손실이 감소되어 키홀 형성에 따른 금속배선 단락이나 단선 또는 기판 손상에 의한 콘택 저항증가등의 불량발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (2)

1. 반도체기판 상에 콘택홀을 구비하는 층간절연막을 형성하는 공정과,

   상기 구조의 전표면에 텅스텐층을 도포하여 콘택홀을 메우는 공정과,

   상기 텅스텐층상에 희생막을 형성하는 공정과,

   상기 희생막의 표면을 평탄화시키는 공정과,

   상기 희생막과 텅스텐층을 순차적으로 에치백하여 콘택홀을 매립하는 텅스텐층 패턴으로된 콘택플러그를 형성하는 공정을 구비하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 희생막을 SOG 또는 BPSG로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.