KR20050041553A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 Ti/TiN 적층 구조의 장벽금속층과 W 콘택플러그를 사용하는 금속배선 콘택 공정에서 W 증착시 Ti가 WF6와 반응하는 것을 방지하기 위하여 TiN 막을 이중으로 형성하되 두 공정 사이에 TiN막의 산화 및 Ti-산화막 제거 공정을 실시하여 TiN막의 막질을 향상시켰으므로, W 증착시 볼캐이노 불량 발생 및 배선 불량이 되는 것을 방지되고, 콘택 특성이 향상되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다층의 산화막을 식각하고 형성하여야하는 장벽금속층의 막질을 개선하여 텅스텐의 볼케이노 발생을 방지하여 공정이 간단하고 배선간 단락을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
종래 금속 배선은 다층의 산화막을 순차적으로 식각하여 콘택홀을 형성하고, Ti/TiN 적층 구조의 장벽금속층을 형성한 후, W막을 도포하여 콘택홀을 메우고, 산화막 상부의 W막과 장벽금속층을 제거하여 W 콘택플러그를 형성하고, 상기 W 콘택플러그와 연결되는 Al 금속배선을 형성하는 방법으로 형성된다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 금속배선 콘택홀 형성 후, 형성되는 Ti/TiN 적층막의 TiN은 W 증착시 WF6 기체와 Ti가 반응하는 것을 억제하기 위한 것으로서, 이러한 반응을 억제시키지 않으면, W 볼케이노가 발생하여 배선 불량이 발생되며, 이를 효과적으로 방지하기 위하여 TiN의 막질을 향상시키거나, 막 두께를 증가시켜야 하나, 막 두께가 증가되면 저항 특성이 악화되어 어느정도 이상의 두께 증가는 어려우며, 막질의 향상 또한 제한되어 있어 소자의 특성 향상이 어려우며, 불량발생의 위험이 높은 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 다양한 막질의 TiN층을 형성하여 W 증착시 W의 불량 발생을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은,
반도체기판 상에 적어도 두층 이상의 서로 다른 재질로된 층간절연막을 형성하는 공정과,
상기 층간절연막을 금속배선 콘택 마스크로 사진식각하여 콘택홀을 형성하는 공정과,
상기 구조의 전표면에 Ti 막을 형성하는 공정과,
상기 구조의 전표면에 제1 TiN 막을 형성하는 공정과,
상기 제1 TiN 막 표면에 Ti-산화막을 형성하는 공정과,
상기 Ti-산화막을 제거하는 공정과,
상기 제1TiN막 상에 제2 TiN막을 형성하는 공정과,
상기 제2 TiN 막상에 W막을 형성하는 공정을 구비함에 있다.
또한 본발명의 다른 특징은, 상기 콘택홀은 내부에 단차가 지게 형성되며, 상기 제1 TiN 막을 플러즈마 처리하는 공정을 구비하고, 상기 Ti- 산화막 제거 공정은 건식식각으로 실시하며, 상기 제2 TiN 막을 플러즈마 처리하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼등의 반도체기판(10)상에 도시되어있지는 않으나, 소정의 하부 구조물, 예를 들어 소자분리 산화막과 MOSFET, 비트라인 및 전하저장전극 등을 형성하는 과정에서 제1 및 제2 층간절연막(12),(14)을 형성하고, 금속배선 콘택을 위한 콘택홀(16)을 형성한 후, 상기 구조의 전표면에 Ti 막(18)과 제1TiN 막(20)을 순차적으로 형성한다. 여기서 통상 하부에 위치하는 제1층간절연막(12)이 상부의 제2층간절연막(14)에 비해 습식 식각률이 높아 단차가 지게 콘택홀(16)이 형성되며, 상기 TiN 막(20)은 MOCVD 등의 방법으로 형성되며, 막질 향상을 위하여 플라즈마 처리를 실시하게 되는데, 콘택홀(16) 내부의 단차진 부분에 위치하는 제1TiN막(20-2)은 플라즈마 처리가 되지 않으며, 콘택홀(16) 바닥과 콘택홀(16) 외부의 제1TiN 막(20-1)은 플라즈마 처리가 되어 막질이 개선된다. (도 1a 참조).
그다음 제1TiN 막(20)을 산소에 노출시켜 표면에 수㎚ 두께의 Ti-산화막(22)을 형성하고, (도 1b 참조), 상기 Ti-산화막(22)을 건식식각방법으로 제거하여 제1TiN 막(20)을 노출시킨 후, 전표면에 제2TiN 막(24)을 형성한다. 여기서 상기 제2TiN막(24) 표면도 플라즈마 처리할 수도 있다. (도 1c 참조).
그후, 도시되어있지는 않으나, W막을 전면에 형성하고, CMP 방법으로 분리시켜 콘택플러그를 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 Ti/TiN 적층 구조의 장벽금속층과 W 콘택플러그를 사용하는 금속배선 콘택 공정에서 W 증착시 Ti가 WF6와 반응하는 것을 방지하기 위하여 TiN 막을 이중으로 형성하되 두 공정 사이에 TiN막의 산화 및 Ti-산화막 제거 공정을 실시하여 TiN막의 막질을 향상시켰으므로, W 증착시 볼캐이노 불량 발생 및 배선 불량이 되는 것을 방지되고, 콘택 특성이 향상되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체소자의 제조 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체기판 12 : 제1 층간절연막
14 : 제2 층간절연막 16 : 콘택홀
18 : Ti막 20, 24 : TiN 막
22 : Ti-산화막

Claims (5)

  1. 반도체기판 상에 적어도 두층 이상의 서로 다른 재질로된 층간절연막을 형성하는 공정과,
    상기 층간절연막을 금속배선 콘택 마스크로 사진식각하여 콘택홀을 형성하는 공정과,
    상기 구조의 전표면에 Ti 막을 형성하는 공정과,
    상기 구조의 전표면에 제1 TiN 막을 형성하는 공정과,
    상기 제1 TiN 막 표면에 Ti-산화막을 형성하는 공정과,
    상기 Ti-산화막을 제거하는 공정과,
    상기 제1TiN막 상에 제2 TiN막을 형성하는 공정과,
    상기 제2 TiN 막상에 W막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 콘택홀은 내부에 단차가 지게 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 TiN 막을 플러즈마 처리하는 공정을 구비하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 Ti- 산화막 제거 공정은 건식식각으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2 TiN 막을 플러즈마 처리하는 공정을 구비하는 것을 특징으로하는 반도체소자의 제조방법.
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