KR20060074757A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 비아 콘택 공정에서 상부 금속배선 패턴닝 마스크가 오정렬되는 것을 감안하여 콘택플러그를 콘택홀의 일부 두께로 형성하고, 장벽금속층을 형성하여 후속 공정을 진행하였으므로, 상부 금속배선 패턴닝시 오정렬에 의해 콘택플러그가 노출되는 것을 방지하여 콘택 저항 증가와 불량 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
금속배선 콘택, W층, 오정렬

Description

반도체소자의 제조방법 {Manufacturing method of semiconductor device}
도 1a 내지 도 1e은 종래 기술에 따른 반도체소자의 제조 공정도.
도 2a는 종래 기술에 따른 반도체소자의 평면 SEM 사진.
도 2b는 종래 기술에 따른 반도체소자의 단면 SEM 사진.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 제1층간절연막 12, 32 : 제1금속배선
14, 34 : 제2층간절연막 16, 36 : 콘택홀
18, 38 : 장벽금속층 20, 40 : W층
22, 42 : 장벽금속층 24, 44 : 금속층
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 제2금속배선과 하부의 제1금속배선이 콘택되는 비아 콘택에서 비아 콘택홀내의 W층 콘택플러그가 제 1금속배선 패턴닝 공정시 오정렬로 노출되어 손상되는 것을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력 등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이 라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인 룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 종횡비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성하여야하므로 더욱 공정마진이 감소되어 소자의 고집적화를 방해한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체소자의 제조 공정도로서, 도시되어 있지는 않으나, 반도체기판상에 소자분리 산화막과 워드라인 및 캐패시터 등의 소정의 하부 구조물을 순차적으로 형성하고, 상기 구조의 전표면에 제1층간절연막(10)을 도포한다.
그다음 상기 제1층간절연막(10)상에 제1금속배선(12)을 형성하고, 상기 구조의 전표면에 제2층간절연막(14)을 형성한 후, 상기 제1금속배선(12)에서 상부 배선과의 콘택으로 예정되어 있는 부분상의 제2층간절연막(14)을 선택적으로 제거하여 콘택홀(16)을 형성한다. (도 1a 참조).
그후, 상기 구조의 전표면에 콘택 플러그용 장벽금속층(18)과 W층(20)을 순차적으로 형성하고, (도 1b 참조), 상기 제2층간절연막(14)상의 W층(20)과 장벽금속층(18)을 CMP나 에치백등의 방법으로 순차적으로 제거하여 상기 콘택홀(16)을 메운 콘택플러그를 형성한다. (도 1c 참조).
그다음 상기 구조의 전표면에 금속배선용 장벽금속층(22)과 금속층(24)을 순차적으로 형성하고, (도 1d 참조), 제2금속배선 패턴닝용 감광막 패턴(도시되지 않음)을 이용하여 상기 금속층(24)과 장벽금속층(22)을 사진식각하여 금속층(24) 및 장벽금속층(22) 패턴으로된 제2금속배선을 형성한다. 여기서 상기 감광막 패턴이 오정렬되어 상기 콘택플러그인 W층(20)이 노출되어 손상된다. (도 1e 참조).
이러한 W층 손상은 상기 제2금속배선 식각 및 에슁 공정시 W층과 연결된 반도체기판을 통하여 W층이 차징되어 플라즈마 식각되고, 후처리 공정에서 다시 케미칼에 노출되어 손상되어 도 2a 및 도 2b에서와 같이 콘택 불량이 발생된다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 하부 금속배선과 상부 금속배선과의 연결을 위한 콘택플러그인 W층이 상부 금속배선 패턴닝 공정시 오정렬에 의해 노출되어 지면, 상부 금속배선의 플라즈마 식각 공정과, O2/CF4를 사용하는 감광막 에슁 공정에서 차지 업되어 일차로 손상되고, 후속 공정에서 pH 4.8인 케미칼에 노출되어 다시 한번 손상되어 콘택 저항을 증가시키고, 불량 발생의 원인이 되어 공정수율과 소자의 동작 특성을 악화시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 금속배선 콘택시 오정렬로 인한 콘택플러그의 손상을 방지하여 콘택 저항을 감소시키고, 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은,
소정의 하부 구조물을 가지는 반도체기판상에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막상에 제1금속배선을 형성하는 공정과,
상기 구조의 전표면에제2층간절연막을 형성하는 공정과,
상기 제2층간절연막을 사진식각하여 상기 제1금속배선을 노출시키는 콘택홀을 형성하는 공정과,
상기 콘택홀을 메우는 일부 두께로 콘택플러그를 형성하는 공정과,
상기 구조의 전표면에 장벽금속층과 금속층을 형성하는 공정과,
상기 금속층과 장벽금속층을 패턴닝하여 제2금속배선을 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 콘택플러그가 장벽금속층과 W층으로 형성 되고, 상기 장벽금속층을 Ti/TiN층으로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명하기로 한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체소자의 제조 공정도이다.
먼저, 도시되어 있지는 않으나, 반도체기판상에 소정의 하부 구조물, 예를 들어 소자분리 산화막과 워드라인 및 캐패시터 등의 순차적으로 형성하고, 상기 구조의 전표면에 산화막 재질의 제1층간절연막(30)을 도포하여 평탄화 시킨 후, 상기 제1층간절연막(30)상에 하부 금속배선인 제1금속배선(32)을 Al등의 재질로 형성한다.
그다음 상기 구조의 전표면에 산화막 재질의 제2층간절연막(34)을 형성하고, 상기 제1금속배선(32)에서 상부 배선과의 콘택으로 예정되어 있는 부분상의 제2층간절연막(34)을 사진식각 방법으로 선택적으로 제거하여 제1금속배선(32)을 노출시키는 콘택홀(36)을 형성한다. (도 3a 참조).
그후, 상기 구조의 전표면에 콘택 플러그용 장벽금속층(38)과 W층(40)을 순차적으로 형성한 후, (도 3b 참조).
그다음 상기 제2층간절연막(34)상의 W층(40)과 장벽금속층(38)을 순차적으로 제거하여 상기 콘택홀(36)을 메운 콘택플러그를 형성하되, 과식각을 실시하여 상기 콘택홀(36)의 일부 만을 메우도록 형성한다. (도 3c 참조).
그후, 상기 구조의 전표면에 상부 금속배선용으로 Ti/TiN 등의 구조로된 장벽금속층(42)과 Al등 재질로된 금속층(44)을 순차적으로 형성한 후, (도 3d 참조), 상부 금속배선 패턴닝용 감광막 패턴(도시되지 않음)을 이용한 선택 사진식각 공정으로 상기 금속층(44)과 장벽금속층(42)을 사진식각하여 상기 금속층(44) 및 장벽금속층(42) 패턴으로된 제2금속배선을 형성한다. 여기서 상기 감광막 패턴이 오정렬되어도 장벽금속층(42)에 의해 식각이 정지되어 콘택플러그인 W층(40)은 손상되지 않는다. (도 3e 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 비아 콘택 공정에서 상부 금속배선 패턴닝 마스크가 오정렬되는 것을 감안하여 콘택플러그를 콘택홀의 일부 두께로 형성하고, 장벽금속층을 형성하여 후속 공정을 진행하였으므로, 상부 금속배선 패턴닝시 오정렬에 의해 콘택플러그가 노출되는 것을 방지하여 콘택 저항 증가와 불량 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 소정의 하부 구조물을 가지는 반도체기판상에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막상에 제1금속배선을 형성하는 공정과,
    상기 구조의 전표면에제2층간절연막을 형성하는 공정과,
    상기 제2층간절연막을 사진식각하여 상기 제1금속배선을 노출시키는 콘택홀을 형성하는 공정과,
    상기 콘택홀을 메우는 일부 두께로 콘택플러그를 형성하는 공정과,
    상기 구조의 전표면에 장벽금속층과 금속층을 형성하는 공정과,
    상기 금속층과 장벽금속층을 패턴닝하여 제2금속배선을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 콘택플러그가 장벽금속층과 W층으로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 장벽금속층을 Ti/TiN층으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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