KR100694422B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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KR100694422B1
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 서로 다른 파장의 광원에 반응하는 이중의 감광막 적층구조를 형성하고, 각각 독립적으로 패터닝할 수 있고, 패터닝된 감광막의 적층구조를 식각마스크로 이용한 전면식각공정으로 감광막의 토폴로지(topology)를 그대로 하부층에 전사함으로써 다층의 토폴로지를 동시에 형성할 수 있으므로 공정을 단순하게 하고, 그에 따른 공정 수율 및 소자 동작의 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
도 1a 내지 도 1f 는 종래기술의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2f 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 3a 내지 도 3f 는 종래기술의 제3실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 4a 내지 도 4d 는 종래기술의 제4실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 5a 내지 도 5g 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 6a 내지 도 6e 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 7a 내지 도 7e 는 본 발명의 제3실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
10, 20, 30, 40, 50, 60, 70 : 하부배선
12, 22, 41, 51, 61, 71a : 층간절연막
14, 24, 36 : 제1감광막패턴 16, 26b, 38 : 제2감광막패턴
18a : 상부배선용 도전층 18b, 28, 39, 54, 65 : 상부배선
26a : 제2감광막 32 : 제1층간절연막
34 : 식각방지막 37b : 제2층간절연막
42a : 포지티브 감광막 42b, 42c : 포지티브 감광막의 노광부위
43a 네가티브 감광막의 노광부위 43b : 네가티브 감광막
52a : DUV용 감광막 52b : DUV용 감광막의 노광부위
53a, 64a, 72a : I-라인용 감광막
53b, 64b, 72b : I-라인용 감광막의 노광부위
62a, 74a : ArF용 감광막 62b, 74b : ArF용 감광막의 노광부위
63a, 73a : KrF용 감광막 63b, 73b : KrF용 감광막의 노광부위
71b : 층간절연막패턴
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 듀얼다마신공정에서 비아 콘택홀과 상부배선으로 예정되는 라인/스페이스 패턴을 순차적으로 형성하는 경우에 서로 다른 노광 광원을 사용하는 감광막을 이용하여 다층의 토폴로지(topology)를 갖는 감광막패턴을 형성하는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 I-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬 시 오배열의 여유(misalignment tolerance), 노광공정 시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법에 대하여 설명한다.
도 1a 내지 도 1f 는 종래기술의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 하부배선에 접속되는 비아콘택 및 상부배선을 형성하는 방법을 도시한다.
먼저, 소정의 하부구조물이 구비되는 반도체기판(도시 안됨) 상부에 하부배선(10)을 형성하고, 전체표면 상부에 층간절연막(12)을 형성한다.
다음, 상기 층간절연막(12) 상부에 상부배선으로 예정되는 부분을 노출시키는 제1감광막패턴(14)을 형성한다. (도 1a 참조)
그 다음, 상기 제1감광막패턴(14)을 식각마스크로 상기 층간절연막(12)을 소정 두께 식각하여 상부배선이 형성될 트렌치를 형성하고, 상기 제1감광막패턴(14)을 제거한다. (도 1b 참조)
다음, 전체표면 상부에 상기 하부배선(10)에서 비아 콘택으로 예정되는 부분을 노출시키는 제2감광막패턴(16)을 형성한다. (도 1c 참조)
그 다음, 상기 제2감광막패턴(16)을 식각마스크로 상기 층간절연막(12)을 식각하여 상기 하부배선(10)을 노출시키는 비아 콘택홀을 형성한다.
다음, 상기 제2감광막패턴(16)을 제거한다. (도 1d 참조)
그 후, 전체표면 상부에 상부배선용 도전층(18a)을 형성하여 상기 비아 콘택홀 및 트렌치를 매립시키고, 상기 상부배선용 도전층(18a)을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)방법으로 평탄화시켜 상기 하부배선(10)에 접속되는 상부배선(18b)을 형성한다. (도 1e, 도 1f 참조)
상기 제1실시예에서는 도 1c 의 과정에서 비아 콘택홀을 노출시키는 제2감광막패턴의 형성공정 시 현상공정이 어렵다는 문제점이 있다.
도 2a 내지 도 2f 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 소정의 하부구조물이 구비되는 반도체기판(도시 안됨) 상부에 하부배선(20)을 형성하고, 전체표면 상부에 층간절연막(22)을 형성한다.
다음, 전체표면 상부에 상기 하부배선(20)에서 비아 콘택으로 예정되는 부분을 노출시키는 제1감광막패턴(24)을 형성한다. (도 2a 참조)
그 다음, 상기 제1감광막패턴(24)을 식각마스크로 상기 층간절연막(22)을 식각하여 비아 콘택홀을 형성한 후, 상기 제1감광막패턴(24)을 제거한다. (도 2b 참조)
다음, 전체표면 상부에 제2감광막(26a)을 도포하고, 상부배선으로 예정되는 부분을 노출시키는 노광마스크를 이용한 노광 및 현상공정으로 제2감광막패턴(26b)을 형성한다. (도 2c, 도 2d 참조)
그 다음, 상기 제2감광막패턴(26b)을 식각마스크로 상기 층간절연막(22)을 식각하여 상부배선이 형성될 부분에 트렌치를 형성한다. (도 2e 참조)
다음, 상기 제2감광막패턴(26b)을 제거한다.
그 후, 전체표면 상부에 상부배선용 도전층(도시 안됨)을 형성하여 상기 트렌치 비아콘택홀을 매립시키고, 상기 상부배선용 도전층을 CMP방법으로 평탄화시켜 상기 하부배선(20)에 접속되는 상부배선(28)을 형성한다. (도 2f 참조)
상기 제2실시예에서는 비아 콘택홀 내의 제2감광막 패턴이 잘 제거되지 않는 다는 문제점이 있다.
도 3a 내지 도 3f 는 종래기술의 제3실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 소정의 하부구조물이 구비되는 반도체기판(도시 안됨) 상부에 제1층간절연막(32)과 식각방지막(34)을 순차적으로 형성하고, 상기 식각방지막(34) 상부에 비아 콘택으로 예정되는 부분을 노출시키는 제1감광막패턴(36)을 형성한다. 상기 식각방지막(34)은 SiN막을 사용하여 형성한다. (도 3a 참조)
다음, 상기 제1감광막패턴(36)을 식각마스크로 상기 식각방지막(34)을 식각하여 상기 제1층간절연막(32)을 노출시킨 후, 상기 제1감광막패턴(36)을 제거한다. (도 3b 참조)
그 다음, 전체표면 상부에 제2층간절연막(37)을 형성하고, 상기 제2층간절연막(37) 상부에 상부배선으로 예정되는 부분을 노출시키는 제2감광막패턴(38)을 형성한다. (도 3c 참조)
다음, 상기 제2감광막패턴(38)을 식각마스크로 상기 제2층간절연막(37)을 식각하여 상부배선이 형성될 트렌치를 형성한다. (도 3d 참조)
그 다음, 상기 식각방지막(34) 및 제2감광막패턴(38)을 식각마스크로 상기 제1층간절연막(32)을 식각하여 비아 콘택홀을 형성하여 상기 하부배선(30)을 노출시킨다.
다음, 상기 제2감광막패턴(38)을 제거한다. (도 3e 참조)
그 후, 전체표면 상부에 상부배선용 도전층(도시 안됨)을 형성하여 상기 비아 콘택홀 및 트렌치를 매립시키고, 상기 상부배선용 도전층을 CMP방법으로 평탄화시켜 상기 하부배선(30)에 접속되는 상부배선(39)을 형성한다. (도 3f 참조)
상기 제3실시예에서는 식각방지막(34)을 형성하고, 층간절연막을 2차례에 걸쳐 형성하는 등 공정이 복잡하다는 단점이 있다.
도 4a 내지 도 4d 는 종래기술의 제4실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 포지티브 감광막과 네가티브 감광막을 혼용하여 패턴을 형성하는 방법을 도시한다.
먼저, 소정의 하부구조물이 구비되는 반도체기판(도시 안됨) 상부에 하부배선(40)을 형성한다.
다음, 전체표면 상부에 층간절연막(41)을 형성한다. (도 4a 참조)
그 다음, 상기 층간절연막(41) 상부에 포지티브 감광막(42a)을 형성하고, 상기 하부배선(40)에서 비아 콘택으로 예정되는 부분을 노출시키는 노광마스크를 이용하여 상기 포지티브 감광막(42a)을 노광시킨다. 상기 포지티브 감광막의 노광부위(42b)가 후속 현상공정에서 제거된다. (도 4b 참조)
다음, 전체표면 상부에 네가티브 감광막(43a)을 형성하고, 상부배선으로 예정되는 부분을 제외한 부분을 보호하는 노광마스크를 이용하여 상기 네가티브 감광막(43a)을 노광시킨다. 이때, 상기 네가티브 감광막(43a)에서 노광되지 않은 부위가 후속 현상공정에서 제거되고, 네가티브 감광막의 노광부위(43b) 하부의 포지티브 감광막(42a)이 노광된다.
그 다음, 현상공정을 실시하여 상기 네가티브 감광막(43a)의 노광되지 않은 부위와 포지티브 감광막의 노광부위(42b)을 제거하여 다층의 토폴로지를 갖는 감광막패턴을 형성한다. 이때, 상기 네가티브 감광막(43a)은 노광되지 않은 부분과 포지티브 감광막의 노광부위(42b)가 현상되어 제거된다. (도 4d 참조)
상기와 같은 종래기술에 따른 반도체소자의 제조방법은 네가티브 감광막과 포지티브 감광막을 혼용하여 다층 토폴로지를 갖는 감광막패턴을 형성하지만, 상기 감광막패턴을 형성하기 위한 현상공정 시 도 4d 에 도시된 A 부분과 같이 취약한 부분으로 현상액이 스며들어 네가티브 감광막의 노광부위 하부의 포지티브 감광막의 노광부위(42c)가 일부 제거되어 패턴의 재현성을 저하시키고, 그에 따른 공정 수율 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 서로 다른 노광 광원을 사용하는 감광막을 독립적인 노광공정을 통하여 다층 토폴로지를 갖는 감광막패턴으로 형성하고, 상기 감광막패턴을 식각마스크로 사용한 전면식각공정으로 비아 콘택홀 및 상부배선으로 예정되는 부분에 트렌치를 동시에 형성할 수 있으므로 감광막의 현상공정 수를 줄일 수 있고, 동일한 키 패턴으로 얼라인을 실시하기 때문에 충분한 중첩마진을 확보할 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
소정의 하부구조물이 형성되어 있는 반도체기판 상부에 하부배선을 형성하고, 상기 하부배선 상부에 층간절연막을 형성하는 공정과,
상기 구조의 전표면에 제1감광막을 도포하고, 상기 하부배선에서 비아 콘택으로 예정되는 부분을 노출시키는 노광마스크를 이용하여 상기 제1감광막을 노광시키는 공정과,
전체표면 상부에 상기 제1감광막과 다른 노광 광원을 사용하는 제2감광막을 도포하고, 상기 제2감광막을 상부배선으로 예정되는 부분을 노출시키는 노광마스크를 사용하여 노광시키는 공정과,
상기 제1감광막과 제2감광막의 노광된 부위을 현상하여 비아 콘택 및 상부배선으로 예정되는 부분을 노출시키는 제1감광막패턴과 제2감광막패턴의 적층구조를 형성하는 공정과,
상기 제2감광막패턴과 제1감광막패턴을 식각마스크로 상기 층간절연막을 식각하여 비아콘택홀 및 상부전극용 트렌치를 형성하는 공정과,
전체표면 상부에 상부배선용 도전층을 형성하고, 상기 상부배선용 도전층을 화학적 기계적 연마공정으로 평탄화시켜 상기 하부배선에 접속되는 비아콘택 및 상부배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 5a 내지 도 5g 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 소정의 하부구조물이 구비되는 반도체기판(도시 안됨) 상부에 하부배선(50)을 형성한 후, 전체표면 상부에 층간절연막(51)을 형성한다. (도 5a 참조)
다음, 상기 층간절연막(51) 상부에 DUV(deep ultra violet)용 감광막(52a)을 도포한다.
그 다음, 상기 하부배선(50)에서 비아 콘택으로 예정되는 부분을 노출시키는 노광마스크를 사용하고, DUV를 광원으로 사용하여 상기 DUV용 감광막(52a)을 노광시킨다. (도 5b 참조)
다음, 전체표면 상부에 I-라인용 감광막(53a)을 도포한다.
그 다음, 상부배선으로 예정되는 부분을 노출시키는 노광마스크를 사용하고, I-라인을 광원으로 사용하여 상기 I-라인용 감광막(53a)을 노광시킨다. (도 5c 참조)
다음, 전 공정에서 노광된 I-라인용 감광막의 노광부위(53b)와 DUV용 감광막 의 노광부위(52b)를 현상공정으로 제거하여 DUV용 감광막(52a) 패턴과 I-라인용 감광막(53a) 패턴의 적층구조를 형성한다. 이때, 상기 DUV용 감광막(52a) 패턴과 I-라인용 감광막(53a) 패턴의 적층구조의 두께는 0.05 ∼ 3.00㎛ 두께로 형성한다. (도 5d 참조)
그 다음, 상기 DUV용 감광막(52a) 패턴과 I-라인용 감광막(53a) 패턴의 적층구조를 식각마스크로 상기 층간절연막(51)을 전면식각한다. 이때, 상기 전면식각공정은 상기 DUV용 감광막(52a) 패턴과 I-라인용 감광막(53a) 패턴에 대한 식각선택비를 0.1 ∼ 10 인 조건으로 실시하여, DUV용 감광막(52a) 패턴과 I-라인용 감광막(53a) 패턴의 적층구조의 토폴로지가 그대로 전사되어 비아 콘택홀과 상부배선용 트렌치가 형성된다.
상기 식각공정은 Helicon(PMT), Helical(HDP), TCP, ICP, ECR 의 고밀도 플라즈마 소오스(high density plasma source) 및 병렬 플레이트(parallel plate), RIE, MERIE 등의 저/중 밀도 플라즈마 소오스(low/medium density plasma source)를 사용하여 실시한다.
또한, 이방성 식각 특성 및 하부층과 감광막패턴과의 식각선택비 조절을 위해서 플라즈마 형성 시 BCl3, Cl2, HBr이나 SF6, NF3, CxFy(CF4, C2F6, C4F8, C5F6), CHF3, CH2F2, CH3F 과 같이 불소계열의 가스를 단독으로 사용하거나 혼합하여 사용한다. 이때, 상기 각 가스의 양은 0 ∼ 2000sccm의 범위로 조절하여 사용한다.
그리고, 상기 식각공정에서 식각선택비, 식각프로파일, 잔류물, 플라즈마의 안정성(plasma stability)의 특성을 얻기 위하여 He, O2, Ar, N2H2, HeO 2 등의 가스를 첨가하여 실시한다.
상기 식각공정의 식각조건은 식각챔버의 벽(wall)온도를 0 ∼ 300℃, 전극(electrode)의 온도를 -40 ∼ 100℃로 하고, 플라즈마 형성 시 1 ∼ 1000mtorr의 압력하에서 소오스 파워 및 바이어스 파워를 각각 0 ∼ 3000W 로 인가한다. (도 5e, 도 5f 참조)
다음, 잔류하는 DUV용 감광막(52a) 패턴을 제거한다.
그 다음, 전체표면 상부에 상부배선용 도전층(도시 안됨)을 형성하고, 상기 상부배선용 도전층을 CMP 공정으로 평탄화시켜 상기 비아 콘택홀과 상부배선 트렌치를 통하여 상기 하부배선(50)과 접속되는 상부배선(54)을 형성한다. (도 5g 참조)
도 6a 내지 도 6e 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시하는 단면도이다.
먼저, 소정의 하부구조물이 구비되는 반도체기판(도시 안됨) 상부에 하부배선(60)을 형성한 후, 전체표면 상부에 층간절연막(61)을 형성한다. (도 5a 참조)
다음, 상기 층간절연막(61) 상부에 ArF용 감광막(62a)을 도포한다.
그 다음, 상기 하부배선(60)에서 비아 콘택으로 예정되는 부분을 노출시키는 노광마스크를 사용하고, ArF를 광원으로 사용하여 상기 ArF용 감광막(62a)을 노광시킨다. (도 6b 참조)
다음, 전체표면 상부에 KrF용 감광막(63a)을 도포한다.
그 다음, 비아 콘택보다는 넓고 상부배선보다는 좁은 부분을 노출시키는 노광마스크를 사용하고, KrF를 광원으로 사용하여 상기 KrF용 감광막(63a)을 노광시킨다. (도 6c 참조)
다음, 전체표면 상부에 I-라인용 감광막(64a)을 도포하고, 상부배선으로 예정되는 부분을 노출시키는 노광마스크를 사용하고, I-라인을 광원으로 사용하여 상기 I-라인용 감광막(64a)을 노광시킨다. (도 6d 참조)
그 다음, 전 공정에서 노광된 I-라인용 감광막의 노광부위(64b)와 KrF용 감광막의 노광부위(63b) 및 ArF용 감광막의 노광부위(62b)를 현상공정으로 제거하여 I-라인용 감광막(64a) 패턴과 KrF용 감광막(63a) 패턴 및 ArF용 감광막(62a) 패턴의 적층구조를 형성한다. 이때, 상기 I-라인용 감광막(64a) 패턴과 KrF용 감광막(63a) 패턴 및 ArF용 감광막(62a) 패턴의 적층구조의 두께는 0.05 ∼ 3.00㎛ 두께로 형성한다.
그 후, 제1실시예에서와 같은 방법으로 상기 I-라인용 감광막(64a) 패턴과 KrF용 감광막(63a) 패턴 및 ArF용 감광막(62a) 패턴의 적층구조를 식각마스크로 상기 층간절연막(61)을 식각하여 상기 하부배선(60)을 노출시킨다.
그리고, 전체표면 상부에 상부배선용 도전층을 증착한 다음, CMP공정으로 평탄화시켜 상기 하부배선(60)에 접속되는 상부배선(65)을 형성한다. (도 6e 참조)
도 7a 내지 도 7e 는 본 발명의 제3실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 소정의 하부구조물이 구비되는 반도체기판(도시 안됨) 상부에 하부배선(70)을 형성한 후, 전체표면 상부에 층간절연막(71a)을 형성한다. (도 7a 참조)
다음, 상기 층간절연막(71a) 상부에 I-라인용 감광막(72a)을 도포한다.
그 다음, 하부배선(70)에서 비아 콘택으로 예정되는 부분을 노출시키는 노광마스크를 사용하고, ArF를 광원으로 사용하여 상기 I-라인용 감광막(72a)을 노광시킨다. (도 7b 참조)
다음, 전체표면 상부에 KrF용 감광막(73a)을 도포한다.
그 다음, 비아 콘택보다는 넓고 상부배선보다는 좁은 부분을 노출시키는 노광마스크를 사용하고, KrF를 광원으로 사용하여 상기 KrF용 감광막(73a)을 노광시킨다. (도 7c 참조)
다음, 전체표면 상부에 ArF용 감광막(74a)을 도포하고, 상부배선으로 예정되는 부분을 노출시키는 노광마스크를 사용하고, ArF를 광원으로 사용하여 상기 ArF용 감광막(74a)을 노광시킨다. (도 7d 참조)
그 다음, 전 공정에서 노광된 ArF용 감광막의 노광부위(74b)와 KrF용 감광막의 노광부위(73b) 및 I-라인용 감광막의 노광부위(72b)를 현상공정으로 제거하여 ArF용 감광막(74a) 패턴과 KrF용 감광막(73a) 패턴 및 I-라인용 감광막(72a) 패턴의 적층구조를 형성한다.
그 후, 제1실시예에서와 같은 방법으로 상기 I-라인용 감광막(72a) 패턴과 KrF용 감광막(73a) 패턴 및 ArF용 감광막(74a) 패턴의 적층구조를 식각마스크로 상기 층간절연막(71a)을 식각하여 상기 하부배선(60)을 노출시키는 층간절연막패턴(71b)을 형성한다.
그리고, 전체표면 상부에 상부배선용 도전층을 증착한 다음, CMP공정으로 평탄화시켜 상기 하부배선(70)에 접속되는 상부배선(72)을 형성한다. (도 7e 참조)
한편, 상기 제3실시예에서 층간절연막(71a) 대신 상부배선용 도전층을 형성하고, 상기 감광막의 적층구조를 이용하여 양각 토폴로지를 갖는 상부배선을 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 서로 다른 파장의 광원에 반응하는 이종의 감광막의 적층구조를 형성하고, 각각 독립적으로 패터닝할 수 있고, 패터닝된 감광막의 적층구조를 식각마스크로 이용한 전면식각공정으로 감광막의 토폴로지(topology)를 그대로 하부층에 전사함으로써 다층의 토폴로지를 동시에 형성할 수 있으므로 공정을 단순하게 하고, 그에 따른 공정 수율 및 소자 동작의 신뢰성을 향상시키는 이점이 있다.

Claims (9)

  1. 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 하부배선을 형성하고, 상기 하부배선 상부에 층간절연막을 형성하는 공정과,
    상기 구조의 전표면에 제1감광막을 도포하고, 상기 하부배선에서 비아 콘택으로 예정되는 부분을 노출시키는 노광마스크를 이용하여 상기 제1감광막을 노광시키는 공정과,
    전체표면 상부에 상기 제1감광막과 다른 노광 광원을 사용하는 제2감광막을 도포하고, 상기 제2감광막을 상부배선으로 예정되는 부분을 노출시키는 노광마스크를 사용하여 노광시키는 공정과,
    상기 제1감광막과 제2감광막의 노광된 부위를 현상하여 비아 콘택 및 상부배선으로 예정되는 부분을 노출시키는 제1감광막패턴과 제2감광막패턴의 적층구조를 형성하는 공정과,
    상기 제2감광막패턴과 제1감광막패턴을 식각마스크로 상기 층간절연막을 전면식각하여 비아콘택홀 및 상부전극용 트렌치를 형성하는 공정과,
    전체표면 상부에 상부배선용 도전층을 형성하고, 상기 상부배선용 도전층을 화학적 기계적 연마공정으로 평탄화시켜 상기 하부배선에 접속되는 비아콘택 및 상부배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1감광막과 제2감광막은 ArF, KrF, I-라인 또는 DUV를 광원으로 사용하되, 상기 제1감광막과 제2감광막은 서로 다른 광원을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 반도체소자의 제조방법에서 2층 이상의 감광막을 적층하되, 서로 다른 광원을 사용하는 감광막을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1감광막패턴과 제2감광막패턴의 적층구조는 각각 0.05 ∼ 3.00㎛의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1감광막패턴과 제2감광막패턴의 적층구조와 층간절연막 간에 식각선택비는 0.1 ∼ 10으로 하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 전면식각공정은 Helicon(PMT), Helical(HDP), TCP, ICP, ECR 의 고밀도 플라즈마 소오스(high density plasma source) 및 병렬 플레이트(parallel plate), RIE, MERIE 의 저/중 밀도 플라즈마 소오스(low/medium density plasma source)를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법. .
  7. 제 1 항에 있어서,
    상기 전면식각공정은 플라즈마 형성 시 BCl3, Cl2, HBr 의 가스 또는 SF6, NF3, CxFy(CF4, C2F6, C4F8, C5F6), CHF3, CH2F2, CH3F 의 불소계열의 가스를 단독 또는 혼합하여 식각가스로 사용하되, 각 가스의 양은 0 ∼ 2000sccm의 범위로 조절하여 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 전면식각공정은 상기 식각가스에 He, O2, Ar, N2H2, HeO2 및 이들의 조합으로 이루어지는 군에서 선택되는 하나를 첨가하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 전면식각공정은 식각챔버의 벽(wall)온도를 0 ∼ 300℃, 전극(electrode)의 온도를 -40 ∼ 100℃로 하고, 플라즈마 형성 시 1 ∼ 1000mtorr의 압력하에서 소오스 파워 및 바이어스 파워를 각각 0 ∼ 3000W 로 인가하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
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