KR20040083810A - 반도체 소자의 비트라인 콘택 형성방법 - Google Patents

반도체 소자의 비트라인 콘택 형성방법 Download PDF

Info

Publication number
KR20040083810A
KR20040083810A KR1020030018466A KR20030018466A KR20040083810A KR 20040083810 A KR20040083810 A KR 20040083810A KR 1020030018466 A KR1020030018466 A KR 1020030018466A KR 20030018466 A KR20030018466 A KR 20030018466A KR 20040083810 A KR20040083810 A KR 20040083810A
Authority
KR
South Korea
Prior art keywords
region
cell region
forming
bit line
landing plug
Prior art date
Application number
KR1020030018466A
Other languages
English (en)
Inventor
남정식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030018466A priority Critical patent/KR20040083810A/ko
Publication of KR20040083810A publication Critical patent/KR20040083810A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 비트라인 콘택 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판의 셀 영역 및 주변 영역 상에 각각 하드마스크용 질화막을 구비한 게이트들을 형성하는 단계와, 상기 게이트들 사이의 기판 표면에 접합 영역을 형성하는 단계와, 상기 셀 영역의 게이트들 사이에 접합 영역과 콘택하는 랜딩 플러그 폴리를 형성하는 단계와, 상기 랜딩 플러그 폴리 및 게이트를 포함한 셀 영역 상에 선택적으로 식각정지용 질화막을 증착하는 단계와, 상기 질화막이 형성된 셀 영역과 질화막이 형성되지 않은 주변 영역 상에 캡 산화막을 형성하는 단계와, 상기 셀 영역의 랜딩 플러그 폴리 상부의 캡 산화막 부분과 주변 영역의 게이트 및 접합 영역 상부의 캡 산화막 부분들을 식각하는 단계와, 상기 식각된 캡 산화막 부분들에 의해 노출된 셀 영역의 식각정지용 질화막 부분과 주변 영역의 하드마스크용 질화막 부분을 식각하여 셀 영역의 랜딩 플러그 폴리를 노출시키는 제1비트라인 콘택과 주변 영역의 게이트 및 접합 영역을 각각 노출시키는 제2비트라인 콘택을 동시에 형성하는 단계를 포함한다. 본 발명에 따르면, 제1비트라인 콘택과 제2비트라인 콘택을 한 번에 형성할 수 있으므로, 마스크 공정 수의 감소를 통해 제조 비용 및 시간을 절감할 수 있다.

Description

반도체 소자의 비트라인 콘택 형성방법{Method for forming bitline contact of semiconductor device}
본 발명은 반도체 소자의 비트라인 콘택 형성방법에 관한 것으로, 특히, 셀 영역에 대한 비트라인 콘택 공정과 주변 영역에 대한 비트라인 콘택 공정을 한 번에 진행하기 위한 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 상하부 패턴간, 예컨데, 기판 액티브 영역과 비트라인 및 기판 액티브 영역과 캐패시터간의 콘택에 어려움을 겪게 되었음은 주지의 사실이다. 이에, 현재 대부분의 반도체 제조 공정에서는 상하부 패턴간의 안정적인 전기적 접속을 위해 랜딩 플러그 폴리(Landing Plug Poly)를 형성하고 있으며, 이러한 랜딩 플러그 폴리를 통해 기판 액티브 영역과 비트라인 및 기판 액티브 영역과 캐패시터간의 전기적 연결이 이루어지도록 하고 있다.
한편, 비트라인을 형성함에 있어서는 캡(Cap) 산화막의 식각을 통하여 랜딩 플러그 폴리를 노출시키는 비트라인 콘택(Bitline Contact) 공정을 행하게 되는데, 현재 512M-1 DDR의 제조에 적용중인 비트라인 콘택 공정은 셀 영역(cell region)과 주변 영역(peri region) 각각에 대해 2단계로 나누어 진행하고 있다.
즉, 512M-1 DDR의 제조에 적용중인 비트라인 콘택 공정은, 도 1a에 도시된 바와 같이, 셀 영역에 제1비트라인 콘택(10a : 이하, BLC1이라 칭함)을 형성한 다음, 도 1b에 도시된 바와 같이, 주변 영역에 제2비트라인 콘택(10b : 이하, BLC2 라 칭함)을 형성하는 방식으로 진행하고 있다.
이것은 랜딩 플러그 폴리(7)를 사용하는 공정에서는 셀 영역에 형성되는 BLC1(10a)과 주변 영역에 형성되는 BLC2(10b)가 구조상 동일한 구조를 가지며, 또한, 상기 BLC1(10a)은 포토 마진(Photo Margin)에 의하여 랜딩 플러그 폴리(6) 상에만 형성되지 않고 게이트(3)와 일부 오버랩되도록 형성되므로, 상기 BLC1(10a)과 BLC2(10b)를 동시에 형성할 경우에는 BLC1(10a)과 게이트(3)간의 쇼트(short)가 유발될 수 있기 때문이다.
도 1a 및 도 1b에서, 미설명된 도면부호 1은 반도체 기판, 2는 소자분리막, 4는 하드마스크용 질화막, 5는 접합 영역, 6은 산화막, 그리고, 9은 캡 산화막을 각각 나타낸다.
그러나, 상기와 같이 BLC1과 BLC2를 2단계로 나누어 각각 형성하는 경우에는 그에 해당하는 만큼의 마스크 공정 수가 늘어나므로, 공정 측면에서 바람직하지 못하며, 특히, 공정 수의 증가로 인해 제조 비용 및 시간이 증가하는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 셀 영역에 대한 BLC1 형성 공정과 주변 영역에 대한 BLC2 형성 공정을 한 번에 진행할 수 있는 반도체 소자의 비트라인 콘택 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래의 비트라인 콘택 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 비트라인 콘택 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 소자분리막
23 : 게이트 24 : 하드마스크용 질화막
25 : 접합 영역 26 : 산화막
27 : 랜딩 플러그 폴리 28 : 식각정지용 질화막
29 : 캡 산화막 30a : BLC1
30b : BLC2
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판의 셀 영역 및 주변 영역 상에 각각 하드마스크용 질화막을 구비한 게이트들을 형성하는 단계; 상기 게이트들 사이의 기판 표면에 접합 영역을 형성하는 단계; 상기 셀 영역의 게이트들 사이에 접합 영역과 콘택하는 랜딩 플러그 폴리를 형성하는 단계; 상기 랜딩 플러그 폴리 및 게이트를 포함한 셀 영역 상에 선택적으로 식각정지용 질화막을 증착하는 단계; 상기 질화막이 형성된 셀 영역과 질화막이 형성되지 않은 주변 영역 상에 캡 산화막을 형성하는 단계; 상기 셀 영역의 랜딩 플러그 폴리 상부의 캡 산화막 부분과 주변 영역의 게이트 및 접합 영역 상부의 캡 산화막 부분들을 식각하는 단계; 및 상기 식각된 캡 산화막 부분들에 의해 노출된 셀 영역의 식각정지용 질화막 부분과 주변 영역의 하드마스크용 질화막 부분을 식각하여 셀 영역의 랜딩 플러그 폴리를 노출시키는 제1비트라인 콘택과 주변 영역의 게이트 및 접합 영역을 각각 노출시키는 제2비트라인 콘택을 동시에 형성하는 단계를 포함하는 반도체 소자의 비트라인 콘택 형성방법을 제공한다.
본 발명에 따르면, 캡 산화막 증착 전에 셀 영역에 질화막을 추가 증착한 후, 이를 식각정지막으로 이용하여 캡 산화막을 식각하고, 이어서, 노출된 식각정지용 질화막과 하드마스크용 질화막을 식각해줌으로써, BLC1과 BLC2를 한 번에 형성할 수 있으며, 이에 따라, 마스크 공정 수의 감소를 통해 제조 비용 및 시간을 절감할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 비트라인 콘택 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 셀 영역 및 주변 영역으로 구획된 반도체 기판(21) 내에 공지의 STI(Shallow Trench Isolation) 공정에 따라 액티브 영역을 한정하는 소자분리막들(22)을 형성한다. 그런다음, 상기 기판(21) 상에 게이트산화막, 폴리실리콘막, 텅스텐막 및 질화막을 차례로 증착한 후, 상기 적층막을 패터닝하여 기판 셀영역 및 기판 주변 영역 상에 각각 상부에 하드마스크용 질화막(24)을 구비한 게이트들(23)을 형성한다.
다음으로, 질화막과 산화막을 순차 적층한 후, 이들을 블랭킷 식각하여 게이트(23)의 양측벽에 스페이서를 형성한다. 그런다음, 할로(Halo) 이온주입 및 저농도 이온주입을 행하고, 연이어, 고농도 이온주입을 행하여 게이트(23) 양측의 기판 표면에 접합 영역(25)을 형성한다.
도 2b를 참조하면, 결과물 상에 산화막(26)을 증착한다. 그런다음, 상기 산화막(26)을 식각하여 기판 셀 영역에 형성된 수 개의 게이트들(23)을 동시에 노출시키는 랜딩 플러그 콘택(Landing Plug Contact)을 형성한 후, 상기 랜딩 플러그 콘택 내에 도전막, 바람직하게, 폴리실리콘막을 매립시켜 접합 영역(25)과 콘택되는 랜딩 플러그 폴리(27)를 형성한다.
도 2c를 참조하면, 상기 결과물에 대해 기판 셀 영역 상에만 선택적으로 식각정지용 질화막(28)을 증착한다. 그런다음, 상기 기판 셀 영역의 질화막(28)을 포함한 기판의 전 영역 상에 캡 산화막(29)을 증착한 후, 열 공정을 행하고, 이어서, 에치백(Etchback) 또는 CMP(Chemical Mechanical Polishing) 공정으로 그 표면을 평탄화시킨다.
도 2d를 참조하면, 셀 영역에서의 식각정지용 질화막(28)과 주변 영역에서의 하드마스크용 질화막(24)을 식각정지층으로 이용해서 셀 영역에서의 랜딩 플러그 폴리(27) 상부의 캡 산화막 부분과 주변 영역에서의 게이트(23) 및 접합 영역(25) 상부의 캡 산화막 부분들을 선택적으로 식각한다.
그런다음, 상기 캡 산화막(29)이 식각되어 노출된 셀 영역의 식각정지용 질화막(28)과 주변 영역의 하드마스크용 질화막(24)을 식각 제거하고, 이를 통해, 셀 영역의 랜딩 플러그 폴리(27)를 노출시키는 BLC1(30a)과 주변 영역의 게이트(23) 및 접합 영역(25)을 노출시키는 BLC2(30b)를 동시에 형성한다.
이후, 상기 결과물에 대해 비트라인 형성 공정을 포함한 일련의 후속 공정을 진행하여 디램 소자를 형성한다.
전술한 바와 같은 본 발명의 비트라인 콘택 형성방법에 따르면, 캡 산화막의 증착 전에 셀 영역 상에 식각정지용 질화막을 추가로 증착해 줌으로써, 이러한 식각정지용 질화막과 주변 영역에서의 게이트 상부의 하드마스크용 질화막을 이용한 2단계 식각을 통해서 BLC1과 BLC2를 한 번에 형성할 수 있다.
따라서, 본 발명의 방법은 상기 BLC1과 BLC2를 한 번에 형성할 수 있으므로 마스크 공정 수를 감소시킬 수 있으며, 그래서, 감소된 마스크 공정 수에 대응하는 만큼의 제조 비용 및 시간을 절감할 수 있다.
한편, 전술한 본 발명의 실시예에서는 캡 산화막의 증착 전에 식각정지용 질화막을 증착해주는 것을 통해 BLC1과 BLC2가 한 번에 형성되도록 하였으나, 다른 실시예로서 캡 산화막을 단순히 산화막만이 아닌, 질화막과 산화막의 적층막으로 대체하는 것을 통해서도 상기 BLC1과 BLC2가 한 번에 형성되도록 할 수 있다.
이상에서와 같이, 본 발명은 캡 산화막 증착 전에 셀 영역에 질화막을 추가 증착한 후, 이를 식각정지막으로 이용하여 캡 산화막을 식각하고, 그런다음, 노출된 식각정지용 질화막과 하드마스크용 질화막을 식각하여 BLC1과 BLC2를 형성하기 때문에 상기 BLC1과 BLC2를 한 번에 형성할 수 있으며, 이에 따라, 감소된 마스크 공정 수에 해당하는 만큼의 제조 비용 및 시간을 절감할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (1)

  1. 반도체 기판의 셀 영역 및 주변 영역 상에 각각 하드마스크용 질화막을 구비한 게이트들을 형성하는 단계;
    상기 게이트들 사이의 기판 표면에 접합 영역을 형성하는 단계;
    상기 셀 영역의 게이트들 사이에 접합 영역과 콘택하는 랜딩 플러그 폴리를 형성하는 단계;
    상기 랜딩 플러그 폴리 및 게이트를 포함한 셀 영역 상에 선택적으로 식각정지용 질화막을 증착하는 단계;
    상기 질화막이 형성된 셀 영역과 질화막이 형성되지 않은 주변 영역 상에 캡 산화막을 형성하는 단계;
    상기 셀 영역의 랜딩 플러그 폴리 상부의 캡 산화막 부분과 주변 영역의 게이트 및 접합 영역 상부의 캡 산화막 부분들을 식각하는 단계; 및
    상기 식각된 캡 산화막 부분들에 의해 노출된 셀 영역의 식각정지용 질화막 부분과 주변 영역의 하드마스크용 질화막 부분을 식각하여 셀 영역의 랜딩 플러그 폴리를 노출시키는 제1비트라인 콘택과 주변 영역의 게이트 및 접합 영역을 각각 노출시키는 제2비트라인 콘택을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법.
KR1020030018466A 2003-03-25 2003-03-25 반도체 소자의 비트라인 콘택 형성방법 KR20040083810A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030018466A KR20040083810A (ko) 2003-03-25 2003-03-25 반도체 소자의 비트라인 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030018466A KR20040083810A (ko) 2003-03-25 2003-03-25 반도체 소자의 비트라인 콘택 형성방법

Publications (1)

Publication Number Publication Date
KR20040083810A true KR20040083810A (ko) 2004-10-06

Family

ID=37367478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030018466A KR20040083810A (ko) 2003-03-25 2003-03-25 반도체 소자의 비트라인 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR20040083810A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604943B1 (ko) * 2005-06-20 2006-07-31 삼성전자주식회사 반도체 소자 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604943B1 (ko) * 2005-06-20 2006-07-31 삼성전자주식회사 반도체 소자 및 그 제조방법

Similar Documents

Publication Publication Date Title
KR100339683B1 (ko) 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
KR100448719B1 (ko) 다마신공정을 이용한 반도체 장치 및 그의 제조방법
KR100348316B1 (ko) 반도체 소자의 제조방법
KR20090077511A (ko) 콘택홀 형성 방법 및 이를 포함하는 반도체 소자의 제조방법.
KR20040083810A (ko) 반도체 소자의 비트라인 콘택 형성방법
KR100345067B1 (ko) 반도체소자의제조방법
KR20040008600A (ko) 반도체 메모리 소자의 콘택홀 형성방법
KR100382545B1 (ko) 반도체 소자의 제조방법
KR100390041B1 (ko) 디램 메모리 셀의 제조방법
KR20050002026A (ko) 반도체 소자의 캐패시터 제조방법
KR20040059822A (ko) 반도체 메모리 소자 및 그 제조방법
KR100252542B1 (ko) 디램셀저장전극제조방법
KR960011665B1 (ko) 반도체 소자용 적층 캐패시터 형성방법
KR100317196B1 (ko) 반도체장치의 플러그 형성방법
KR100269626B1 (ko) 반도체장치의 캐패시터 제조방법
KR100460267B1 (ko) 복합 반도체 메모리 소자의 제조방법
KR20030003306A (ko) 반도체 장치의 랜딩 플러그 제조 방법
KR100361530B1 (ko) 디램 소자의 제조방법
KR19990074636A (ko) 반도체소자의 콘택 형성방법
KR20030043254A (ko) 반도체 장치의 캐퍼시터 및 그 형성 방법
KR20070071482A (ko) 반도체 메모리 소자의 제조방법
KR20040008675A (ko) 반도체 메모리 소자의 형성방법
KR20050056353A (ko) 반도체 소자의 랜딩 플러그 폴리 형성방법
KR20040008620A (ko) 하드마스크를 이용한 반도체소자의 제조 방법
KR20000038331A (ko) 반도체 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid