KR20050056353A - 반도체 소자의 랜딩 플러그 폴리 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 랜딩 플러그 폴리 형성방법을 개시한다. 개시된 본 발명의 랜딩 플러그 형성방법은, 소자분리막이 구비된 반도체 기판 상에 최상부에 하드마스크 질화막을 구비한 게이트 전극들을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극들 사이의 기판 표면 내에 접합영역을 형성하는 단계와, 상기 게이트 전극들을 덮도록 기판 전면 상에 층간절연막을 증착하는 단계와, 상기 게이트 전극의 하드마스크 질화막이 노출되도록 층간절연막을 CMP하는 단계와, 상기 CMP된 층간절연막을 식각하여 수 개의 게이트 전극 및 기판 접합영역을 동시에 노출시키는 랜딩 플러그 콘택을 형성하는 단계와, 상기 게이트 전극들 사이의 기판 접합영역 상에 선택적으로 폴리실리콘막을 증착하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 랜딩 플러그 폴리 형성방법에 관한 것으로, 보다 상세하게는, 폴리실리콘막의 화학적기계연마 후의 피노키오 디펙트(defect) 발생을 방지할 수 있는 반도체 소자의 랜딩 플러그 폴리 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 상하부 패턴들간, 특히, 기판 접합영역과 비트라인간 및 기판 접합영역과 캐패시터간의 전기적 연결에 어려움을 겪게 되었다. 이에 따라, 최근의 반도체 제조 공정에서는 자기정렬콘택(Self Aligned Contact : 이하, SAC)을 통해 접합영역 상에 랜딩 플러그 폴리(Landing Plug Poly)를 형성함으로써 이러한 랜딩 플러그 폴리에 의해 상하부 패턴들간의 안정적인 전기적 연결이 이루어지도록 하고 있다.
이하에서는 종래의 랜딩 플러그 폴리 형성방법을 도 1a 및 도 1b를 참조해서 간략하게 설명하도록 한다.
도 1a를 참조하면, 반도체 기판(1) 상에 게이트산화막(2), 게이트도전막(3) 및 하드마스크 질화막(4)의 적층 구조로된 수 개의 게이트 전극(5)을 형성한 후, 상기 게이트 전극(5)의 양측벽에 스페이서(6)를 형성한다. 그런다음, 상기 게이트 전극(5) 양측의 기판 표면 내에 접합영역(7)을 형성한다.
다음으로, 게이트 전극(5)을 덮도록 기판 전면 상에 BPSG막으로 이루어진 층간절연막(8)을 증착한 후, 그 표면을 CMP(Chemical Mechanical Polishing)하여 평탄화시킨다. 그런다음, 상기 평탄화된 층간절연막(8)을 식각하여 수 개의 게이트 전극(5) 및 기판 접합영역(7)을 동시에 노출시키는 랜딩 플러그 콘택(Landing Plug Contact)을 형성한 후, 상기 랜딩 플러그 콘택을 매립하도록 기판 결과물 상에 폴리실리콘막(9)을 증착한다.
도 1b를 참조하면, 게이트 전극(5)의 하드마스크 질화막(4)이 노출될 때까지 상기 폴리실리콘막과 층간절연막을 CMP하고, 이를 통해, 게이트 전극들(5) 사이의 기판 접합영역(7) 상에 랜딩 플러그 폴리(9a)를 형성한다.
그러나, 종래의 랜딩 플러그 폴리 형성방법에 따르면, 폴리실리콘막의 CMP 공정시 CMP 공정 특성상 BPSG막, 하드마스크 질화막, 폴리실리콘막이 동시에 연마되면서 각 층의 제거속도(removal rate)의 차이에 의해 BPSG막과 하드마스크 질화막 사이에 단차가 발생되며, 이로 인해, 단차가 낮은 BPSG막 상에 연마된 BPSG막, 하드마스크 질화막 및 폴리실리콘막과 슬러리(slurry)의 반응물이 매립되면서, 도 1b에 도시된 바와 같이, 피노키오 디펙트(D)가 발생된다.
특히, 이렇게 피노키오 디펙트(D)가 발생된 경우, 랜딩 플러그 폴리의 형성 후, 절연막을 증착하고, 비트라인 콘택을 형성하며, 이어서, 비트라인을 형성하게 되면, 상기 피노키오 디펙트(D)에 의해 랜딩 플러그 폴리와 비트라인이 연결되는 바, 비트 페일(Bit Fail)이 유발된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 폴리실리콘막의 CMP 후에 피노키오 디펙트가 발생되는 것을 방지할 수 있는 반도체 소자의 랜딩 플러그 폴리 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 피노키오 디펙트의 발생을 방지함으로써 소자 신뢰성 및 수율을 개선시킬 수 있는 반도체 소자의 랜딩 플러그 폴리 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 소자분리막이 구비된 반도체 기판 상에 최상부에 하드마스크 질화막을 구비한 게이트 전극들을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 상기 게이트 전극들 사이의 기판 표면 내에 접합영역을 형성하는 단계; 상기 게이트 전극들을 덮도록 기판 전면 상에 층간절연막을 증착하는 단계; 상기 게이트 전극의 하드마스크 질화막이 노출되도록 층간절연막을 CMP하는 단계; 상기 CMP된 층간절연막을 식각하여 수 개의 게이트 전극 및 기판 접합영역을 동시에 노출시키는 랜딩 플러그 콘택을 형성하는 단계; 상기 게이트 전극들 사이의 기판 접합영역 상에 선택적으로 폴리실리콘막을 증착하는 단계를 포함하는 반도체 소자의 랜딩 플러그 폴리 형성방법을 제공한다.
여기서, 상기 하드마스크 질화막의 두께는 1500∼4000Å로 한다.
또한, 상기 폴리실리콘막의 선택적 증착시 인(P)의 도핑 농도를 1E19∼7E19 이온/㎤ 정도로 한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 폴리 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소자분리막(도시안됨)이 구비된 반도체 기판(21) 상에 30∼150Å의 두께로 게이트산화막(22)을 형성한 후, 상기 게이트산화막(22) 상에 각각 500∼1500Å 및 500∼2000Å의 두께의 폴리실리콘막 및 텅스텐실리사이드막의 적층막으로 이루어진 게이트도전막(23)을 형성하고, 상기 게이트도전막(23) 상에 1500∼4000Å 두께로 하드마스크 질화막(24)을 형성한다.
다음으로, 하드마스크 질화막(24)과 게이트도전막(23) 및 게이트산화막(22)을 식각하여 수 개의 게이트 전극(25)을 형성한다. 그런다음, 게이트 전극(25)을 덮도록 기판 전면 상에 균일한 두께로 질화막을 증착한 후, 이를 블랭킷 식각하여 게이트 전극(25)의 양측벽에 스페이서(26)를 형성한다. 이어서, 기판 결과물에 대해 S/D 이온주입을 수행하여 게이트 전극(25) 양측의 기판 표면 내에 접합영역(27)을 형성한다.
여기서, 상기 게이트 전극(25)은 그 최상부에 하드마스크 질화막(24)을 배치되지만, 필요에 따라 상기 하드마스크 질화막(24) 상에 300∼1500Å 두께의 SiON으로 이루어진 반사방지막(Anti Reflective Coating layer)을 형성할 수도 있다.
그 다음, 상기 단계까지의 기판 결과물 상에 BPSG막으로 이루어진 층간절연막(28)을 증착한 후, 열처리를 수행한다. 그런다음, 종래와는 달리 상기 게이트 전극(25)의 하드마스크 질화막(24)이 노출되도록 상기 층간절연막(28)에 대한 CMP를 수행한다.
여기서, 상기 층간절연막(28) 물질인 BPSG막은 보론(B)의 함유량을 3∼6wt%, 그리고, 인(P)의 함유량을 3∼7wt%로 하여 형성한다. 또한, 상기 층간절연막(28) 물질로서 BPSG막 대신에 BSG막 또는 PSG막을 이용할 수도 있으며, 상기 BSP막의 경우 보론(B)의 함유량을 5∼20wt% 정도로 하며, 상기 PSG막의 경우 인(P)의 함유량을 5∼25wt% 정도로 한다.
도 2b를 참조하면, 노출된 게이트 전극(25)을 포함한 CMP된 층간절연막(28) 상에 공지의 포토리소그라피 공정에 따라 랜딩 플러그 콘택 영역을 한정하는 감광막 패턴(29)을 형성한다. 그런다음, 상기 감광막 패턴(29)을 이용해서 노출된 층간절연막 부분을 식각하고, 이를 통해, 수 개의 게이트 전극(25)과 상기 게이트 전극들(25) 사이의 접합영역(27)을 동시에 노출시키는 랜딩 플러그 콘택(30)을 형성한다.
도 2c를 참조하면, 공지의 감광막 스트립(strip) 공정에 따라 감광막 패턴을 제거한다. 그런다음, 선택적 폴리실리콘막 증착 방법에 따라 게이트 전극들(25) 사이의 기판 접합영역(27) 상에 폴리실리콘막을 증착하여 랜딩 플러그 폴리(31)를 형성한다.
여기서, 본 발명의 방법은 상기 랜딩 플러그 폴리(31)를 폴리실리콘막의 선택적 증착 방식에 따라 형성하며, 또한, CMP를 수행하더라도 연마대상층이 층간절연막(28)인 BPSG막과 하드마스크 질화막(24)이므로, 상기 랜딩 플러그 폴리(31) 형성시의 피노키오 디펙트는 발생되지 않는다.
이상에서와 같이, 본 발명은 랜딩 플러그 폴리의 형성을 선택적 증착 방식을 이용해서 형성하므로, 폴리실리콘막을 CMP함에 따른 피노키오 디펙트 발생을 방지할 수 있다.
따라서, 본 발명은 피노키오 디펙트에 의해 랜딩 플러그 폴리와 비트라인간의 전기적 연결에 의한 비트 페일 발생을 방지할 수 있으며, 그래서, 소자 신뢰성 및 수율을 확보할 수 있다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있으며, 그러므로, 이하 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
도 1a 및 도 1b는 종래의 랜딩 플러그 폴리 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 랜딩 플러그 폴리 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 게이트산화막
23 : 게이트도전막 24 : 하드마스크 질화막
25 : 게이트 전극 26 : 스페이서
27 : 접합영역 28 : 층간절연막
29 : 감광막 패턴 30 : 랜딩 플러그 콘택
31 : 랜딩 플러그 폴리
Claims (3)
- 소자분리막이 구비된 반도체 기판 상에 최상부에 하드마스크 질화막을 구비한 게이트 전극들을 형성하는 단계;상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계;상기 게이트 전극들 사이의 기판 표면 내에 접합영역을 형성하는 단계;상기 게이트 전극들을 덮도록 기판 전면 상에 층간절연막을 증착하는 단계;상기 게이트 전극의 하드마스크 질화막이 노출되도록 층간절연막을 CMP하는 단계;상기 CMP된 층간절연막을 식각하여 수 개의 게이트 전극 및 기판 접합영역을 동시에 노출시키는 랜딩 플러그 콘택을 형성하는 단계;상기 게이트 전극들 사이의 기판 접합영역 상에 선택적으로 폴리실리콘막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 폴리 형성방법.
- 제 1 항에 있어서, 상기 하드마스크 질화막의 두께는 1500∼4000Å인 것으로 특징으로 하는 반도체 소자의 랜딩 플러그 폴리 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘막의 선택적 증착시인(P)의 도핑 농도를 1E19∼7E19 이온/㎤로 하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 폴리 형성방법.
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2003
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |