KR19980068806A - 메모리 소자의 자기 정렬 콘택 형성방법 - Google Patents

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Abstract

셀 어레이 (Cell array)영역과 주변 회로 영역으로 구성되는 메모리 소자의 자기 정렬 콘택 형성방법에 관하여 개시한다. 이를 위하여 본 발명은 셀 어레이 영역과 주변 회로 영역으로 구성되는 메모리 소자의 자기 정렬 콘택(self align contect)의 형성방법에 있어서, 폴리사이드 구조의 게이트 전극이 형성된 반도체 기판에 캡핑층 패턴을 형성하는 제1 단계와, 상기 캡핑층 패턴의 상부에 제1, 2 절연막을 형성하는 제2 단계와, 상기 제1, 2절연막이 형성된 결과물에서 셀 어레이 영역에만 패드 콘택홀을 형성하는 제 3단계와, 상기 셀어레이 영역의 패드 콘택홀을 매몰하는 제1 도전막을 적층하는 제 4 단계와, 상기 제1 도전막을 에치백하여 제거하는 제 5단계와, 상기 에치백된 결과물에서 주변 회로 영역의 제1, 2절연막을 제거하는 제 6단계와, 상기 제2, 1절연막이 제거된 주변 회로 영역에 제 4절연막을 적층하는 제 7단계와, 상기 제 4절연막을 패터닝하여 주변 회로 영역에 제1, 2 콘택홀을 형성하는 제 8단계와, 상기 주변 회로 영역의 제2 콘택홀에 습식식각을 진행하여 게이트 전극의 실리사이드층을 제거하는 제 9단계와, 상기 비트라인 콘택홀을 매몰하는 비트라인 전극을 형성하는 제 10단계를 구비하는 것을 특징으로 하는 메모리 소자의 자기 정렬 콘택(self align contact)의 형성방법을 제공한다.

Description

메모리 소자의 자기 정렬 콘택 형성방법
본 발명은 반도체 메모리 장치의 제조 공정에 관한 것으로, 특히 셀 어레이 (Cell array)영역과 주변 회로 영역으로 구성되는 메모리 소자의 자기 정렬 콘택(self align contact)의 형성방법에 관한 것이다.
최근 반도체 메모리 소자 중에서 특히 DRAM의 고집적화에 따른 셀(Cell) 크기의 감소는 제조 공정에 있어 공정마진(process margin)을 감소시키는 결과를 초래한다. 이에따라, 셀내의 콘택홀 형성시에 각층과 층간의 정렬 문제가 대두되고, 이를 극복하기 위하여 셀프얼라인 콘택(SAC: self align contact, 이하 'SAC'라 칭함) 기술이 메모리 소자의 제조공정에 응용되게 되었다.
도 1은 종래기술에 따른 메모리 소자의 자기 정렬 콘택 형성방법을 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 먼저 반도체 기판(1)에 트랜치 소자 분리 공정에 의한 필드산화막(3)을 형성하고, 상기 필드산화막(3)에 의하여 정의된 활성영역의 소정영역에 폴리실리콘층(5)과 텅스텐 실리사이드층(7)으로 구성된 게이트 전극을 형성한다. 상기 게이트 전극에 SiN으로 구성된 캡핑층(9)을 형성하고, 4000Å 이상의 BPSG막으로 된 제1 절연막(11)을 적층하고 고온에서 리플로우(reflow) 공정을 진행하여 상기 캡핑층(9)까지 평탄화를 달성한다. 이어서 내습성(耐濕性)이 우수한 산화막으로 구성된 제2 절연막(13)을 적층하고, 사진 및 식각공정을 진행하여 셀 어레이 영역에 콘택홀(116)을 형성한다. 연속해서 상기 콘택홀을 매립하는 제1 도전막(15)을 반도체 기판의 전면에 적층하고, 화학기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 진행하여 제2 절연막(13)을 노출시킨다.
상기 CMP 공정이 완료된 제2 절연막(13)의 상부에 산화막으로 구성된 제3 절연막(17)을 형성하고 이를 패터닝하여 주변 회로 영역에 비트라인을 형성하기 위한 콘택홀을 형성한다. 이러한 콘택홀은 주변 회로 영역에서 제3 절연막(17), 제2 절연막(13) 및 캡핑층(7)을 관통하여 게이트 전극의 텅스텐 실리사이드층(7)까지 형성한다. 이때, 주변 회로 영역에 있는 게이트 전극의 텅스텐 실리사이드층(WSix)은 제거되지 않고 남아 있으며, 텅스텐 실리사이드층(7)이 남아 있는 상태에서 비트라인을 구성하는 도전층, 예컨대 폴리실리콘과 텅스텐 실리사이드의 복합 물질을 사용하면 비트라인과 게이트 전극간의 저항이 증가되는 문제점이 발생한다. 따라서, 텅스텐 실리사이드층(7)을 제거하기 위하여 콘택홀의 양측벽에 고온산화막(HTO)나 질화막(SiN)과 같은 물질을 사용하여 스페이서(spacer, 19)를 형성한다. 연속하여 상기 스페이서를 이용한 식각율의 차이를 이용하여 습식식각을 진행하여 상기 텅스텐 실리사이드층(7)을 제거한다.
텅스텐 실리사이드층(7)이 제거된 기판의 전면에 비트라인 형성을 위한 도전층, 예컨대 폴리실리콘층과 텅스텐 실리사이드층으로 이루어진 제2 도전층과 제3 도전층을 적층하여 이를 패터닝하여 메모리 소자의 자기 정렬 콘택 형성공정을 완료한다.
그러나, 상술한 종래의 기술에 의하면 주변 회로 영역에서 비트라인 형성을 위한 콘택홀의 양측벽에 스페이서를 형성하고 비트라인 도전층을 매몰하는 공정에서 활성영역과 비트라인, 즉 제2 도전층의 접촉면에서 접촉저항이 증가하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 메모리 소자의 제조 공정에서 비트라인과 활성영역의 계면에서 발생하는 접촉저항을 줄일 수 있는 메모리 소자의 자기 정렬 콘택 형성방법을 제공하는데 있다.
도 1은 종래기술에 따른 메모리 소자의 자기 정렬 콘택 형성방법을 설명하기 위하여 도시한 단면도이다.
도 2 내지 도 11은 본 발명에 따른 메모리 소자의 자기 정렬 콘택 형성방법을 설명하기 위하여 도시한 단면도이다.
도면의 주요 부분에 대한 부호의 간단한 설명
100: 반도체 기판, 102: 필드산화막,
104: 폴리실리콘층,106: 텅스텐 실리사이드층,
108: 캡핑층,110: 제1 절연막,
112: 제2 절연막,114: 제1 포토레지스트막,
116: 셀 어레이 영역의 콘택홀,118: 제1 도전층,
120: 제2 포토레지스트막,122: 제4 절연막,
124: 제3 포토레지스트막, 126: 제1 콘택홀,
128: 제2 콘택홀,130: 제2 도전층,
132: 제3 도전층.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 셀 어레이 영역과 주변 회로 영역으로 구성되는 메모리 소자의 자기 정렬 콘택(self align contect)의 형성방법에 있어서, 폴리사이드 구조의 게이트 전극이 형성된 반도체 기판에 캡핑층 패턴을 형성하는 제1 단계와, 상기 캡핑층 패턴의 상부에 제1, 2 절연막을 형성하는 제2 단계와, 상기 제1, 2절연막이 형성된 결과물에서 셀 어레이 영역에만 패드 콘택홀을 형성하는 제 3단계와, 상기 셀어레이 영역의 패드 콘택홀을 매몰하는 제1 도전막을 적층하는 제 4 단계와, 상기 제1 도전막을 에치백하여 제거하는 제 5단계와, 상기 에치백된 결과물에서 주변 회로 영역의 제1, 2절연막을 제거하는 제 6단계와, 상기 제2, 1절연막이 제거된 주변 회로 영역에 제 4절연막을 적층하는 제 7단계와, 상기 제 4절연막을 패터닝하여 주변 회로 영역에 제1, 2 콘택홀을 형성하는 제 8단계와, 상기 주변 회로 영역의 제2 콘택홀에 습식식각을 진행하여 게이트 전극의 실리사이드층을 제거하는 제 9단계와, 상기 비트라인 콘택홀을 매몰하는 비트라인 전극을 형성하는 제 10단계를 구비하는 것을 특징으로 하는 메모리 소자의 자기 정렬 콘택(self align contact)의 형성방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 절연막을 형성한 후에 제3 절연막을 추가로 형성할 수도 있다.
본 발명에 따르면, 주변 회로 영역에서 비트라인 콘택을 형성하는 방법을 달리하여 활성영역과 비트라인 도전막의 접촉면에서 접촉저항이 증가하는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2 내지 도 11은 본 발명에 따른 메모리 소자의 자기 정렬 콘택 형성방법을 설명하기 위하여 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(100)에 트랜치 소자분리 공정을 진행하여 필드산화막(102)을 형성한다. 상기 필드산화막(102)에 의하여 정의된 활성영역의 상부에 폴리실리콘층(104)과 텅스텐 실리사이드층(106)으로 구성된 게이트 전극을 형성한다. 이어서, 상기 게이트 전극이 형성된 결과물 상에 질화막을 적층하고, 패터닝하여 게이트 전극을 감싸는 형태의 캡핑층(108)을 형성한다. 이러한 질화막은 캡핑층(108)을 형성할 뿐만 아니라 반도체 기판(1)의 상부에도 얇은 층을 이루도록 형성하는 것이 적합하다.
도 3을 참조하면, 상기 캡핑층(108)이 형성된 결과물의 상부에 제1 절연층(110), 예컨대 BPSG(Boron Phosphorus Silicate Glass)을 적층하고 에치백(Etch back) 또는 화학기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 진행하여 상기 캡핑층(108)을 연마저지층(polishing stop layer)으로 활용하여 기판에 평탄화를 달성한다. 이어서, 상기 제1 절연층(110)의 상부에 산화막으로 구성된 제2 절연층(112)을 형성한다. 여기서, 상기 제2 절연층의 상부에 산화막으로 구성된 제3 절연층(도시 안됨)을 추가로 형성하여 내습성을 향상시킬 수 있다.
도 4를 참조하면, 상기 제2 절연층(112)이 형성된 결과물 상에 제1 포토레지스트막(114)을 도포하고 주변 회로 영역에는 패턴을 형성하지 않고, 셀 어레이(cell array) 영역에만 패터닝을 진행하여 제2 절연막(112)과 제1 절연막(110)을 순차적으로 식각함으로써 활성영역을 노출시키는 콘택홀을 형성한다. 여기서, 반도체 기판의 표면에 얇은 층으로 형성되어 있는 질화막은 콘택홀을 형성할 때 식각저저막의 역할을 하며 콘택홀의 식각이 끝난 후에는 다시 제거하여 활성영역을 노출시킨다.
도 5를 참조하면, 상기 셀 어레이 영역의 활성영역을 노출시키는 콘택홀이 형성된 결과물에 제1 도전층(118), 예컨대 불순물이 도핑된 폴리실리콘을 콘택홀을 매몰하면서 적층시킨다.
도 6을 참조하면, 상기 제1 도전층(118)에 CMP 또는 에치백(etch back) 공정을 진행하여 산화막으로 구성된 제2 절연막(112)이 드러날 때까지 평탄화를 진행한다.
도 7을 참조하면, 상기 평탄화가 진행된 결과물의 상부에 제2 포토레지스막(120)을 도포하고 셀 어레이 영역에는 패터닝을 진행하지 않고, 주변 회로 영역에만 식각공정을 진행하여 BPSG와 산화막으로 구성된 제1, 2절연막을 전부 제거한다. 이러한 주변 회로 영역의 제1, 2절연막을 전부 제거하는 공정은 BOE(Buffered Oxide Etch) 용액을 사용하여 습식식각으로 진행한다. 이때, 상기 반도체 기판의 표면에 형성된 얇은 질화막은 식각저지층의 역할을 한다.
도 8을 참조하면, 상기 제1, 2절연막이 제거된 결과물에 제4 절연막(122), 예컨대 USG(Undoped Silicate Glass)를 형성하고 에치백 공정으로 표면의 상태로 매끄럽게 유지시킨다. 이러한 에치백 공정은 후속 공정에서 비트라인 형성을 위한 콘택홀 형성시에 식각 잔류물(etching residue)이 발생하지 안토록 하는 기능을 한다.
도 9를 참조하면, 상기 제4 절연막(122)이 형성된 반도체 기판에 제3 포토레지스트 패턴(124)을 도포하고 사진 및 식각공정을 진행하여 비트라인 형성을 위한 콘택홀을 형성한다. 이때, 셀 어레이 영역에서는 비트라인 형성을 위한 콘택홀이 제1 도전층(118)의 상부에 형성되고, 주변 회로 영역에서는 활성영역을 노출시키는 제1 콘택홀(126)과 게이트 전극의 텅스텐 실리사이드층(106)을 노출시키는 제2 콘택홀(128)을 각각 형성한다.
도 10을 참조하면, 상기 제1, 2 콘택홀(126, 128)이 형성된 주변 회로 영역에서 제2 콘택홀(128)의 텅스텐 실리사이드층(106)을 습식식각 방식으로 제거한다. 이러한 텅스텐 실리사이드층(106)을 제거하면, 비트라인용 도전막을 형성할 때, 접촉저항을 줄일 수 있다.
도 11을 참조하면, 상기 텅스텐 실리사이드층이 제거된 결과물의 전면에 폴리실리콘으로 된 제2 도전층(130)을 적층한다. 이어서, 상기 제2 도전층(130)의 상부에 텅스텐 실리사이드로 구성된 제3 도전층(132)을 형성한다. 상기 제3 도전층(132)의 상부에 포토레지스트를 도포하고 사진 및 식각공정을 진행함으로써 콘택홀을 매몰하는 비트라인 전극을 형성한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, BPSG나 산화막을 절연막으로 사용하여 비트라인 형성을 위한 콘택홀을 형성하지 않기 때문에 종래기술과 같이 콘택홀 스페이서를 만들지 않아도 된다. 그러므로 콘택홀 스페이서를 만들고 비트라인 콘택홀을 매몰하는 도전층을 적층하는 과정에서 문제가 되었던 활성영역과 비트라인의 접촉면에서 발생하는 접촉저항이 증가하는 문제를 해결할 수 있다. 본 발명에서는 주변 회로 영역에서 BPSG나 산화막으로 구성된 절연막을 사용하는 대신에 USG을 절연막으로 사용하는 것이 주요한 특징 중의 하나이다.

Claims (1)

  1. 셀 어레이 영역과 주변 회로 영역으로 구성되는 메모리 소자의 자기 정렬 콘택(self align contect)의 형성방법에 있어서,
    폴리사이드 구조의 게이트 전극이 형성된 반도체 기판에 캡핑층 패턴을 형성하는 제1 단계;
    상기 캡핑층 패턴의 상부에 제1, 2 절연막을 형성하는 제2 단계;
    상기 제1, 2절연막이 형성된 결과물에서 셀 어레이 영역에만 패드 콘택홀을 형성하는 제 3단계;
    상기 셀어레이 영역의 패드 콘택홀을 매몰하는 제1 도전막을 적층하는 제 4 단계;
    상기 제1 도전막을 에치백하여 제거하는 제 5단계;
    상기 에치백된 결과물에서 주변 회로 영역의 제1, 2절연막을 제거하는 제 6단계;
    상기 제2, 1절연막이 제거된 주변 회로 영역에 제 4절연막을 적층하는 제 7단계;
    상기 제 4절연막을 패터닝하여 주변 회로 영역에 제1, 2 콘택홀을 형성하는 제 8단계;
    상기 주변 회로 영역의 제2 콘택홀에 습식식각을 진행하여 게이트 전극의 실리사이드층을 제거하는 제 9단계; 및
    상기 비트라인 콘택홀을 매몰하는 비트라인 전극을 형성하는 제 10단계를 구비하는 것을 특징으로 하는 메모리 소자의 자기 정렬 콘택(self align contact)의 형성방법.
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KR100322999B1 (ko) * 1999-05-11 2002-02-01 남병수 만두 제조방법 및 만두
KR20030056001A (ko) * 2001-12-27 2003-07-04 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101046755B1 (ko) * 2003-12-30 2011-07-05 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 제조 방법

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